JP2009135435A - 半導体材料及び金属材料を含む化合物のゲルマニウム酸化物層を介した基板内における選択的形成 - Google Patents
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- 239000000463 material Substances 0.000 title claims abstract description 36
- 239000000758 substrate Substances 0.000 title claims abstract description 33
- 239000007769 metal material Substances 0.000 title claims abstract description 30
- YBMRDBCBODYGJE-UHFFFAOYSA-N germanium oxide Inorganic materials O=[Ge]=O YBMRDBCBODYGJE-UHFFFAOYSA-N 0.000 title claims abstract description 27
- PVADDRMAFCOOPC-UHFFFAOYSA-N oxogermanium Chemical compound [Ge]=O PVADDRMAFCOOPC-UHFFFAOYSA-N 0.000 title claims abstract description 27
- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 150000001875 compounds Chemical class 0.000 title claims abstract description 20
- 230000015572 biosynthetic process Effects 0.000 title claims description 22
- 238000000034 method Methods 0.000 claims abstract description 26
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 23
- 239000010703 silicon Substances 0.000 claims abstract description 23
- 238000000137 annealing Methods 0.000 claims abstract description 21
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 21
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 20
- 229910052732 germanium Inorganic materials 0.000 claims description 18
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 18
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 14
- 229910052759 nickel Inorganic materials 0.000 claims description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 4
- 229910017052 cobalt Inorganic materials 0.000 claims description 4
- 239000010941 cobalt Substances 0.000 claims description 4
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 4
- 229910052802 copper Inorganic materials 0.000 claims description 4
- 239000010949 copper Substances 0.000 claims description 4
- 238000004519 manufacturing process Methods 0.000 claims description 4
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 claims description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 3
- 229910052804 chromium Inorganic materials 0.000 claims description 3
- 239000011651 chromium Substances 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 3
- 229910001260 Pt alloy Inorganic materials 0.000 claims description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 2
- 229910045601 alloy Inorganic materials 0.000 claims description 2
- 239000000956 alloy Substances 0.000 claims description 2
- 238000006392 deoxygenation reaction Methods 0.000 claims description 2
- PCLURTMBFDTLSK-UHFFFAOYSA-N nickel platinum Chemical compound [Ni].[Pt] PCLURTMBFDTLSK-UHFFFAOYSA-N 0.000 claims description 2
- 229910001000 nickel titanium Inorganic materials 0.000 claims description 2
- 229910021332 silicide Inorganic materials 0.000 abstract description 51
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 abstract description 51
- 229910052751 metal Inorganic materials 0.000 abstract description 35
- 239000002184 metal Substances 0.000 abstract description 35
- 239000010410 layer Substances 0.000 description 77
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 21
- 229910044991 metal oxide Inorganic materials 0.000 description 9
- 150000004706 metal oxides Chemical class 0.000 description 9
- 229910052782 aluminium Inorganic materials 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- 229910052787 antimony Inorganic materials 0.000 description 7
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 7
- 238000010438 heat treatment Methods 0.000 description 5
- 238000001465 metallisation Methods 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 4
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 4
- 238000006722 reduction reaction Methods 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- SCCCLDWUZODEKG-UHFFFAOYSA-N germanide Chemical compound [GeH3-] SCCCLDWUZODEKG-UHFFFAOYSA-N 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229910005883 NiSi Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000004320 controlled atmosphere Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000003635 deoxygenating effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 150000002736 metal compounds Chemical class 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical class [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28097—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a metallic silicide
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
- H01L29/66507—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide providing different silicide thicknesses on the gate and on source or drain
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
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- Ceramic Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Chemical Vapour Deposition (AREA)
Abstract
【課題】基板がシリコン基板の場合に全体的にシリサイド化されるゲート（即ち、金属シリサイドから形成されるゲート）を得ることが可能な技術を提供する。
【解決手段】金属材料及び半導体材料からなる化合物から形成される領域１６が、基板の表面の所定の部分にわたって３ｎｍ乃至５ｎｍの厚さを有するゲルマニウム酸化物層を予め形成するとともに、表面１ａの残りの部分にシリコン酸化物層１２を予め形成することによって、半導体材料から形成される基板１に選択的に製作される。酸化物層上には金属層１４が堆積される。金属材料は、その酸化物がゲルマニウム酸化物よりも熱力学的に安定し且つシリコン酸化物よりも熱力学的に安定しないように選択される。その後、熱アニーリングが行われることにより、前記金属材料によるゲルマニウム酸化物の還元が得られた後、基板１の表面１ａの前記部分の高さで化合物が形成される。その後、金属層１４が除去される。
【選択図】図９
【解決手段】金属材料及び半導体材料からなる化合物から形成される領域１６が、基板の表面の所定の部分にわたって３ｎｍ乃至５ｎｍの厚さを有するゲルマニウム酸化物層を予め形成するとともに、表面１ａの残りの部分にシリコン酸化物層１２を予め形成することによって、半導体材料から形成される基板１に選択的に製作される。酸化物層上には金属層１４が堆積される。金属材料は、その酸化物がゲルマニウム酸化物よりも熱力学的に安定し且つシリコン酸化物よりも熱力学的に安定しないように選択される。その後、熱アニーリングが行われることにより、前記金属材料によるゲルマニウム酸化物の還元が得られた後、基板１の表面１ａの前記部分の高さで化合物が形成される。その後、金属層１４が除去される。
【選択図】図９
Description
本発明は、電子部品を製造するための方法に関する。
マイクロエレクトロニクス産業では、特にＭＯＳ（金属酸化膜半導体）トランジスタ又はＣＭＯＳ（相補型金属酸化膜半導体）トランジスタに関する方法では、シリサイド化ステップ、即ち、ソース／ドレイン及びゲート接点のメタライゼーションが最も重要なステップのうちの１つである。
このメタライゼーションを行うために現在使用される最も広く行き渡った技術は、「サリサイド」法（「Ｓｅｌｆ−ＡＬＩｇｎｅｄ ｓｉｌｉＣＩＤＥ」を意味する）として知られている。この技術は、図１乃至図５に示されるように、自己整合シリサイドと呼ばれるシリサイドをシリコン基板のソース、ゲート、及び、ドレインに形成することにある。従って、図１において、シリコン基板１は、表面１ａに、
−酸化物層３上に配置される多結晶シリコンから形成されるゲート２と、
−スペーサとも呼ばれる間隔ウェッジ６によってゲート２から分離されるソース４及びドレイン５と、
を備えている。
−酸化物層３上に配置される多結晶シリコンから形成されるゲート２と、
−スペーサとも呼ばれる間隔ウェッジ６によってゲート２から分離されるソース４及びドレイン５と、
を備えている。
また、フィールド酸化膜７がソース４とドレイン５とを絶縁する。
「サリサイド」プロセスを行うため、フッ化水素酸（ＨＦ）溶液中で予め洗浄された基板１の表面１ａの全体にわたって金属層８が堆積される。従って、図２では、例えばチタン、コバルト、ニッケル又は白金から形成された金属層８が、フィールド酸化膜７、ソース４及びドレイン５、ゲート２、及び、スペーサ６を覆う。その後、制御された雰囲気中において、例えば真空雰囲気又は中性ガス雰囲気中において、３００℃乃至５００℃の温度で熱処理が行われる。この熱処理は、層８の金属と下側に位置するシリコンとの間、即ち、ゲート２のシリコンとソース４及びドレイン５のシリコンとの間で反応を引き起こす。従って、図３では、金属シリサイド９とも呼ばれるシリコン・金属化合物がゲート２内とソース４及びドレイン５内とに形成される。一方、フィールド酸化膜７及びスペーサ６と接触する層８の領域は熱処理中に反応されなかった。これらの領域は、その後、図４に示されるように排除される。その後、必要に応じて、図５に示されるように、更なる熱処理又は熱アニーリングを行って、シリサイドの結晶相を改質することができるとともに、既に得られたシリサイド９よりも小さい強度を有するシリサイド１０を得ることができる。
「サリサイド」法により、ソース／ドレイン及びゲート接点を金属化することができる。しかしながら、この方法を用いて得られたシリサイド１０は、ゲート２及びソース４・ドレイン５の両方で同じ厚さを有するという欠点を与える。
しかしながら、全体的にシリサイド化されるゲート２を得ることが好ましい場合があり、これに対し、ソース４及びドレイン５のシリサイド１０は、接合漏れの問題を回避するために、できる限り薄くなければならない。
米国特許出願公開公報２００７／００９９４０８号（特許文献１）は、異なる厚さのシリサイド領域を得るための方法、特に、全体的にシリサイド化されたゲートを得るとともに、ソース及びドレインにシリサイドの薄層を得るための方法について記載している。当該方法は、メタライゼーションステップの前にソース及びドレインの上端部にアンチモン又はアルミニウムを埋め込んで、シリサイドの形成を遅らせ、それにより、ソース及びドレインにおけるシリサイドの厚さを制限することにある。また、アンチモン又はアルミニウムの埋め込み作業中に、ゲートは、ゲートにおけるアンチモン又はアルミニウムの埋め込みを防止する保護層によって覆われる。
しかしながら、そのような方法は、実施するのに細心の注意を要する。実際には、ソース及びドレインにおける埋め込みのために使用される元素が制限される。アルミニウム及びアンチモンだけがシリサイドの成長動力学に影響を及ぼす。また、埋め込まれるべき元素は、製作されるべきトランジスタのタイプに応じて、アルミニウムとアンチモンとの間で選択されなければならない。ｐＭＯＳトランジスタはアルミニウムの使用を必要とし、一方、ｎＭＯＳトランジスタはアンチモンの使用を必要とする。また、埋め込まれるべきアルミニウム又はアンチモンの量は最大で５×１０１５atoms／cm3である。
米国特許出願公開公報２００７／００９９４０８号
本発明の目的は、前述した欠点を改善できるようにする、電子部品を製造するための方法を提供することである。
本発明によれば、この目的は、添付された各請求項、特に、電子部品を製造するための方法が、半導体材料から形成される基板に、半導体材料及び金属材料を含む化合物から形成される少なくとも１つの領域を選択的に形成する少なくとも１つのステップを含み、前記ステップが、少なくとも、
−基板の表面の一部分に３ｎｍ乃至５ｎｍの厚さのゲルマニウム酸化物層を形成するとともに、前記表面の残りの部分にシリコン酸化物層を形成し、
−その酸化物がゲルマニウム酸化物よりも熱力学的に安定し且つシリコン酸化物よりも安定しない金属材料によって形成される層を酸化物層上に堆積させ、
−予め設定された温度で熱アニーリングして、前記金属材料によるゲルマニウム酸化物の還元を得た後、基板の表面の前記部分の高さで前記領域を形成し、
−金属材料の層を除去する、
ことを連続的に含む、という事実によって達成される。
−基板の表面の一部分に３ｎｍ乃至５ｎｍの厚さのゲルマニウム酸化物層を形成するとともに、前記表面の残りの部分にシリコン酸化物層を形成し、
−その酸化物がゲルマニウム酸化物よりも熱力学的に安定し且つシリコン酸化物よりも安定しない金属材料によって形成される層を酸化物層上に堆積させ、
−予め設定された温度で熱アニーリングして、前記金属材料によるゲルマニウム酸化物の還元を得た後、基板の表面の前記部分の高さで前記領域を形成し、
−金属材料の層を除去する、
ことを連続的に含む、という事実によって達成される。
本発明の一つの展開によれば、半導体材料が、シリコン、ゲルマニウム、又は、シリコン・ゲルマニウム合金から選択される。
本発明の好適な実施の一形態によれば、ゲート、ソース及びドレインを備えるトランジスタが基板に形成され、前記領域の選択的な形成がトランジスタのゲートで行われる。また、金属材料層の除去の後に、ゲート、ソース及びドレインの脱酸素ステップが有利に行われ、さらに、ゲートに前記領域を選択的に形成する前記ステップの後に、特に、ソース、ドレイン及びゲートに前記化合物を非選択的に形成するステップが行われる。これにより、前記化合物により全体的に形成されるゲートを得ることができ、特に、シリコン基板の場合に全体的にシリサイド化されるゲート（即ち、金属シリサイドから形成されるゲート）を得ることができ、又は、ゲルマニウム基板の場合に金属ゲルマニウムから形成されるゲートを得ることができる。
他の利点及び特徴は、単なる非限定的な例として与えられ且つ添付図面に示される本発明の特定の実施形態の以下の説明から明らかとなる。
ソース４及びドレイン５に存在するシリサイドの厚さよりも大きい厚さを有するシリサイドをゲート２で得るために、図６乃至図１３に概略的に示される本発明の特定の実施形態は、米国特許出願公開公報２００７／００９９４０８号（特許文献１）で提案される方針以外の方針を提案する。
この方針は、所定の厚さｅ１のシリサイドの第１の層をゲート２内にのみ予め選択的に形成し、その後、従来の「サリサイド」プロセスを行うことにある。このとき、「サリサイド」プロセスにより、所定の厚さｅ２の第２のシリサイド層をソース４及びドレイン５の両方及びゲート２に形成することができる。従って、ゲート２では、厚さｅ２の第２のシリサイド層が厚さｅ１の第１のシリサイド層を完全にする。シリサイド形成状態は、全体的にシリサイド化されたゲート２を得るように、即ち、その全体の厚さ、つまり、厚さｅ１、ｅ２の合計が最初の厚さＥの最初のゲート２の全体の消費量に対応するシリサイドを得るように選択できることが有利である。実際には、シリコン層の完全なメタライゼーションは、最初のシリコン層の厚さよりも大きい厚さを有する金属シリサイド層をもたらす。これは、金属シリサイド及びシリコンの密度、従って結晶構造が異なるからである。従って、例えば、１ｎｍの厚さを有するニッケル層を使用する「サリサイド」方法による１．８１ｎｍのシリコン層の完全なメタライゼーションにより、２．１８ｎｍのシリサイドＮｉＳｉの薄層を得ることができる。
ゲート２においてシリサイドの選択的形成ステップを行うため、図６に示されるように、ゲート２の自由表面上にゲルマニウム層１１が形成され、当該ゲルマニウム層１１が間隔ウェッジ６によって取り囲まれる。ゲルマニウム層１１は、特に、間隔ウェッジ６、ソース４、及び、ドレイン５が製作される前に、ゲート２の形成中に製作される。従って、酸化物層、多結晶シリコン層、及び、ゲルマニウム層が基板１の自由表面の全体にわたって連続的に配置される（全ウエハ堆積）。その後、総ての層がリソグラフィ処理されてエッチングされることにより、ゲートが形成され、従って、ゲート積層体のみ（図６の３，２，１１）が維持される。ゲート２上に配置されるゲルマニウム層１１の厚さは４ｎｍ乃至１０ｎｍに設定されるのが有利である。その後、例えば熱酸化によって、基板１の表面１ａの全体が酸化される。従って、図７では、ソース４及びドレイン５がシリコン酸化物１２の層によって覆われ、一方、３ｎｍ乃至５ｎｍの厚さを有するゲルマニウム酸化物１３の層がゲート２を覆う。ゲルマニウム層１１の酸化は部分的又は全体的であってもよい。これにより、図７に示されるように、酸化されなかったゲルマニウム層１１の一部をゲルマニウム酸化物層１３とゲート２との間に配置させることができる。他の実施形態では、ゲルマニウム層１１の全体が酸化された場合、ゲルマニウム酸化物層１３がゲート２と直接に接触する。しかしながら、この場合、ゲート２のシリコンが酸化しないように酸化ステップの状態を制御しなければならない。
その後、基板１の表面１ａ全体にわたって金属層１４が堆積される。従って、図８において、金属層１４は、フィールド酸化膜７、ソース４及びドレイン５上に形成されたシリコン酸化物１２、ゲルマニウム酸化物１３、及び、スペーサ６を覆う。
前記金属層１４を形成する材料は、所定の方法で、金属又は金属合金から有利に選択される。
前記層１４を形成する金属材料は、金属材料が酸化されると、形成される対応する金属酸化物がゲルマニウム酸化物１３よりも熱力学的に安定し且つシリコン酸化物１２よりも熱力学的に安定しないように選択される。従って、所与の温度範囲では、ゲルマニウム酸化物が層１４の金属材料によって還元されて、対応する金属酸化物が得られ、一方、シリコン酸化物が金属材料によって還元されない。
また、金属層１４を構成する材料の選択は、下側に位置する半導体材料、即ち、金属材料と反応しなければならないゲート２の半導体材料に従って決定することができるが、金属材料とこのように形成される半導体材料とから形成される化合物の電気特性及び熱動力学的特性に従っても決定することができる。従って、図６乃至図１３に示される実施形態では、ゲート２がシリコンから構成され、金属層１４を形成する金属材料は、前記シリコンと反応してシリサイドを形成するように選択される。ゲルマニウムゲートの場合、金属層１４の金属材料は、金属ゲルマニド、即ち、好ましくはゲルマニウムと前記材料との所定の化合物を形成するように選択される。
金属層１４を構成する材料は、ゲート２を形成する半導体材料に従って、クロム、コバルト、ニッケル、銅、ニッケル−白金合金（Ｎｉ（Ｐｔ）とも表される）又はニッケル−チタン合金（Ｎｉ（Ｔｉ）とも表される）から選択できることが有利である。従って、シリコン又はゲルマニウムゲートの場合には、先に挙げられた総ての材料を使用して金属層１４を形成することができ、一方、ＳｉＧｅゲートの場合、材料は、銅、Ｎｉ（Ｐｔ）又はＮｉ（Ｔｉ）から選択されることが好ましい。
その後、予め設定された温度で熱アニーリング又は熱処理が行われ、それにより、ゲート２の高さで、以下の連鎖反応が引き起こされる。
（ｉ）金属層１４の材料によるゲルマニウム酸化物１３の還元、
（ｉｉ）及び、化合物の形成、好ましくは（ｉ）の還元反応中に得られる金属酸化物を通じた反応拡散による、金属層１４の材料と下側に位置する半導体材料との間の所定の化合物の形成。
（ｉ）金属層１４の材料によるゲルマニウム酸化物１３の還元、
（ｉｉ）及び、化合物の形成、好ましくは（ｉ）の還元反応中に得られる金属酸化物を通じた反応拡散による、金属層１４の材料と下側に位置する半導体材料との間の所定の化合物の形成。
より正確には、熱アニーリングは、金属層１４のために使用される材料に応じて、３００℃乃至８００℃で行われるのが有利である。例えば、ニッケル又はクロムから形成される金属層１４において、アニーリング温度は約３５０℃であることが有利であり、一方、コバルトから形成される金属層１４の場合、アニーリング温度は約６００℃であることが好ましく、また、銅から形成される金属層１４においては、アニーリング温度が約７００℃であることが好ましい。また、熱アニーリング前に堆積される金属層１４の厚さは、前記アニーリング中にゲルマニウム酸化物１３を全体的に還元するために必要な最小厚さに対応する予め設定された厚さよりも大きいことが有利である。金属層１４の厚さは、特に、ゲート２において形成される化合物（例えば、シリサイド又はゲルマニド）のために必要とされる厚さｅ１によって決定される。
従って、図６乃至図１３に示される実施例では、熱アニーリング中、金属層１４の材料がゲート２の高さでゲルマニウム酸化物１３を還元して金属酸化物を形成し、この金属酸化物は、その後、ゲート２のシリコンと反応して、予め設定された厚さｅ１のシリサイド１６を形成する。図９では、金属酸化物がゲート２のシリコンと全体的に反応せず、それにより、ゲート２において形成されるシリサイド１６は、依然として、結果として得られる金属酸化物１５の薄層によって覆われる。一方、ソース４上及びドレイン５上に配置されるシリコン酸化物１２は前記金属酸化物よりも熱力学的に安定しているため、熱アニーリング中に金属層１４の材料はシリコン酸化物１２を還元しない。従って、ソース４及びドレイン５の高さでシリコン酸化物が金属層１４の材料とシリコンとの間の反応を抑制するため、ソース４及びドレイン５が熱アニーリング中にシリサイド化されない。そのため、図９では、ゲート２上に配置される層１４の一部だけが熱アニーリング中に消費され、基板の表面１ａの残りは依然として層１４によって覆われる。
図１０に示されるように、その後、シリコン酸化物１２上に配置される層１４の残りの部分が除去され、また、基板１の表面１ａが脱酸素化されることにより、結果として得られる金属酸化物１５が排除されるとともに、厚さｅ１にわたって部分的にシリサイド化されるゲート２の表面が解放される。
基板１の残りがシリコン酸化物によって覆われる一方で、ゲルマニウム酸化物をゲート２の高さで犠牲層として使用することにより、層１４を形成するために使用される材料の特定の選択に起因して、シリサイドを前記ゲート２において選択的に形成できるのに対し、ドレイン５及びソース４はシリコン酸化物１２によって保護される。
その後、ソース４、ドレイン５、及び、ゲート２に非選択的な方法でシリサイドを形成するため、図１０に示される基板１に対して従来のサリサイド法を有利に行うことができる。このため、基板１の表面１ａ上に金属層１７が堆積され（図１１）、その後、従来の方法で、ゲート２、ソース４、及び、ドレイン５にシリサイド層１８を形成するために、熱アニーリングが行われる。層１７を形成する材料は、層１４を構成する材料と同一であってもよく、あるいは、同一でなくてもよい。また、熱アニーリング状態は、ソース４及びドレイン５において必要とされるシリサイド厚に対応する予め設定された厚さｅ２のシリサイドを得るように決定される。その後、金属層１７が除去され（図１３）、また、従来技術の場合と同様、必要に応じて第２の熱アニーリングを行って、得られたシリサイドの相を改質することができる。従って、図１３では、ゲート２が全体的にシリサイド化され、また、ソース４及びドレイン５はいずれも、接合漏れ問題を防止するために十分に薄いシリサイド層を備える。
前述した特定の実施形態における図６乃至図１０に示される異なるステップをより一般的な方法で使用することにより、電子部品を製造することができ、特に、化合物、好ましくは前記基板を形成する半導体材料と金属材料とを含む所定の化合物から形成される領域を、半導体材料から形成される基板に選択的に形成することができる。従って、化合物は、シリコン基板の場合にはシリサイドであり、ゲルマニウム基板の場合にはゲルマニウムである。そのような領域の選択的な形成は、
−前記基板の表面の所定の部分に３ｎｍ乃至５ｎｍの厚さを有するゲルマニウム酸化物層を予め形成することによって、
−また、表面の残りの部分にシリコン酸化物層を予め形成することによって、
得られる。
−前記基板の表面の所定の部分に３ｎｍ乃至５ｎｍの厚さを有するゲルマニウム酸化物層を予め形成することによって、
−また、表面の残りの部分にシリコン酸化物層を予め形成することによって、
得られる。
その後、予め決定された方法で選択された金属材料によって形成される層が酸化物層上に堆積される。前述したように、金属材料は、ゲルマニウム酸化物層の下側に配置される半導体材料のタイプに従って選択されるだけでなく、その酸化物がゲルマニウム酸化物よりも熱力学的に安定で且つシリコン酸化物よりも熱力学的に安定しないように選択されることが有利である。その後、熱アニーリングが行われ、金属材料によるゲルマニウム酸化物の還元が得られた後、基板表面の前記部分の高さで化合物が形成される。その後、金属層が除去される。
これにより、化合物によって形成される領域の選択的で且つ局所的な性質が以下の２つの特性によって得られる。即ち、所与の温度範囲では、ゲルマニウム酸化物の存在下で金属材料と半導体材料とが反応し、これに対し、シリコン酸化物を介しては反応が行われない。原則として、その酸化物が所与の温度範囲（熱アニーリング温度範囲に対応する）でゲルマニウムの酸化物よりも安定し且つシリコンの酸化物よりも安定しない金属の総てを本発明の範囲で使用することができる。また、
−半導体材料が金属材料と反応して、化合物、特に所定の化合物を形成できる場合、
−シリコン酸化物層及びゲルマニウム酸化物層を形成するために使用されるシリコン及びゲルマニウムを、基板を形成する半導体材料上に堆積させることができる場合には、
総ての半導体材料を使用できる。
−半導体材料が金属材料と反応して、化合物、特に所定の化合物を形成できる場合、
−シリコン酸化物層及びゲルマニウム酸化物層を形成するために使用されるシリコン及びゲルマニウムを、基板を形成する半導体材料上に堆積させることができる場合には、
総ての半導体材料を使用できる。
Claims (7)
- 半導体材料から形成される基板（１）に、半導体材料及び金属材料を含む化合物から形成される少なくとも１つの領域（１６）を選択的に形成する少なくとも１つのステップを含み、前記ステップが、少なくとも、
−基板（１）の表面（１ａ）の一部分に３ｎｍ乃至５ｎｍの厚さのゲルマニウム酸化物層（１３）を形成するとともに、前記表面（１ａ）の残りの部分にシリコン酸化物層（１２）を形成し、
−その酸化物がゲルマニウム酸化物よりも熱力学的に安定し且つシリコン酸化物よりも安定しない金属材料によって形成される層を酸化物層（１２，１３）上に堆積させ、
−予め設定された温度で熱アニーリングして、前記金属材料によるゲルマニウム酸化物の還元を得た後、基板（１）の表面（１ａ）の前記部分の高さで前記領域（１６）を形成し、
−金属材料の層（１４）を除去する、
ことを連続的に含むことを特徴とする、電子部品を製造するための方法。 - 半導体材料が、シリコン、ゲルマニウム、又は、シリコン・ゲルマニウム合金から選択されることを特徴とする請求項１に記載の方法。
- 金属材料が、クロム、コバルト、ニッケル、銅、ニッケル−白金合金、及び、ニッケル−チタン合金から選択されることを特徴とする請求項１又は２に記載の方法。
- 熱アニーリングの温度が３００℃乃至８００℃であることを特徴とする請求項１乃至３のいずれか一項に記載の方法。
- ゲート（２）、ソース（４）及びドレイン（５）を備えるトランジスタが基板（１）に形成され、前記領域（１６）の選択的な形成がトランジスタのゲート（２）で行われることを特徴とする請求項１乃至４のいずれか一項に記載の方法。
- 金属材料層（１４）の除去の後に、ゲート（２）、ソース（４）及びドレイン（５）の脱酸素ステップが行われることを特徴とする請求項５に記載の方法。
- ゲートに前記領域（１６）を選択的に形成する前記ステップの後に、ソース（４）、ドレイン（５）及びゲート（２）に前記化合物を非選択的に形成するステップが行われることを特徴とする請求項６に記載の方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0706902A FR2921750B1 (fr) | 2007-10-02 | 2007-10-02 | Formation selective d'un compose comprenant un materiau semi-conducteur et un materiau metallique dans un substrat, a travers une couche d'oxyde de germanium |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2009135435A true JP2009135435A (ja) | 2009-06-18 |
Family
ID=39167430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008257690A Pending JP2009135435A (ja) | 2007-10-02 | 2008-10-02 | 半導体材料及び金属材料を含む化合物のゲルマニウム酸化物層を介した基板内における選択的形成 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US7842612B2 (ja) |
| EP (1) | EP2045837B1 (ja) |
| JP (1) | JP2009135435A (ja) |
| AT (1) | ATE501523T1 (ja) |
| DE (1) | DE602008005382D1 (ja) |
| FR (1) | FR2921750B1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102227001B (zh) * | 2011-06-23 | 2013-03-06 | 北京大学 | 一种锗基nmos器件及其制备方法 |
| KR102061265B1 (ko) * | 2013-07-23 | 2019-12-31 | 삼성전자주식회사 | 반도체 장치 및 그 제조방법 |
| WO2015029535A1 (ja) * | 2013-08-30 | 2015-03-05 | 独立行政法人科学技術振興機構 | ゲルマニウム層上に酸化ゲルマニウムを含む膜を備える半導体構造およびその製造方法 |
| US10763115B2 (en) * | 2017-06-16 | 2020-09-01 | Nxp Usa, Inc. | Substrate treatment method for semiconductor device fabrication |
| US10388755B1 (en) | 2018-06-04 | 2019-08-20 | International Business Machines Corporation | Stacked nanosheets with self-aligned inner spacers and metallic source/drain |
| US10504794B1 (en) | 2018-06-25 | 2019-12-10 | International Business Machines Corporation | Self-aligned silicide/germanide formation to reduce external resistance in a vertical field-effect transistor |
| FR3088483B1 (fr) | 2018-11-14 | 2022-01-14 | Commissariat Energie Atomique | Transistor a blocs de source et de drain siliciures proches du canal |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6399467B1 (en) * | 2000-12-08 | 2002-06-04 | Advanced Micro Devices | Method of salicide formation |
| US6872610B1 (en) * | 2003-11-18 | 2005-03-29 | Texas Instruments Incorporated | Method for preventing polysilicon mushrooming during selective epitaxial processing |
| US7148143B2 (en) * | 2004-03-24 | 2006-12-12 | Texas Instruments Incorporated | Semiconductor device having a fully silicided gate electrode and method of manufacture therefor |
| FR2892856A1 (fr) | 2005-11-02 | 2007-05-04 | St Microelectronics Crolles 2 | Formation de zones de siliciure dans un dispositif semiconducteur |
-
2007
- 2007-10-02 FR FR0706902A patent/FR2921750B1/fr not_active Expired - Fee Related
-
2008
- 2008-09-24 EP EP08354062A patent/EP2045837B1/fr not_active Not-in-force
- 2008-09-24 DE DE602008005382T patent/DE602008005382D1/de active Active
- 2008-09-24 AT AT08354062T patent/ATE501523T1/de not_active IP Right Cessation
- 2008-09-29 US US12/285,068 patent/US7842612B2/en not_active Expired - Fee Related
- 2008-10-02 JP JP2008257690A patent/JP2009135435A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| ATE501523T1 (de) | 2011-03-15 |
| DE602008005382D1 (de) | 2011-04-21 |
| US7842612B2 (en) | 2010-11-30 |
| FR2921750B1 (fr) | 2014-07-25 |
| FR2921750A1 (fr) | 2009-04-03 |
| US20090087985A1 (en) | 2009-04-02 |
| EP2045837B1 (fr) | 2011-03-09 |
| EP2045837A1 (fr) | 2009-04-08 |
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