CN1941336A - 增进晶背散热的薄型封装构造 - Google Patents

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Abstract

本发明是有关于一种增进晶背散热的薄型封装构造，其包括一基板、一晶片及一封胶体，该基板具有一上表面、一下表面以及一贯通的容晶孔，该晶片容置于该基板的该容晶孔，该晶片具有一主动面及一背面，该主动面形成有复数个焊垫，其电性连接至该基板，该晶片的背面形成有复数个沟槽，该封胶体是形成于该基板的该上表面，并覆盖该晶片的该主动面，而显露该晶片的该背面与该些沟槽，故该些沟槽具有增进晶背导热、增强晶片强度的功效。

Description

增进晶背散热的薄型封装构造
技术领域
本发明涉及一种裸露晶背的集成电路封装构造，特别是涉及一种增进晶背散热的薄型封装构造。
背景技术
随着集成电路的封装技术愈往轻、薄、短、小发展，散热的需求愈来愈高，一般是在封装构造上再加上一散热片，以提升封装构造的散热，但会增加其总厚度，因此在考量封装总厚度的状况下，遂发展出一种利用直接显露晶片背面以提升散热的封装构造。如依据美国专利5,696,666所揭示的，请参阅图1所示，是现有习知的裸露晶背的球格阵列封装构造的截面示意图，该现有习知的集成电路封装构造，主要包括一晶片10及一具有贯通开孔21的基板20，贯通开孔21贯穿基板20的上表面22与下表面23，且该贯通开孔21是为方形，其尺寸与晶片10约略相同。该晶片10容置于贯通开孔21内，在制程中先可利用一黏性胶带固定之。一封胶体30是密封晶片10的主动面11与基板20的上表面22，但该晶片10的背面12是直接显露于基板20的下表面23，可使该晶片10在工作时所产生的热，藉由该背面12直接散热，但已知的该晶片10的散热效益与晶片背面12的显露表面积有关，目前现有习知的封装构造内晶片背面所显露的最大表面积仅为晶片尺寸大小，无法再增加，故无法提升最大的散热效益。
由此可见，上述现有的集成电路封装构造在结构与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决集成电路封装构造存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切结构能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新型的增进晶背散热的薄型封装构造，便成了当前业界极需改进的目标。
有鉴于上述现有的集成电路封装构造存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新型的增进晶背散热的薄型封装构造，能够改进一般现有的集成电路封装构造，使其更具有实用性。经过不断研究、设计，并经反复试作样品及改进后，终于创设出确具实用价值的本发明。
发明内容
本发明的主要目的在于，克服现有的集成电路封装构造存在的缺陷，而提供一种新型的增进晶背散热的薄型封装构造，所要解决的技术问题是使其利用至少一沟槽形成于一晶片的一背面，且该沟槽与该晶片的该背面是显露于一封胶体，以增加晶背的裸露表面积，故能增进散热。此外，该些沟槽可增强晶片结构强度，或可增强与一散热片的结合。其可适用于球格阵列封装(BGA package)、无外接脚封装(例如QFN package)与凸块化晶片载体封装(BCC package)，从而更加适于实用，且具有产业上的利用价值。
本发明的另一目的在于，提供一种增进晶背散热的薄型封装构造，所要解决的技术问题是使其主要包括一晶片、复数个外接端以及一封胶体。该封胶体具有一底面，该些外接端与该晶片的一背面是同向显露于该封胶体的该底面。因此当该薄型封装构造以该些外接端接合至一外部印刷电路板时，可以保护该晶片的裸露背面以及在该背面的沟槽，不易被碰伤，从而更加适于实用。
本发明的再一目的在于，提供一种增进晶背散热的薄型封装构造，所要解决的技术问题是使其形成在一晶片的背面是为至少一沟槽，该沟槽是不连接至该晶片的该背面的一边缘，以防止溢胶流入，而可以确保该沟槽与该晶片的背面能显露在一封胶体之外，从而更加适于实用。
本发明的还一目的在于，提供一种增进晶背散热的薄型封装构造，所要解决的技术问题是使其中位于晶片背面的至少一沟槽是显露于一封胶体之外，而可以增进散热，其可形成为激光标记，更兼具有对已封装晶片进行辨识的功能，从而更加适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种增进晶背散热的薄型封装构造，其包括：一封胶体；一晶片，其形成于该封胶体内，该晶片具有一主动面、一背面以及复数个侧面，该背面形成有至少一沟槽；以及复数个外接端，其电性连接至该晶片并显露于该封胶体；其中，该封胶体是覆盖该晶片的该主动面与该些侧面，且显露于该晶片的该背面与该沟槽，以利散热。
本发明的目的及解决其技术问题还采用以下技术措施来进一步实现。
前述的增进晶背散热的薄型封装构造，其中所述的封胶体其具有一底面，该些外接端与该晶片的该背面是同向显露于该封胶体的该底面。
前述的增进晶背散热的薄型封装构造，其中所述的沟槽是形成为激光标记。
前述的增进晶背散热的薄型封装构造，其另包括一散热片，其贴设于该晶片。
前述的增进晶背散热的薄型封装构造，其中所述的晶片的该背面更形成有一周边缺口，以供该封胶体的覆盖。
本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种增进晶背散热的薄型封装构造，其包括：一基板，其具有一上表面、一下表面以及一贯通的容晶孔；一晶片，其容置于该基板的该容晶孔，该晶片具有一主动面及一背面，该主动面形成有复数个焊垫，其电性连接至该基板，该背面形成有至少一沟槽；以及一封胶体，其形成于该基板的该上表面，并覆盖该晶片的该主动面；其中，该晶片的该背面与该沟槽是显露于该封胶体。
本发明的目的及解决其技术问题还采用以下技术措施来进一步实现。
前述的增进晶背散热的薄型封装构造，其中所述的基板的该下表面形成有复数个外接端，该晶片的该背面是与该些外接端同向。
前述的增进晶背散热的薄型封装构造，其中所述的沟槽是形成为激光标记。
前述的增进晶背散热的薄型封装构造，其另包括一散热片，其贴设于该晶片。
前述的增进晶背散热的薄型封装构造，其中所述的晶片的该背面更形成有一周边缺口，以供该封胶体的覆盖。
前述的增进晶背散热的薄型封装构造，其中所述的封胶体的尺寸是大致等于该基板的尺寸，以完全覆盖该基板的该上表面。
本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，本发明的主要技术内容如下：为了达到上述目的，本发明提供了一种增进晶背散热的薄型封装构造主要包括一晶片、一基板以及一封胶体。该晶片具有一主动面及一背面，该主动面形成有复数个焊垫，以电性连接至该基板，该背面形成有至少一沟槽。该基板具有一上表面、一下表面以及一贯通的容晶孔，以容置该晶片。该封胶体形成于该基板的该上表面并覆盖该晶片的该主动面，并且该封胶体是显露该晶片的该背面与该沟槽，该沟槽具有增进晶背导热、增强晶片强度、甚至可增强对散热片结合的功效。
借由上述技术方案，本发明增进晶背散热的薄型封装构造至少具有下列优点：
本发明克服了现有集成电路封装构造存在的缺陷，其利用至少一沟槽形成于一晶片的一背面，且该沟槽与该晶片的该背面是显露于一封胶体，可以增加晶背的裸露表面积，故能够增进散热。此外，该些沟槽可以增强晶片结构强度，或可增强与一散热片的结合。其可广泛适用于球格阵列封装(BGA package)、无外接脚封装(例如QFN package)与凸块化晶片载体封装(BCC package)，从而更加适于实用，且具有产业上的利用价值。
此外，本发明主要包括一晶片、复数个外接端以及一封胶体。该封胶体具有一底面，该些外接端与该晶片的一背面是同向显露于该封胶体的该底面。因此当该薄型封装构造以该些外接端接合至一外部印刷电路板时，可以保护该晶片的裸露背面以及在该背面的沟槽，不易被碰伤，从而更加适于实用。
进一步的，本发明形成在一晶片的背面是为至少一沟槽，该沟槽是不连接至该晶片的该背面的一边缘，可以有效的防止溢胶流入，而可确保该沟槽与该晶片的背面能显露在一封胶体之外，从而更加适于实用。
再者，本发明中位于晶片背面的至少一沟槽是显露于一封胶体之外，而可以增进散热，其可形成为激光标记，更兼具有对已封装晶片进行辨识的功能，从而更加适于实用。
另外，本发明包括：一封胶体；一晶片，其形成于该封胶体内该晶片具有一主动面、一背面以及复数个侧面，该背面形成有至少一沟槽；以及复数个外接端，其电性连接至该晶片并显露于该封胶体；其中，该封胶体是覆盖该晶片的该主动面与该些侧面，且显露于该晶片的该背面与该沟槽，而可以更加有利于散热。
综上所述，本发明特殊的增进晶背散热的薄型封装构造，其包括一基板、一晶片及一封胶体，该基板具有一上表面、一下表面以及一贯通的容晶孔，该晶片容置于该基板的该容晶孔，该晶片具有一主动面及一背面，该主动面形成有复数个焊垫，其电性连接至该基板，该晶片的背面形成有复数个沟槽，该封胶体是形成于该基板的该上表面，并覆盖该晶片的该主动面，而显露该晶片的该背面与该些沟槽，故该些沟槽具有增进晶背导热、增强晶片强度的功效。其具有上述诸多的优点及实用价值，并在同类产品中未见有类似的结构设计公开发表或使用而确属创新，其不论在产品结构或功能上皆有较大的改进，在技术上有较大的进步，并产生了好用及实用的效果，且较现有的集成电路封装构造具有增进的多项功效，从而更加适于实用，而具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1是现有习知的裸露晶背的球格阵列封装构造的截面示意图。
图2是依据本发明的第一具体实施例，是一种增进晶背散热的薄型封装构造的截面示意图。
图3是依据本发明的第一具体实施例，是该薄型封装构造的晶片背面示意图。
图4是依据本发明的第二具体实施例，是一种增进晶背散热的薄型封装构造的截面示意图。
图5是依据本发明的第三具体实施例，是一种增进晶背散热的薄型封装构造的截面示意图。
图6是依据本发明的第三具体实施例，是该薄型封装构造的晶片背面示意图。
图7是依据本发明的第四具体实施例，是一种增进晶背散热的薄型封装构造的截面示意图。
10：晶片                         11：主动面
12：背面                         20：基板
21：贯通开孔                     22：上表面
23：下表面                       30：封胶体
100：薄型封装构造                110：基板
111：上表面                      112：下表面
113：容晶孔                      114：连接垫
120：晶片                        121：主动面
122：背面                        123：侧面
124：焊垫                        125：沟槽
130：封胶体                      131：底面
140：外接端                      150：焊线
200：薄型封装构造                210：封胶体
211：底面                        220：晶片
221：主动面                      222：背面
223：侧面                        224：焊垫
225：沟槽                        230：外接端
240：焊线                        250：散热片
260：散热片                      300：薄型封装构造
310：导脚                        311：上表面
312：下表面                      320：晶片
321：主动面                      322：背面
323：侧面                        324：焊垫
325：沟槽                        326：周边缺口
330：封胶体                      340：焊线
400：薄型封装构造                410：基板
411：上表面                      412：下表面
420：晶片                      421：主动面
422：背面                      423：凸块
424：沟槽                      430：封胶体
431：顶面                      440：外接端
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的增进晶背散热的薄型封装构造其具体实施方式、结构、特征及其功效，详细说明如后。
请参阅图2所示，是依据本发明的第一具体实施例，是一种增进晶背散热的薄型封装构造的截面示意图。该一种增进晶背散热的薄型封装构造100，其是为球格阵列封装(Ball Grid Array，BGA)型态。该薄型封装构造100，主要包括一基板110、一晶片120以及一封胶体130，其中：
该基板110，具有一上表面111、一下表面112以及一贯通上表面111与下表面112的容晶孔113。在封装制程中，该基板110并不是用以直接承载该晶片120，而是另以一暂时性胶带(图未绘出)黏贴于基板110的下表面112，以黏接固定晶片120。故该晶片120是能容置于该基板110的容晶孔113内；
该晶片120，具有一主动面121、一背面122、以及复数个在该主动面121与该背面122之间的侧面123，该主动面121形成有复数个焊垫124，并以复数个焊线150电性连接该些焊垫124至在基板110的上表面111的复数个连接垫114。该晶片120的背面122形成有复数个沟槽125，以增加该背面122可供散热的显露表面积。在本实施例中，如图3所示，可以利用晶圆半切割、激光或蚀刻技术形成该些沟槽125，故该些沟槽125是可呈网状，该些沟槽125的截面并可为方形波或弧形波。较佳地，该些沟槽125是可形成为在晶背的激光标记，其是显露于该封胶体130之外，更兼具有对已封装晶片进行辨识的功能。
该封胶体130，是形成于基板110的上表面111，以覆盖晶片120的主动面121与该些侧面123且密封该些焊线150。而该晶片120的背面122与该些沟槽125是显露于该封胶体130。该些沟槽125是可连接或是不连接至该晶片120的该背面122的边缘。较佳地，请再参阅图3，该些沟槽125是不连接至该晶片120的该背面122的一边缘，以避免该封胶体130溢胶污染至该些沟槽125。
此外，复数个例如焊球的外接端140是可设置于该基板110的下表面112。在本实施例中，该晶片120的背面122是与该些外接端140为同向而显露于封胶体130的一底面131，以在表面接合后增加晶片120的裸露背面122的保护。
较佳地，该封胶体130的尺寸是大致等于基板110的尺寸，通常其是为锯切形态(sawing type)，即该封胶体130的周边是垂直对齐于基板110的外周边，使该基板110的上表面111完全被封胶体130所覆盖，以防止基板110周边的翘曲度异常过大。
由于该晶片120的背面122形成有复数个沟槽125，且该晶片120的背面122与该些沟槽125是显露于封胶体130之外，该些沟槽125可以增加晶背的散热表面积、改善晶背导热，可以提升薄型封装构造100的散热效益。此外，该些沟槽125并可增强晶片120的结构强度。
请参阅图4所示，是依据本发明的第二具体实施例，是一种增进晶背散热的薄型封装构造的截面示意图。该一种增进晶背散热的薄型封装构造200，是为BCC(Bumped Chip Carrier，凸块化晶片载体)封装型态。该薄型封装构造200，主要包括一封胶体210、一晶片220以及复数个外接端230，其中：
该封胶体210，具有一底面211。
该些外接端230，是为突出状并显露于封胶体210之外，其是为BCC封装的凸出电镀层。
该晶片220，具有一主动面221、一背面222以及复数个侧面223，该晶片220的主动面221形成有复数个焊垫224，并以复数个焊线240电性连接该些焊垫224至该些外接端230，该背面222形成有复数个沟槽225。该晶片220是形成于封胶体210内，使得该晶片220的主动面221与该些侧面223被封胶体210所覆盖。但该晶片220的背面222与该些沟槽225是显露于该封胶体210之外。
较佳地，该些外接端230与晶片220的背面222是同向显露于封胶体210的底面211，故在表面接合之后，该晶片220的显露背面222是朝向一外部印刷电路板(图未绘出)，减少该晶片220的显露背面222被碰伤的机率。此外，该晶片220的背面222可额外贴设一散热片250，利用位在该晶片220的背面222的该些沟槽225可以增强对散热片250的结合力。较佳地，该晶片220的主动面221可贴设另一散热片260，而可提升散热效益。
请参阅图5所示，是依据本发明的第三具体实施例，是一种增进晶背散热的薄型封装构造的截面示意图。该一种增进晶背散热的薄型封装构造300是可为四方扁平无接脚(Quad Flat Leadless，QFN)的薄型封装型态。该薄型封装构造300，主要包括一导线架的复数个导脚310、一晶片320以及一封胶体330，其中：
该每一导脚310，具有一上表面311以及一下表面312，该些导脚310的下表面312是作为薄型封装构造300的外接端。
该晶片320，是位在该些导脚310所围绕的中央部位，该晶片320具有一主动面321、一背面322以及复数个侧面323；该主动面321形成有复数个焊垫324。并以复数个焊线340电性连接该些焊垫324至该些导脚310的上表面311。该晶片320的背面322是与该些导脚310的下表面312(即外接端)同向，并且该背面322形成有复数个沟槽325。如图6所示，该些沟槽325是可呈网状或平行排列，该些沟槽325的截面可为三角形波。较佳地，该晶片320的背面322可形成有一周边缺口326(如图6所示)。
该封胶体330，是覆盖该些导脚310的上表面311、晶片320的主动面321与该些侧面323与周边缺口326，并密封该些焊线340。而该晶片320的背面322与该些沟槽325是显露于封胶体330之外，故该晶片320的背面322具有较大的显露表面积，可以增进散热效率。由于周边缺口326是被封胶体330所覆盖，可以增进晶片320与封胶体330的结合。
请参阅图7所示，是依据本发明的第四具体实施例，是一种增进晶背散热的薄型封装构造的截面示意图。该一种增进晶背散热的薄型封装构造400是可为球格阵列的覆晶封装(BGA flip-chip package)的薄型封装型态。该薄型封装构造400，主要包括一基板410、一晶片420以及一封胶体430，其中：
该基板410，具有一上表面411以及一下表面412。
该晶片420，具有一主动面421以及一背面422。在本实施例中，该晶片420是为覆晶晶片，该主动面421上形成有复数个凸块423，以电性连接至基板410。该晶片420的背面422形成有复数个沟槽424。
该封胶体430，是可压模形成于基板410的上表面411，以覆盖该晶片420的主动面421，并密封该些凸块423。而该晶片420的背面422与该些沟槽424是显露于封胶体430之外，例如该些沟槽424是显露于封胶体430的一顶面431，增加对散热片的热耦合表面积，以增进散热效率。此外，复数个例如焊球的外接端440可接合于基板410的下表面412。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员在不脱离本发明技术方案的范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (11)

1、一种增进晶背散热的薄型封装构造，其特征在于其包括：
一封胶体；
一晶片，其形成于该封胶体内，该晶片具有一主动面、一背面以及复数个侧面，该背面形成有至少一沟槽；以及
复数个外接端，其电性连接至该晶片并显露于该封胶体；
其中，该封胶体是覆盖该晶片的该主动面与该些侧面，且显露于该晶片的该背面与该沟槽，以利散热。
2、根据权利要求1所述的增进晶背散热的薄型封装构造，其特征在于其中所述的封胶体具有一底面，该些外接端与该晶片的该背面是同向显露于该封胶体的该底面。
3、根据权利要求1所述的增进晶背散热的薄型封装构造，其特征在于其中所述的沟槽是形成为激光标记。
4、根据权利要求1所述的增进晶背散热的薄型封装构造，其特征在于其另包括一散热片，其贴设于该晶片。
5、根据权利要求1所述的增进晶背散热的薄型封装构造，其特征在于其中所述的晶片的该背面更形成有一周边缺口，以供该封胶体的覆盖。
6、一种增进晶背散热的薄型封装构造，其特征在于其包括：
一基板，其具有一上表面、一下表面以及一贯通的容晶孔；
一晶片，其容置于该基板的该容晶孔，该晶片具有一主动面及一背面，该主动面形成有复数个焊垫，其电性连接至该基板，该背面形成有至少一沟槽；以及
一封胶体，其形成于该基板的该上表面，并覆盖该晶片的该主动面；
其中，该晶片的该背面与该沟槽是显露于该封胶体。
7、根据权利要求6所述的增进晶背散热的薄型封装构造，其特征在于其中所述的基板的该下表面形成有复数个外接端，该晶片的该背面是与该些外接端同向。
8、根据权利要求6所述的增进晶背散热的薄型封装构造，其特征在于其中所述的沟槽是形成为激光标记。
9、根据权利要求6所述的增进晶背散热的薄型封装构造，其特征在于其另包括一散热片，其贴设于该晶片。
10、根据权利要求6所述的增进晶背散热的薄型封装构造，其特征在于其中所述的晶片的该背面更形成有一周边缺口，以供该封胶体的覆盖。
11、根据权利要求6所述的增进晶背散热的薄型封装构造，其特征在于其中所述的封胶体的尺寸是大致等于该基板的尺寸，以完全覆盖该基板的该上表面。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101325191B (zh) * 2007-06-13 2010-09-29 南茂科技股份有限公司 芯片上具有图案的四方扁平无引脚封装方法
CN102163580A (zh) * 2011-03-15 2011-08-24 上海凯虹电子有限公司 一种薄型封装体及其制作方法
CN102874745A (zh) * 2011-07-11 2013-01-16 矽品精密工业股份有限公司 具微机电组件的封装结构的制法
CN109390293A (zh) * 2017-08-03 2019-02-26 日月光半导体制造股份有限公司 半导体封装装置及其制造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101325191B (zh) * 2007-06-13 2010-09-29 南茂科技股份有限公司 芯片上具有图案的四方扁平无引脚封装方法
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CN102163580B (zh) * 2011-03-15 2014-10-22 上海凯虹电子有限公司 一种薄型封装体及其制作方法
CN102874745A (zh) * 2011-07-11 2013-01-16 矽品精密工业股份有限公司 具微机电组件的封装结构的制法
CN102874745B (zh) * 2011-07-11 2015-05-20 矽品精密工业股份有限公司 具微机电组件的封装结构的制法
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