CN1909215B

CN1909215B - 半导体器件

Info

Publication number: CN1909215B
Application number: CN200610110947.3A
Authority: CN
Inventors: 滨谷毅; 太田行俊
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2005-08-03
Filing date: 2006-08-02
Publication date: 2011-04-13
Anticipated expiration: 2026-08-02
Also published as: CN1909215A; US7777304B2; JP2007067372A; US20070029641A1

Abstract

本发明揭示一种半导体器件，密封环沿半导体元件区与划线区的边界连续形成，沿密封环配置的辅助部分断续排列，密封环由金属层构成。

Description

半导体器件

技术领域

本发明涉及半导体器件，涉及在半导体组装工艺的切割工序中，对于形成半导体元件区之间的边界区的划线区域中的保护膜、布线层及层间绝缘膜，防止由于切割的冲击而产生内部剥离、碎片(chipping：碎屑)或损坏的技术。

背景技术

以往，在半导体器件的制造工序中，在担任半导体元件的电路形成的扩散工序结束之后，进行担任半导体元件的封装组装工序，在该组装工序中有切割工序。

在半导体晶片的切割方法中，最一般采用刀片切割的方法。这种刀片切割是让用粘合材料保持金刚石或CBN(cubic boron nitride：立方体硼氮化物)粒子的环形切片锯高速旋转，在作为必须分割的区域的切割路径(利用切片锯的实际切割宽度)中进行粉碎加工。

以往的半导体晶片，在布线层与布线层之间形成的层间绝缘膜坚硬，另外布线层及层间绝缘膜的层数也少，是一种简单的结构。因此，在分割半导体晶片的切割工序中，很少产生碎片或内部剥离等，即使产生时，碎片或内部剥离也限制在较小的范围内。这样，碎片或内部剥离很少成为利用切割而形成一片片的半导体芯片的成品率降低或可靠性低的原因。

但是，近年来，由于下述的理由，在切割工序中产生问题。

随着扩散工艺的工艺标准的微细化技术的进步，半导体晶片上的半导体元件区之间的边界区(以下称为划线区)缩小，在划线区中用于切割的区域没有余量。

PCM(工艺控制调节)区域复杂化，而且增大，另外以有效利用划线区为目的，进行将PCM装在划线区，在划线区的布线层及层间绝缘膜的图形复杂化。

其结果，在切割工序中，在将半导体晶片进行切割、将半导体晶片上的半导体元件分割成一个个半导体芯片时，在保护膜或层间绝缘膜产生碎片、内部剥离或损坏，成为一个个半导体芯片成品率降低或可靠性低的原因。

为了解决该问题，例如有图26及图27A、27B所述的结构。这是半导体晶片在半导体基板11上形成多个半导体元件区12及划线区13，在半导体元件区12及划线区13交替层叠硬的层间绝缘膜14和软的绝缘膜15，在最外层形成保护膜14a。

然后，在半导体元件区12与半导体元件区12之间的划线区13形成一对密封环16，在密封环16之间设定切割区17，利用密封环16防止水分进入半导体元件区12、以及产生碎片及剥离等。

密封环16是包围半导体元件区12的薄的金属擘，是利用布线金属及接触金属等来形成的。

另外，在日本国专利公报(特开2001-23937号)中，揭示了以下的发明。这是在半导体晶片上形成多个集成电路芯片，在形成集成电路芯片与集成电路芯片之间的边界的各密封区内设置阻止裂纹扩大的手段，阻止裂纹扩大的手段包含连续阻挡壁及牺牲复合结构及缝隙。

另外，在日本国专利公报(特开2006-5288号)中，揭示了以下的发明。这是在切割区侧的各层形成无用通路，无用通路从上面来看是纵横等间隔形成。利用该结构，即使在切割时产生裂纹，利用无用通路也抑制裂纹扩展到密封环部分。

但是，由于扩散工艺的工艺标准更进一步向微细化技术发展、以及扩散工艺的平坦化技术的发展，在上述的以往技术中，产生难以应对的以下那样的问题。

即，利用CMP(Chemical Mechanical Polishing：化学机械研磨)将对象物体平坦化，从而布线层之间的层间绝缘膜进一步薄膜化，与之相应形成布线层及层间绝缘膜的工序数及层间绝缘膜的层数增加，其结果，经过扩散工艺的半导体晶片中，在半导体基板上的布线层及层间绝缘膜的结构变得复杂。

另外，由于扩散工艺的布线微细化技术的进步，因布线之间的电容量增加而引起的布线延迟问题变得严重。为了减轻该布线延迟，对于夹在布线之间的层间绝缘膜要作为介电常数低的绝缘膜，采用Low-k材料(低介电常数层间绝缘材料)。

但是，由于一般Low-k材料脆弱，而且附着性差，因此与以往采用的硅氧化膜相比，机械强度大大降低，由于切割时的损坏，非常容易产生层间膜剥离。

由于这些情况，在上述以往的划线结构中，在半导体组装工序中进行切割时，在划线区的保护膜及各布线层会产生碎片、内部剥离或损坏，难以防止它的发生。

然而，以往的密封环仅仅用薄的金属壁形成，若能够增加密封环的壁厚，则能够增强防止内部剥离或碎片的功能。

但是，由于密封环是利用扩散工艺的布线形成工序及接触形成工序形成的，因此由于加工上的问题，不能增加密封环的厚度。所以，在切割时，由于仅用薄的金属壁形成密封环，故必须防止内部剥离或碎片。

本发明正是为了解决上述问题，其目的在于提供一种能够防止因切割而在划线区的保护膜及各布线层产生内部剥离、碎片或损坏的半导体器件。

发明内容

为了解决上述问题，本发明的半导体器件，在半导体晶片上具有：形成半导体电路而构成的多个半导体元件区、以及将前述半导体元件区分别分离的划线区，其中，前述划线区在与前述半导体元件区之间有边界区，在前述边界区形成将前述半导体元件区与前述划线区隔开的密封部分，前述密封部分由至少一个主带区部分及至少一个副带区部分构成，在主带区部分中前述密封部分沿前述半导体元件区与前述划线区的边界连续形成，在沿前述主带区部分配置的副带区部分中密封部分断续排列，至少一个主带区部分的前述密封部分由金属层形成。

另外，用电气绝缘膜，覆盖前述密封部分。

另外，用铜、铝、钨、钛、钽的任一种单体、或至少包含任一种的金属化合物，形成前述金属层。

另外，前述副带区部分的前述密封部分，从前述主带区部分的前述密封部分向前述半导体元件区一侧、或者向前述划线区一侧延伸。

另外，前述主带区部分的密封部分，包围前述半导体元件区的外周。

另外，前述主带区部分及前述副带区部分中的全部密封部分，由金属层构成。

另外，前述副带区部分中的前述密封部分，形成将多个布线层及多个绝缘层交替层叠、同时在上面的布线层与下面的布线层之间形成多个通路的多层结构。

另外，前述密封部分具有多个主带区部分，形成至少一个主带区部分的前述密封部分将多个布线层及多个绝缘层交替层叠、同时在上面的布线层与下面的布线层之间形成多个通路的多层结构。

另外，前述通路将隔着布线层的上面的通路及下面的通路，在对布线层的垂线方向中配置在不同的位置。

在本发明中，密封部分由沿着半导体元件区与划线区的边界连续形成的主带区部分、及沿主带区部分断续排列的副带区部分构成，至少一个主带区部分的密封部分由金属层形成。由于这样，对于半导体晶片在切割时的冲击，能够具有与形成较厚的金属层的壁厚相同的作用及效果。其结果，能够防止在切割工艺中产生的内部剥离或碎片从切割线向其它地方转移扩散。

在本发明中，副带区部分的密封部分形成从主带区部分的密封部分向半导体元件区一侧、或向划线区一侧延伸的结构。再有，将金属层的密封部分与多层结构的密封部分组合，多层结构的密封部分形成将多个布线层及多个绝缘层交替层叠、同时在上面的布线层与下面的布线层之间形成多个通路的结构。由于这样，能够更确实防止切割区的保护膜及各布线层的层间绝缘膜的碎片、内部剥离或损坏，其结果，能够提高半导体的可靠性。

本发明的密封部分与以往的密封环相同，通过利用扩散工艺的布线形成工序及接触形成工序能够容易形成。特别是在将全部密封部分作为金属层时，仅通过改变图形就能够形成，完全不要改变扩散工序及切割工序的顺序就能够实现。

附图说明

图1A所示为本发明实施例1的半导体器件，表示布扩散工艺的布线工序结束后的半导体晶片的剖视图。

图1B为图1A的Y-Y’剖视图。

图2A所示为本发明实施例2的半导体器件，表示在扩散工艺的布线工序结束后的半导体晶片中的密封环配置结构剖视图。

图2B为辅助部分的放大剖视图。

图3A为图2B的A-A’剖视图。

图3B为图2B的B-B’剖视图。

图1所示为通路的配置结构立体图。

图5A所示为本发明实施例3的半导体器件，是辅助部分的放大剖视图。

图5B为图5A的A-A’剖视图。

图6所示为通路的配置结构立体图。

图7A所示为本发明实施例4的半导体器件，是辅助部分的放大剖视图。

图7B为图7A的A-A’剖视图。

图8所示为通路的配置结构立体图。

图9A所示为本发明实施例5的半导体器件，表示在扩散工艺的布线工序结束后的半导体晶片的剖视图。

图9B为图9A的Y-Y’剖视图。

图10A所示为本发明实施例6的半导体器件，表示在扩散工艺的布线工序结束后的半导体晶片中的密封环配置结构剖视图。

图10B所示为本发明实施例7的半导体器件，表示在扩散工艺的布线工序结束后的半导体晶片中的密封环配置结构剖视图。

图11A所示为本发明实施例8的半导体器件，表示在扩散工艺的布线工序结束后的半导体晶片中的密封环配置结构剖视图。

图11B所示为本发明实施例9的半导体器件，表示在扩散工艺的布线工序结束后的半导体晶片中的密封环配置结构剖视图。

图12所示为本发明实施例10的半导体器件，表示在扩散工艺的布线工序结束后的半导体晶片中的密封环配置结构剖视图。

图13A所示为本发明实施例11的半导体器件，表示在扩散工艺的布线工序结束后的半导体晶片的剖视图。

图13B为图13A的Y-Y’剖视图。

图14A所示为本发明实施例12的半导体器件，表示在扩散工艺的布线工序结束后的半导体晶片中的密封环配置结构剖视图。

图14B所示为本发明实施例13的半导体器件，表示在扩散工艺的布线工序结束后的半导体晶片中的密封环配置结构剖视图。

图15A所示为本发明实施例14的半导体器件，表示在扩散工艺的布线工序结束后的半导体晶片中的密封环配置结构剖视图。

图15B所示为本发明实施例15的半导体器件，表示在扩散工艺的布线工序结束后的半导体晶片中的密封环配置结构剖视图。

图16所示为本发明实施例16的半导体器件，表示在扩散工艺的布线工序结束后的半导体晶片中的密封环配置结构剖视图。

图17A所示为本发明实施例17的半导体器件，表示在扩散工艺的布线工序结束后的半导体晶片的剖视图。

图17B为图17A的Y-Y’剖视图。

图18A所示为本发明实施例18的半导体器件，表示在扩散工艺的布线工序结束后的半导体晶片中的密封环配置结构剖视图。

图18B所示为本发明实施例19的半导体器件，表示在扩散工艺的布线工序结束后的半导体晶片中的密封环配置结构剖视图。

图19A所示为本发明实施例20的半导体器件，表示在扩散工艺的布线工序结束后的半导体晶片中的密封环配置结构剖视图。

图19B所示为本发明实施例21的半导体器件，表示在扩散工艺的布线工序结束后的半导体晶中的密封环配置结构剖视图。

图20所示为本发明实施例22的半导体器件，表示在扩散工艺的布线工序结束后的半导体晶片中的密封环配置结构剖视图。

图21A所示为本发明实施例23的半导体器件，表示在扩散工艺的布线工序结束后的半导体晶片的剖视图。

图21B为图21A的Y-Y’剖视图。

图22A所示为本发明实施例24的半导体器件，表示在扩散工艺的布线工序结束后的半导体晶片中的密封环配置结构剖视图。

图22B所示为本发明实施例25的半导体器件，表示在扩散工艺的布线工序结束后的半导体晶片中的密封环配置结构剖视图。

图23所示为本发明实施例26的半导体器件，表示在扩散工艺的布线工序结束后的半导体晶片中的密封环配置结构剖视图。

图24A所示为本发明实施例27的半导体器件，表示在扩散工艺的布线工序结束后的半导体晶片中的密封环配置结构剖视图。

图24B所示为本发明实施例28的半导体器件，表示在扩散工艺的布线工序结束后的半导体晶片中的密封环配置结构剖视图。

图25A所示为本发明实施例29的半导体器件，表示在扩散工艺的布线工序结束后的半导体晶片中的密封环配置结构剖视图。

图25B所示为本发明实施例30的半导体器件，表示在扩散工艺的布线工序结束后的半导体晶片中的密封环配置结构剖视图。

图26所示为以往的半导体器件的平面图及放大图。

图27A所示为以往的半导体器件，是图26的X-X’剖视图。

图27B为图27A的Y-Y’剖视图。

具体实施方式

以下，对于本发明的半导体器件根据附图详细说明实施形态。在图1～图25B中，1表示由非Low-k材料形成的硬的层间绝缘膜，2表示由Low-k材料(低介电常数层间绝缘材料)形成的软的绝缘膜，3表示划线区，4表示半导体元件区，5表示PCM及切割区，6表示第1密封环，7表示第1辅助部分，8表示第2密封环，9表示第2辅助部分。

另外，第1密封环6、第2密封环8、第1密封环的辅助部分7、第2密封环的辅助部分9有的情况形成由金属层构成的单层结构，有的情况形成由多层构成的多层结构。

用铜、铝、钨、钛、钽的任一种单体、或至少包含任一种的金属化合物，形成金属层，其膜厚及线宽由于利用扩散工艺的布线形成工序及接触形成工序来形成，因此每个扩散工艺不同。

实施例1

图1所示为本发明实施例1的半导体器件，表示在扩散工艺的布线工序结束后的半导体晶片的结构。

如图1所示，半导体晶片在半导体基板11上，将硬的层间绝缘膜1及软的层间绝缘膜2交替层叠，在最外层形成保护膜(钝化)1a，在层间绝缘膜1形成布线金属及接触金属(省略图示)。

另外，半导体晶片在半导体元件区4与半导体元件区4之间形成划线区3，在划线区3形成PCM及切割区5。

如图1B所示，在划线区3中，在PCM及切割区5的两侧，而且在与半导体元件区4之间的边界区，分别形成密封部分。密封部分是将半导体元件区4与划线区3隔开的部分，其周围用硬的层间绝缘膜1及软的绝缘膜2的电气绝缘膜覆盖。

密封部分由形成主带区部分的第1密封环6及形成副带区部分的多个第1辅助部分7构成。形成主带区部分的第1密封环6沿着划线区3与半导体元件区4的边界连续形成，包围各半导体元件区4的外周。形成副带区部分的多个第1辅助部分7隔开规定间隔断续形成，沿第1密封环6排列。各第1辅助部分7沿与第1密封环6垂直的方向、即从第1密封环6向半导体元件区4延伸，对第1密封环6起到作为支柱的功能。

第1密封环6及第1辅助部分7在遍及多个层间绝缘膜1及多个绝缘膜2的多层之间形成，在本实施例1中，第1密封环6及第1辅助部分7由金属层构成。

在本实施例1中，保护膜1a的厚度L1有100～1200nm，层间绝缘膜1的厚度L2有20～80nm，绝缘膜2的厚度L3是200～700nm，第1密封环6的厚度L4是0.05～10μm，第1辅助部分7的厚度L5是0.05～20μm。

利用该结构，即使在切割工序中在划线区3产生内部剥离或碎屑，由于存在第1密封环6及第1辅助部分7，也能够防止内部剥离或碎屑从切割线向其它地方(垂直方向)转移扩散。

这时，以往仅利用薄的金属壁构成的第1密封环来承受切割的冲击，因而必须防止内部剥离或碎屑。但是，在本实施形态中，多个第1辅助部分7从第1密封环6向半导体元件区4一侧延伸，对第1密封环6起到作为支柱的功能，从而能够具有与用厚的金属层的壁形成密封环同等的效果。

另外，由于密封部分与以往的密封环相同，是利用扩散工艺的布线形成工序及接触形成工序而形成的，因此只要改变布线形成图形及接触形成图形，就能够容易形成。这样，完全没有改变扩散工序及切割工序，就能够实现划线区的保护膜及层间绝缘膜防止碎屑、内部剥离或损坏。

实施例2

如图2A所示，在本实施例2中，用多个第1辅助部分7形成密封部分的副带区部分，将第1辅助部分7采用由多层构成的多层结构。

如图2B、图3A、图3B所示，第1辅助部分7形成多层结构，该多层结构将多个布线层7a与多个层间绝缘膜1及绝缘膜2交替层叠，同时在上面的布线层7a与下面的布线层7a之间形成多个通路7b。各通路7b形成一边长度L6为0.05～1μm的立方体或长方体，布线层7a及通路7b与第1密封环6的金属层相同。

在布线层7a与布线层7a之间，通路7b形成为规定的图形。即，如图2B所示，若将沿第1密封环6的方向作为列方向，将与第1密封环6垂直的方向作为行方向，则在列方向中相邻的通路7b位于直线上，在行方向中相邻的通路7b不位于直线上。

另外，如图3A及图3B所示，通路7b的隔着布线层7a的上面的通路7b与下面的通路7b在对布线层7a的垂线方向中存在于不同的位置。图14所示为第1辅助部分7的多个通路7b的整个排列结构。

这样，通过用金属层构成的第1密封环6、以及多层结构的第1辅助部分7构成密封部分，能够更确实实现划线区3的保护膜1a、以及层间绝缘膜1防止碎屑、内部剥离或损坏，其结果，能够提高半导体的可靠性。

实施例3

第1辅助部分7还能够采用图5A、图5B、图6所示的多层结构。在本实施例3中，第1辅助部分7构成多层结构，该多层结构将多个布线层7a与多个层间绝缘膜1及绝缘膜2交替层叠，同时在上面的布线层7a与下面的布线层7a之间形成多个通路7b。布线层7a及通路7b与第1密封环6的金属层相同。

在布线层7a与布线层7a之间，通路7b形成为规定的图形。即，如图5A所示，若将沿第1密封环6的方向作为列方向，将与第1密封环6垂直的方向作为行方向，则通路7b在列方向及行方向中位于直线上。

另外，如图5B所示，通路7b的隔着布线层7a的上面的通路7b与下面的通路7b在对布线层7a的垂线方向中位于直线上。图6所示为第1辅助部分7的多个通路7b的整个排列结构。

实施例4

第1辅助部分7还能够采用图7A、图7B、图8所示的多层结构。在本实施例4中，第1辅助部分7构成多层结构，该多层结构将多个布线层7a与多个层间绝缘膜1及绝缘膜2交替层叠，同时在上面的布线层7a与下面的布线层7a之间形成多个通路7b。布线层7a及通路7b与第1密封环6的金属层相同。

在布线层7a与布线层7a之间，通路7b形成为规定的图形。即，如图7A所示，若将沿第1密封环6的方向作为列方向，将与第1密封环6垂直的方向作为行方向，则在行方向中相邻的通路7b位于直线上，在相邻的行间中，一行所排列的通路7b与另一行所排列的通路7b在列方向存在于不同的位置。

另外，如图7B所示，通路7b的隔着布线层7a的上面的通路7b与下面的通路7b在对布线层7a的垂线方向中不位于直线上。图8所示为第1辅助部分7的多个通路7b的整个排列结构。

这样，通过用金属层构成的第1密封环6、以及多层结构的第1辅助部分7构成密封部分，能够更确实实现划线区3的保护膜1a及层间绝缘膜1防止碎屑、内部剥离或损坏，其结果，能够提高半导体的可靠性。

实施例5

以下，图9A及图9B所示为本发明实施例5的半导体器件。对于与前面图1A及图1B中说明的相同的构成要素，附加同一标号，从而省略其说明。如图9A所示，在本实施例5中，在划线区3的与半导体元件区4的边界区设置的密封部分构成双重结构，该双重结构平行配置了包围半导体元件区4的外周的形成主带区部分的第1密封环6、以及比第1密封环6配置在划线区3的内侧的形成主带区部分的第2密封环8。在划线区3中，在两侧的第2密封环8之间，设定PCM及切割区5。

如图9B所示，形成副带区部分的多个第1辅助部分7隔开规定间隔断线形成，沿第1密封环6排列。各第1辅助部分7沿与第1密封环6垂直的方向、即从第1密封环6向半导体元件区4延伸，对第1密封环6起到作为支柱的功能。

第1密封环6、第2密封环8及第1辅助部分7在遍及多个层间绝缘膜1及多个绝缘膜2的多层之间形成，利用布线金属及接触金属形成。在本实施例5中，第1密封环6、第2密封环8、及第1辅助部分7是由金属层构成的单层结构。

这样，通过将密封环采用双重结构，能够具有与实施例1同样的作用效果，同时能够更确实防止其内部剥离或防止碎屑。

实施例6

在前面的实施例5中，是将密封部分的形成主带区部分的第1密封环6、第2密封环8以及形成副带区部分的第1辅助部分7采用由金属层构成的单层结构，但在本实施例6中，如图10A所示，第1辅助部分7形成由多层构成的多层结构。该多层结构可以采用前面在实施例2、实施例3、实施例4中说明的结构。

这样，通过用金属层构成的第1密封环6及第2密封环8、以及多层结构的第1辅助部分7构成密封部分，能够更确实实现划线区3的保护膜1a及层间绝缘膜1防止碎屑、内部剥离或损坏，其结果，能够提高半导体的可靠性。

实施例7

如图10B所示，在本实施例7中，密封部分的形成主带区部分的第1密封环6形成由金属层构成的单层结构，第2密封环8及形成副带区部分的第1辅助部分7形成由多层构成的多层结构。该多层结构可以采用前面在实施例2、实施例3、实施例4中说明的结构。

这样，通过用金属层的单层结构构成的第1密封环6、以及多层结构的第2密封环8及第1辅助部分7构成密封部分，能够更确实实现划线区3的保护膜1a及层间绝缘膜1防止碎屑、内部剥离或损坏，其结果，能够提高半导体的可靠性。

实施例8

如图11A所示，在本实施例8中，密封部分的形成主带区部分的第2密封环8形成由金属层构成的单层结构，第1密封环6及形成副带区部分的第1辅助部分7形成由多层构成的多层结构。该多层结构可以采用前面在实施例2、实施例3、实施例4中说明的结构。

这样，通过用金属层的单层结构构成的第2密封环8、以及多层结构的第1密封环6及第1辅助部分7构成密封部分，能够更确实实现划线区3的保护膜1a及层间绝缘膜1防止碎屑、内部剥离或损坏，其结果，能够提高半导体的可靠性。

实施例9

如图11B所示，在本实施例9中，密封部分的形成主带区部分的第2密封环8及形成副带区部分的第1辅助部分7形成由金属层构成的单层结构，第1密封环6形成由多层构成的多层结构。该多层结构可以采用的面在实施例2、实施例3、实施例1中说明的结构。

这样，通过用金属层的单层结构构成的第2密封环8及第1辅助部分7、以及多层结构的第1密封环6构成密封部分，能够更确实实现划线区3的保护膜1a及层间绝缘膜1防止碎屑、内部剥离或损坏，其结果，能够提高半导体的可靠性。

实施例10

如图12所示，在本实施例10中，密封部分的形成主带区部分的第1密封环6及形成副带区部分的第1辅助部分7形成由金属层构成的单层结构，第2密封环8形成由多层构成的多层结构。该多层结构可以采用前面在实施例2、实施例3、实施例4中说明的结构。

这样，通过用金属层的单层结构构成的第1密封环6及第1辅助部分7、以及多层结构的第2密封环8构成密封部分，能够更确实实现划线区3的保护膜1a及层间绝缘膜1防止碎屑、内部剥离或损坏，其结果，能够提高半导体的可靠性。

实施例11

以下，图13A及图13B所示为本发明实施例11的半导体器件。对于与前面图1A及图1B、图9A及图9B中说明的相同的构成要素，附加同一标号，从而省略其说明。

如图13A所示，在本实施例11中，在划线区3的与半导体元件区4的边界区设置的密封部分构成双重结构，该双重结构平行配置了包围半导体元件区4的外周的形成主带区部分的第1密封环6、以及比第1密封环6配置在划线区3的内侧的形成主带区部分的第2密封环8。在划线区3中，在两侧的第2密封环8之间，设定PCM及切割区5。

如图13B所示，形成副带区部分的多个第1辅助部分7隔开规定间隔断续形成，沿第1密封环6排列。各第1辅助部分7沿与第1密封环6垂直的方向、即从第1密封环6向半导体元件区4一侧及切割区一侧的两方面延伸，在切割区一侧的端部与第2密封环8连接，对第1密封环6及第2密封环8起到作为支柱的功能。

第1密封环6、第2密封环8及第1辅助部分7在遍及多个层间绝缘膜1及多个绝缘膜2的多层之间形成，利用布线金属及接触金属形成。在本实施例11中，第1密封环6、第2密封环8、及第1辅助部分7是由金属层构成的单层结构。

这样，通过将密封环采用双重结构，能够具有与实施例1及实施例5同样的作用效果，同时通过将第1辅助部分7延伸达到第2密封环8，从而能够更确实防止内部剥离或防止碎屑。

实施例12

在前向的实施例11中，是将密封部分的形成主带区部分的第1密封环6、第2密封环8以及形成副带区部分的第1辅助部分7采用由金属层构成的单层结构，但在本实施例12中，如图14A所示，第1辅助部分7形成由多层构成的多层结构。该多层结构可以采用前面在实施例2、实施例3、实施例1中说明的结构。

这样，通过用金属层构成的第1密封环6及第2密封环8、以及多层结构的第1辅助部分7构成密封部分，能够更确实实现划线区3的保护膜1a、以及层间绝缘膜1防止碎屑、内部剥离或损坏，其结果，能够提高导体的可靠性。

实施例13

如图14B所示，在本实施例13中，密封部分的形成主带区部分的第2密封环8及形成副带区部分的第1辅助部分7形成由金属层构成的单层结构，第1密封环6形成由多层构成的多层结构。该多层结构可以采用前面在实施例2、实施例3、实施例4中说明的结构。

实施例14

如图15A所示，在本实施例14中，密封部分的形成主带区部分的第1密封环6及形成副带区部分的第1辅助部分7形成由金属层构成的单层结构，第2密封环8形成由多层构成的多层结构。该多层结构可以采用前面在实施例2、实施例3、实施例1中说明的结构。

这样，通过用金属层的单层结构构成的第1密封环6及第1辅助部分7、以及多层结构的第2密封环8构成密封部分，能够更确实实现划线区3的保护膜1a、以及层间绝缘膜1防止碎屑、内部剥离或损坏，其结果，能够提高半导体的可靠性。

实施例15

如图15B所示，在本实施例15中，密封部分的形成主带区部分的第2密封环8形成由金属层构成的单层结构，第1密封环6及形成副带区部分的第1辅助部分7形成由多层构成的多层结构。该多层结构可以采用前面在实施例2、实施例3、实施例4中说明的结构。

这样，通过用金属层的单层结构构成的第2密封环8、以及多层结构的第1密封环6及第1辅助部分7构成密封部分，能够更确实实现划线区3的保护膜1a、以及层间绝缘膜1防止碎屑、内部剥离或损坏，其结果，能够提高半导体的可靠性。

实施例16

如图16所示，在本实施例16中，第1密封环6形成由金属层构成的单层结构，密封部分的形成主带区部分的第2密封环8及形成副带区部分的第1辅助部分7形成由多层构成的多层结构。该多层结构可以采用前面在实施例2、实施例3、实施例1中说明的结构。

这样，通过用金属层的单层结构构成的第1密封环6、以及多层结构的第2密封环8及第1辅助部分7构成密封部分，能够更确实实现划线区3的保护膜1a、以及层间绝缘膜1防止碎屑、内部剥离或损坏，其结果，能够提高半导体的可靠性。

实施例17

以下，图17A及图17B所示为本发明实施例17的半导体器件。对于与前面图1A及图1B、图9A及图9B中说明的相同的构成要素，附如同一标号，从而省略其说明。

如图17A所示，在本实施例17中，在划线区3的与半导体元件区4的边界区设置的密封部分构成双重结构，该双重结构平行配置了包围半导体元件区4的外周的形成主带区部分的第1密封环6、以及比第1密封环6配置在划线区3的内侧的形成主带区部分的第2密封环8。在划线区3中，在两侧的第2密封环8之间，设定PCM及切割区5。

如图17B所示，形成副带区部分的多个第1辅助部分7隔开规定间隔断续形成，沿第1密封环6排列。各第1辅助部分7沿与第1密封环6垂直的方向、即从第1密封环6向半导体元件区4一侧及切割区5一侧的两方面延伸，切割区一侧的端部沿伸到第2密封环8的附近，对第1密封环6及第2密封环8起到作为支柱的功能。

第1密封环6、第2密封环8及第1辅助部分7在遍及多个层间绝缘膜1及多个绝缘膜2的多层之间形成，利用布线金属及接触金属形成。在本实施例16中，第1密封环6、第2密封环8、及第1辅助部分7是由金属层构成的单层结构。

这样，通过将密封环采用双重结构，并将第1辅助部分7延伸达到第2密封环8附近，从而具有与实施例1、实施例5及实施例11同样的作用效果，同时能够更确实防止其内部剥离或防止碎屑。

实施例18

在前面的实施例17中，是将密封部分的形成主带区部分的第1密封环6、第2密封环8以及形成副带区部分的第1辅助部分7采用由金属层构成的单层结构，但在本实施例18中，如图18A所示，第1辅助部分7形成由多层构成的多层结构。该多层结构可以采用前面在实施例2、实施例3、实施例1中说明的结构。

实施例19

如图18B所示，在本实施例18中，密封部分的形成主带区部分的第2密封环8及形成副带区部分的第1辅助部分7形成由金属层构成的单层结构，第1密封环6形成由多层构成的多层结构。该多层结构可以采用前面在实施例2、实施例3、实施例4中说明的结构。

这样，通过用金属层的单层结构构成的第2密封环8及第1辅助部分7、以及多层结构的第1密封环6构成密封部分，能够更确实实现划线区3的保护膜1a、以及层间绝缘膜1防止碎屑、内部剥离或损坏，其结果，能够提高半导体的可靠性。

实施例20

如图19A所示，在本实施例20中，密封部分的形成主带区部分的第1密封环6及形成副带区部分的第1辅助部分7形成由金属层构成的单层结构，第2密封环8形成由多层构成的多层结构。该多层结构可以采用前面在实施例2、实施例3、实施例4中说明的结构。

实施例21

如图19B所示，在本实施例21中，密封部分的形成主带区部分的第2密封环8形成由金属层构成的单层结构，第1密封环6及形成副带区部分的第1辅助部分7形成由多层构成的多层结构。该多层结构可以采用前面在实施例2、实施例3、实施例4中说明的结构。

这样，通过用金属层的单层结构构成的第2密封环8、以及多层结构的第1辅助部分7及第1密封环6构成密封部分，能够更确实实现划线区3的保护膜1a、以及层间绝缘膜1防止碎屑、内部剥离或损坏，其结果，能够提高半导体的可靠性。

实施例22

如图20所示，在本实施例22中，密封部分的形成主带区部分的第1密封环6形成由金属层构成的单层结构，第2密封环8及形成副带区部分的第1辅助部分7形成由多层构成的多层结构。该多层结构可以采用前面在实施例2、实施例3、实施例1中说明的结构。

这样，通过用金属层的单层结构构成的第1密封环6、以及多层结构的第1辅助部分7及第2密封环8构成密封部分，能够更确实实现划线区3的保护膜1a、以及层间绝缘膜1防止碎屑、内部剥离或损坏，其结果，能够提高半导体的可靠性。

实施例23

以下，图21A及图21B所示为本发明实施例23的半导体器件。对于与前面图1A及图1B、图9A及图9B中说明的相同的构成要素，附加同一标号，从而省略其说明。如图21A所示，在本实施例20中，在划线区3的与半导体元件区4的边界区设置的密封部分构成双重结构，该双重结构平行配置了包围半导体元件区4的外周的形成主带区部分的第1密封环6、以及比第1密封环6配置在划线区3的内侧的形成主带区部分的第2密封环8。在划线区3中，在两侧的第2密封环8之间，设定PCM及切割区5。

如图21B所示，形成副带区部分的多个第1辅助部分7隔开规定间隔断续形成，沿第1密封环6排列，多个第2辅助部分9隔开规定间隔断续形成，沿第2密封环8排列。

各第1辅助部分7沿与第1密封环6垂直的方向、即从第1密封环6向切割区5一侧延伸，各第2辅助部分9沿与第2密封环8垂直的方向、即从第2密封环8向半导体元件区4一侧延伸，第1辅助部分7对第1密封环6起到作为支柱的助能，第2辅助部分9对第2密封环8起到作为支柱的功能。

这样，通过将密封环采用双重结构，并再多重配置辅助部分，从而具有与实施例1、实施例5及实施例11同样的作用效果，同时能够更确实防止其内部剥离或防止碎屑。

实施例24

在前面的实施例23中，是将密封部分的形成主带区部分的第1密封环6、第2密封环8以及形成副带区部分的第1辅助部分7、第2辅助部分9采用由金属层构成的单层结构，但在本实施例24中，如图22A所示，第1辅助部分7形成由多层构成的多层结构。该多层结构可以采用前面在实施例2、实施例3、实施例4中说明的结构。

这样，通过用金属层构成的第1密封环6、第2密封环8及第2辅助部分9、以及多层结构的第1辅助部分7构成密封部分，能够更确实实现划线区3的保护膜1a、以及层间绝缘膜1防止碎屑、内部剥离或损坏，其结果，能够提高半导体的可靠性。

实施例25

如图22B所示，在本实施例25中，密封部分的形成主带区部分的第1密封环6、第2密封环8及第1辅助部分7形成由金属层构成的单层结构，形成副带区部分的第2辅助部分9形成由多层构成的多层结构。该多层结构可以采用前面在实施例2、实施例3、实施例4中说明的结构。

这样，通过用金属层的单层结构构成的第1密封环6、第2密封环8及第1辅助部分7、以及多层结构的第2辅助部分9构成密封部分，能够更确实实现划线区3的保护膜1a、以及层间绝缘膜1防止碎屑、内部剥离或损坏，其结果，能够提高半导体的可靠性。

实施例26

如图23所示，在本实施例26中，密封部分的形成主带区部分的第1密封环6及第2密封环8形成由金属层构成的单层结构，形成副带区部分的第1辅助部分7及第2辅助部分9形成由多层构成的多层结构。该多层结构可以采用前面在实施例2、实施例3、实施例4中说明的结构。

这样，通过用金属层的单层结构构成的第1密封环6及第2密封环8、以及多层结构的第1辅助部分7及第2辅助部分9构成密封部分，能够更确实实现划线区3的保护膜1a、以及层间绝缘膜1防止碎屑、内部剥离或损坏，其结果，能够提高半导体的可靠性。

实施例27

如图24A所示，在本实施例27中，密封部分的形成主带区部分的第2密封环8及形成副带区部分的第2辅助部分9形成由金属层构成的单层结构，第1密封环6及第1辅助部分7形成由多层构成的多层结构。该多层结构可以采用前面在实施例2、实施例3、实施例4中说明的结构。

这样，通过用金属层的单层结构构成的第2密封环8及第2辅助部分8、以及多层结构的第1密封环6及第1辅助部分7构成密封部分，能够更确实实现划线区3的保护膜1a、以及层间绝缘膜1防止碎屑、内部剥离或损坏，其结果，能够提高半导体的可靠性。

实施例28

如图24B所示，在本实施例28中，密封部分的形成主带区部分的第1密封环6及形成副带区部分的第1辅助部分7形成由金属层构成的单层结构，第2密封环8及第2辅助部分9形成由多层构成的多层结构。该多层结构可以采用前面在实施例2、实施例3、实施例4中说明的结构。

这样，通过用金属层的单层结构构成的第1密封环6及第1辅助部分7、以及多层结构的第2密封环8及第2辅助部分9构成密封部分，能够更确实实现划线区3的保护膜1a、以及层间绝缘膜1防止碎屑、内部剥离或损坏，其结果，能够提高半导体的可靠性。

实施例29

如图25A所示，在本实施例29中，密封部分的形成主带区部分的第2密封环8形成由金属层构成的单层结构，第1密封环6及形成副带区部分的第1辅助部分7、第2辅助部分9形成由多层构成的多层结构。该多层结构可以采用前面在实施例2、实施例3、实施例4中说明的结构。

这样，通过用金属层的单层结构构成的第2密封环8、以及多层结构的第1密封环6、第1辅助部分7及第2辅助部分9构成密封部分，能够更确实实现划线区3的保护膜1a、以及层间绝缘膜1防止碎屑、内部剥离或损坏，其结果，能够提高半导体的可靠性。

实施例30

如图25B所示，在本实施例30中，密封部分的形成主带区部分的第1密封环6形成由金属层构成的单层结构，第2密封环8及形成副带区部分的第1辅助部分7、第2辅助部分9形成由多层构成的多层结构。该多层结构可以采用前面在实施例2、实施例3、实施例4中说明的结构。

这样，通过用金属层的单层结构构成的第1密封环6、以及多层结构的第2密封环8、第1辅助部分7及第2辅助部分9构成密封部分，能够更确实实现划线区3的保护膜1a、以及层间绝缘膜1防止碎屑、内部剥离或损坏，其结果，能够提高半导体的可靠性。

Claims

1.一种半导体器件，在半导体晶片上具有形成半导体电路而构成的多个半导体元件区、以及将所述半导体元件区分别分离的划线区，其特征在于，

所述划线区在与所述半导体元件区之间有边界区，在所述边界区形成将所述半导体元件区与所述划线区隔开的密封部分，所述密封部分由至少一个主带区部分及至少一个副带区部分构成，在所述主带区部分沿所述半导体元件区与所述划线区的边界连续形成，所述副带区部分沿所述主带区部分断续排列，至少一个主带区部分由金属层形成，所述副带区部分从所述主带区部分向所述半导体元件区形成，

所述副带部分具有上面的布线层与下面的布线层之间形成多个通路的多层结构，沿所述主带区部分的方向作为列方向，与所述主带区域部分垂直的方向作为行方向，

则所述多个通路在列方向或行方向中不位于直线上。

2.如权利要求1所述的半导体器件，其特征在于，

用电气绝缘膜，覆盖所述密封部分。

3.如权利要求1所述的半导体器件，其特征在于，

用铜、铝、钨、钛、钽的任一种单体、或至少包含任一种的金属化合物，形成所述金属层。

4.如权利要求1所述的半导体器件，其特征在于，

所述主带区部分的密封部分，包围所述半导体元件区的外周。

5.如权利要求1所述的半导体器件，其特征在于，

所述主带区部分及所述副带区部分中的全部密封部分，由金属层构成。

6.如权利要求1所述的半导体器件，其特征在于，

所述副带区部分中的所述密封部分，形成将多个布线层及多个绝缘层交替层叠、同时在上面的布线层与下面的布线层之间形成多个通路的多层结构。

7.如权利要求1所述的半导体器件，其特征在于，

所述密封部分具有多个主带区部分，形成至少一个主带区部分的所述密封部分将多个布线层及多个绝缘层交替层叠、同时在上面的布线层与下面的布线层之间形成多个通路的多层结构。

8.如权利要求7所述的半导体器件，其特征在于，

所述通路将隔着布线层的上面的通路及下面的通路，在对布线层的垂线方向中配置在不同的位置。

9.如权利要求8所述的半导体器件，其特征在于，

10.一种半导体器件，包括：

半导体晶片，其包括多个各自上面具有半导体电炉的半导体元件区，以及

划线区，其在所述半导体元件区之间并且包括毗邻所述半导体元件区的边界区，

在所述边界区中，用于将所述划线区与所述半导体元件区分开，所述密封部分包括至少一个主带和至少一个副带，

其中所述至少一个主带是沿所述半导体元件区与所述划线区之间的边界毗连的，所述至少一个副带包括毗邻所述至少一个主带的断续段，并且所述主带中至少有一个包括金属层、所述副带区部分从所述主带区部分向所述半导体元件区形成，

则所述多个通路在列方向或行方向中不位于直线上。

11.如权利要求11所述的半导体器件，其特征在于，所述半导体晶片包括堆叠在半导体基板上的多个散置的软绝缘膜层以及硬夹层绝缘膜。

12.如权利要求12所述的半导体器件，其特征在于，所述密封部分延伸遍及所述散置层-从所述半导体基板到最顶层的上表面。