CN1908840A - 恒流电路 - Google Patents

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CN1908840A CNA2006101055204A CN200610105520A CN1908840A CN 1908840 A CN1908840 A CN 1908840A CN A2006101055204 A CNA2006101055204 A CN A2006101055204A CN 200610105520 A CN200610105520 A CN 200610105520A CN 1908840 A CN1908840 A CN 1908840A
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Abstract

一种恒流电路，具有：差动放大部，被施加输入电压和作为其比较对象的反馈电压，输出输入电压和反馈电压之间的差动电压；一个第一晶体管，对第一控制电极施加差动电压；一个第一二极管元件，与第一晶体管的电源侧电极连接；一个或多个第二晶体管，通过第一晶体管的驱动，将在第一二极管元件中流过二极管电流的结果所生成的第一二极管元件的压降施加到第二控制电极，生成复制了二极管电流的输出电流；反馈电压生成部，将流入第二晶体管的二极管电流的复制电流变换为反馈电压并反馈到差动放大部；和恒流负载部，与第一晶体管的接地侧电极连接，使接地电极侧的电压变化跟踪第一控制电极的电压变化，并成为第一晶体管接地侧的恒流负载。

Description

恒流电路
技术领域
本发明涉及一种恒流电路。
背景技术
图3表示现有恒流电路的一个例子(例如，参照以下所示的专利文献1的图1)。另外，恒流电路应用于例如生成增益可变放大器(例如，参照以下所示专利文献2)的基准电流的电路等中。
首先，节点OUT1是运算放大器13的输出和N型MOS晶体管N6的栅电极之间的节点，节点OUT2是电阻元件R2和N型MOS晶体管N6的漏电极之间的节点，节点OUT3是P型MOS晶体管P5的漏电极和电阻元件R3之间的节点。
自输入端子IN对运算放大器13的非反相输入端子(+)施加输入电压VIN，对其反相输入端子(-)施加节点OUT3中的节点电压VOUT3。运算放大器13的输出电压，换言之，节点OUT1中的节点电压VOUT1施加在N型MOS晶体管N6的栅电极。对P型MOS晶体管P5、P6的源电极施加电源电压VDD，对其栅电极施加节点OUT2中的节点电压VOUT2。对P型MOS晶体管P5的漏电极施加节点电压VOUT3。对电阻元件R2的一方端子供给电源电压VDD，另一方端子施加节点电压VOUT2。对N型MOS晶体管N6的漏电极施加节点电压VOUT2，其源电极施加接地电压VSS。
在所述构成中，运算放大器13将输入电压V1N和节点电压VOUT3进行比较，并且将对应于该差值的输出电压(节点电压VOUT1)施加在N型MOS晶体管N6的栅电极。N型MOS晶体管N6，通过在电阻元件R2中流过对应于栅漏极间电压Vgs的漏极电流Id，使在电子元件R2上产生压降(＝R2×Id)。结果，在节点OUT2处产生节点电压VOUT2。
另外，该节点电压VOUT2被施加到P型MOS晶体管P5的栅电极。因此，P型MOS晶体管P5通过在电阻元件R3中流过与栅源极间电压Vgs对应的漏极电流Id，使在电阻元件R3上产生压降(＝R3×Id)。结果，在节点OUT3产生节点电压VOUT3，并反馈到运算放大器13的反相输入端子(-)。
图3所示的现有恒流电路，通过所述一系列的动作，进行调整以使输入电压VIN和节点电压VOUT3为相同电平。另外，在P型MOS晶体管P5中，因为其栅电极和其漏电极可以独立地控制，所以，其漏极电流或进一步说，电阻元件R3的压降不受限制。因此，如图4所示，表示了输入电压VIN的电平上升，同时由电阻元件R2的压降而决定的节点电压VOUT2的电平将持续下降，相反，由电阻元件R3的压降所决定的节点电源VOUT3的电平将持续上升的特性。这样，输入电压VIN的电压设定范围与运算放大器13的可动作范围相等，能够确保很宽的输入电压设定范围。
但是，本发明者实施了用于验证图3所示的现有恒流电路所对应的图5所示的恒流电路200的动作的电路模拟。另外，图6是表示该模拟结果的图。
图5所示的恒流电路200中的差动放大部20，与图3所示的运算放大器13对应，偏置部10生成用于驱动差动放大部20等的后级电路的各个晶体管的偏置。另外，输出电流生成部30由与N型MOS晶体管N6的漏电极侧连接的电阻元件R2、电阻元件R2的压降施加给栅电极的P型MOS晶体管P5、P6构成，其生成输出电流Iout作为P型MOS晶体管P6的漏极电流。并且，反馈电压生成部60将电阻元件R3与P型MOS晶体管P5的漏电极侧连接，将作为其连接部的节点OUT3中的节点电压VOUT3(反馈电压)，反馈到与运算放大器13的反相输入端子对应的N型MOS晶体管N2的栅电极。
图6(a)表示各个节点电压VIN1～3相对输入电压VIN的响应波形，图6(b)是表示相对于输入电压VIN由输出端子OUT输出的输出电流IOUT的响应波形的图。
如图6(a)所示，表示了节点电压VOUT2、VOUT3在输入电压VIN超过规定阈值(在图6的状态下，输入电压VIN为0.90V左右)时，电位急剧变化特性，可确认没有如图4所示那样，相对输入电压VIN表现出线性的控制响应。并且，可确认节点电压VOUT1也同样是非线性控制响应。结果，如图6(b)所示，对于输出电流IOUT也是非线性的控制响应。
这里，N型MOS晶体管N6和P型MOS晶体管P5将节点电压VOUT1作为输入电压，将节点电压VOUT3作为输出电压，构成所谓的2级放大电路。即，意味着差动发大部20的反馈路径中包括高增益的2级放大电路。这里，众所周知，在所谓波特图上，随着增益升高，相应地相位余度(增益为0dB时、相位达到-180°之前存在多少余度的指标)越不足，因此如果不进行适当的相位补偿，则差动放大部20的输出可能振荡。
因此，为了避免差动放大部20的输出振荡，想到了降低N型MOS晶体管N6与P型MOS晶体管P5的各自增益，即降低各互导(mutualconductance)gm(表示输出电流相对于输入电压的关系的传递特性)的对策。这里，互导gm一般用下面的式(1)表示。因此，为了降低N型MOS晶体管N6和P型晶体管MOS晶体管P5的各gm，必须减小各个晶体管尺寸比(W/L)。
gm＝ΔId/ΔVgs＝(W/L)·μn·Cox·Vd    ……式(1)
其中，L：沟道长度，W：沟道宽度，Id：漏极电流，μn：迁移率，
Vgs：栅源极间电压，Cox：氧化膜的静电电容。
这里，为了降低N型MOS晶体管N6与P型MOS晶体管P5的晶体管尺寸比(W/L)，例如，在增大各晶体管的沟道长度L时，作为其代价，必须升高应该对N型MOS晶体管N6和P型MOS晶体管P5的各栅电极所施加的栅极电压的电平。升高栅极电压的电平，相应地，也必须升高电源电压VDD的电平。这样，在降低N型MOS晶体管N6与P型MOS晶体管P5的各gm时，相应地对各晶体管需要施加高电平的动作电压，并且如果电源电压VDD的电平不高，则可能产生不动作的问题。另外，并不局限于恒流电路，以低电压电源驱动安装在电子设备中的电路是时代的要求。
另外，为了避免差动放大部20的输出的振荡，首先，考虑的对策是降低差动放大部20自身的增益。在图5所示的恒流电路200中，差动放大部20的N型MOS晶体管对(N1、N2)的源电极侧分别设置有电阻元件R3、R4。但是，伴随着设置电阻元件R3、R4，由于电阻元件R3、R4的两端电压，增加了差动放大部20的输出偏置，使得对差动放大部20的两个输入的偏差的补偿能力降低。随着该偏置的增加，难以将最终得到的输出端子OUT的输出电流IOUT调整到规定的设定电流。进而，即使设置电阻元件R3、R4降低差动放大部20自身的增益，由于N型MOS晶体管N6和P型MOS晶体管P5的2级放大电路至少具有超过“1(0dB)”的增益，所以还是存在相位余度不足。因此，如果在差动放大部20的输出和其反馈输入之间存在数飞托～数十飞托(Femto)左右的寄生电容，就可能存在导致振荡的问题。
专利文献1：专利第3423634号公报
专利文献2：特开2004-120306号公报
发明内容
本发明目的在于，提供一种抑制振荡动作的同时能够以低电压工作的恒流电路。
本发明主要解决所述问题，在生成与输入电压对应的一定输出电流的恒流电路中，具有：差动放大部，其被施加所述输入电压和作为其比较对象的反馈电压，输出所述输入电压和所述反馈电压之间的差动电压；对第一控制电极施加所述差动电压的一个第一晶体管；与所述第一晶体管的电源侧电极连接的一个第一二极管元件；一个或多个第二晶体管，通过所述第一晶体管的驱动，将在所述第一二极管元件中流过二极管电流的结果所生成的所述第一二极管元件的压降施加到第二控制电极，生成复制了所述二极管电流的所述输出电流；反馈电压生成部，将流过所述第二晶体管的所述二极管电流的复制电流变换成所述反馈电压并反馈到所述差动放大部；和恒流负载部，其与所述第一晶体管的接地侧电极连接，使所述接地电极侧的电压变化跟踪所述第一控制电极的电压变化，并且，成为所述第一晶体管的接地侧的恒流负载。
根据本发明，可以提供一种抑制振荡动作的同时能够以低电压工作的恒流电路。
附图说明
图1是表示本发明一实施方式所涉及的恒流电路的构成图。
图2是在本发明一实施方式所涉及的恒流电路中，(a)表示响应输入电压的各节点电压的模拟波形的图，(b)表示响应输入电压的输出电流的模拟波形的图。
图3是表示现有恒流电路的构成的图。
图4是表示响应现有恒流电路中的输入电压的各节点电压波形的图。
图5是表示现有恒流电路所涉及的模拟用的详细构成的图。
图6是现有恒流电路中，(a)表示响应输入电压的各节点电压的模拟波形的图，(b)是表示响应输入电压的输出电流的模拟波形的图。
图中：100、200-恒流电路，10-偏置部，20-差动放大部，30、50-输出电流生成部，60-反馈电压生成部。
具体实施方式
图1是表示本发明所涉及的恒流电路100的构成图。另外，对与图5所示的恒流电路200相同的构成要素赋予相同的符号。
偏置部10，生成用于驱动构成差动放大部20等后级电路的各个晶体管的偏置电压。偏置部10，通过在电源电压VDD和接地电压VSS之间，串联连接电阻元件R1和所谓被二极管连接(漏电极和栅电极短路)的N型MOS晶体管N3而构成。
电阻元件R1的电源电压VDD侧的一方端子，与差动放大部20所具有的P型MOS晶体管P1～P3、构成输出电流生成部50的P型MOS晶体管P4～P6的各源电极连接，对后级的各P型MOS晶体管P1～P6施加电源电压VDD。
另一方面，N型MOS晶体管N3的源电极，与差动放大部20所具有的N型MOS晶体管N4、N5，构成恒流负载部40的N型MOS晶体管N7、N8的各个源电极连接，对后级的各N型MOS晶体管N4、N5、N7、N8施加接地电压VSS。另外，N型MOS晶体管N3的栅电极，与后级的各N型MOS晶体管N4、N5、N7、N8的各栅电极共通连接，构成所谓电流反射镜电路。由此，N型MOS晶体管N3的源极电流，与预先设定的基于晶体管尺寸比的电流反射比对应，被复制作为后级的各N型MOS晶体管N4、N5、N7、N8的源极电流。
在差动放大部20中，对与非反相输入端子对应的N型MOS晶体管N1的栅电极(本发明所涉及的“一方晶体管的控制电极”)施加输入电压VIN，并且，对与反相输入端子对应的N型MOS晶体管N2的栅电极(本发明所涉及的“另一方晶体管的控制电极”)施加作为输入电压VIN的比较对象的节点电压VOUT3(本发明所涉及的“反馈电压”)。另外，差动放大部20，将与输入电压VIN和节点电压VOUT3的差(＝VIN-VOUT3)成比例的电压作为节点电压VOUT1输出。
另外，作为本实施方式中的差动放大部20的电路构成，首先，源电极被共通连接的N型MOS晶体管N1、N2构成差动晶体管对。N型MOS晶体管N1、N2的各漏电极与构成电流反射镜电路的P型MOS晶体管P1、P2的各漏电极连接。由P型MOS晶体管P1、P2构成的电流反射镜电路起到N型MOS晶体管N1、N2的漏电极侧的各恒流源的作用。
另一方面，N型MOS晶体管N1、N2的各源电极，直接与N型MOS晶体管N4的漏电极连接。另外，N型MOS晶体管N4通过与被二极管连接的N型MOS晶体管N3之间的组合构成电流反射镜电路。因此，N型MOS晶体管N4起到N型MOS晶体管N1、N2的源电极侧的恒流源的作用。
这里表示了如下的互补关系：N型MOS晶体管N1、N2的源电极侧的合成电流，除通过N型MOS晶体管N4的恒流源决定之外，与输入电压VIN和节点电压VOUT3的电平差对应，流入N型MOS晶体管N1、N2的电流，如果一方增加则另一方减少。结果，与输入电压VIN和节点电压VOUT3的电平差对应，N型MOS晶体管N1的漏极电压变化。
P型MOS晶体管P3和N型MOS晶体管N5串联连接，构成差动放大部20的单向输出级电路。即，P型MOS晶体管P3的栅电极，被施加N型MOS晶体管N1的漏极电压。结果，在P型MOS晶体管P3与N型MOS晶体管N5之间的信号线中所设定的节点OUT1中，生成作为差动放大部20的输出的节点电压VOUT1(本发明所涉及的“差动电压”)。另外，作为节点电压VOUT1的相位补偿用，在节点OUT1和P型MOS晶体管P3的栅电极之间设置有电容器C1。
对N型MOS晶体管N6的栅电极(本发明所涉及的“第一晶体管的第一控制电极”)施加作为差动发大部20的输出的节点电压VOUT1。即，N型MOS晶体管N6基于节点电压VOUT1与设定在源电极侧的节点OUT4中的节点电压VOUT4之间的电位差(＝VOUT1-VOUT4)，即栅源极间电压Vgs被驱动。另外，N型MOS晶体管N6的漏电极侧(本发明所涉及的“第一晶体管的电源侧电极”)连接输出电流生成部50，并且，其源电极侧(本发明所涉及的“第一晶体管的接地侧电极”)连接恒流负载部40。这里，在N型MOS晶体管N6的漏电极侧设置节点OUT2，并且，在其源电极侧设定节点OUT4。
输出电流生成部50，生成与输入电压VIN对应的一定输出电流IOUT。另外，反馈电压生成部60，将与输出电流IOUT3对应的电压(后述的节点电压VOUT3)反馈到差动放大部20。
详细而言，在输出电流生成部50中，首先将图5所示的现有恒流电路200的输出电流生成部30中的电阻元件R2替换为二极管连接(栅电极和漏电极短路)的P型MOS晶体管P4(本发明所涉及的“第一二极管元件”)。进而，在输出电流生成部50中，通过相对P型MOS晶体管P4的栅电极，将P型MOS晶体管P5、P6的各栅电极共通连接，构成所谓的电流反射镜电路。
即，P型MOS晶体管P4，通过N型MOS晶体管N6的驱动而改变漏极电压，并且，根据其漏极电压和源极电压(电源电压VDD)之间的关系在自身流过二极管电流。通过将该结果所生成P型MOS晶体管P4的压降施加到P型MOS晶体管P5、P6的各栅电极，在P型MOS晶体管P5、P6中分别流过复制了P型MOS晶体管P4的二极管电流的复制电流。本实施方式中，从设置在P型MOS晶体管P6的漏电极侧的输出端子OUT，得到作为其复制电流的一定的输出电流IOUT，但是也可以从P型MOS晶体管P5的漏电极侧取得输出电流IOUT。另外，并不局限于由P型MOS晶体管P4、P5、P6构成的3级电流反射镜电路结构，也可以采用3级以外的电流反射镜电路结构。
反馈电压生成部60，串联连接P型MOS晶体管P5的漏电极和电阻元件R3。通过流入P型MOS晶体管P5的电流也流入电阻元件R3，生成电阻元件R3的压降。因此，在P型MOS晶体管P5和电阻元件R3之间的信号线中所设置的节点OUT3中，生成与电阻元件R3的压降对应的节点电压VOUT3。而且，该节点电压VOUT3反馈到差动放大部20中的N型MOS晶体管N的栅电极。
这里，如上所述，由于P型MOS晶体管P4、P5、P6构成电流反射镜电路，所以，流入P型MOS晶体管P4中的二极管电流被分别复制作为流入P型MOS晶体管P5、P6的电流。因此，输出电流生成部50的电流增益为“1(0dB)”。另外，由于P型MOS晶体管P4起到一般的二极管元件的作用，所以，生成由该晶体管尺寸比确定的大致一定的压降(漏源极间电压)。因此，由于P型MOS晶体管P5、P6的栅电极被施加大致一定的栅极电压，所以，P型MOS晶体管P5、P6的各互导gm也为一定。
这样，输出电流生成部50，不会如图5所示的现有恒流电路200那样，由P型MOS晶体管P5和N型MOS晶体管N6构成高增益的二级放大电路。因此，不会如图5所示的现有恒流电路200那样，对差动放大部20反馈高增益的节点电压VOUT3，由此，抑制了差动放大部20的输出振荡。
另外，与图5所示的现有恒流电路200相比，由于采用了构成电流反射镜电路的输出电流生成部50，所以，降低了差动放大部20的反馈路径间的电压与电流增益。因而，没有必要如图5所示的现有恒流电路200的差动放大部20那样，通过在差动晶体管对(N1、N2)和作为恒流源的N型MOS晶体管N4之间分别设置电阻元件R1、R2，降低差动放大部20的自身增益。
恒流负载部40，具有与N型MOS晶体管N3构成电流反射镜电路的N型MOS晶体管N7、N8。恒流负载部40通过与N型MOS晶体管N6之间的组合，构成其源极电压的变化跟踪N型MOS晶体管N6的栅极电压的变化的、所谓源跟随型。因而，在相当于N型MOS晶体管N6的栅极电压的节点电压VOUT1和相当于其源极电压的节点电压VOUT4之间的关系中，用节点电压VOUT4对节点电压VOUT1之比(＝节点电压OUT4/节点电压OUT1)表示的电压增益理想地为“1(0dB)”。
这里，所述电压增益为“1”是指N型MOS晶体管N6的栅源极间电压Vgs一定。另外，N型MOS晶体管N6的互导gm一般的表示为“ΔId(漏极电流Id的变化)/ΔVgs(栅源极间电压Vgs的变化)”。根据该表示，可以导出由于N型MOS晶体管N6的ΔVgs小，所以，可使N型MOS晶体管N6的互导gm增大。即，可以使用于驱动N型MOS晶体管N6的栅极电压(节点电压VOUT1)下降，进而，可以使恒流电路100整体以低电压工作。
另外，恒流负载部40除了本实施方式的电流反射镜电路构成以外，例如，还可以采用利用了结型电场降低晶体管JFET的漏源极间电流Idss的恒流电路。但是，如本实施方式那样，当采用电流反射镜电路作为恒流负载部40时，使用原来作为差动放大部20用的偏置部10的N型MOS晶体管N3，可以容易地构成。
图2(a)是表示在恒流电路100中响应输入电压VIN的各节点电压的模拟波形的图，图2(b)表示响应输入电压VIN的输出电流IOUT的模拟波形的图。
如图2(a)所示，可以确认节点电压VOUT1～3相比于图6(a)所示的现有情况，可以抑制对于输入电压VIN的非线性响应，接近线性响应。结果，如图6(b)所示，对于输出电压IOUT也可以抑制相对于输入电压VIN的非线性控制响应，接近线性响应。
以上，对本实施方式进行了说明，所述的实施例是为便于理解本发明的例子，并不是限定地解释本发明。本发明不脱离其宗旨可以得到各种改进/改良，这些等效方法均包含于本发明。

Claims (3)

1、一种恒流电路，生成与输入电压对应的一定的输出电流，具有：
差动放大部，其被施加所述输入电压和作为其比较对象的反馈电压，输出所述输入电压和所述反馈电压之间的差动电压；
一个第一晶体管，对第一控制电极施加所述差动电压；
一个第一二极管元件，与所述第一晶体管的电源侧电极连接；
一个或多个第二晶体管，其通过所述第一晶体管的驱动，将在所述第一二极管元件中流过二极管电流的结果所生成的所述第一二极管元件的压降施加到第二控制电极，生成复制了所述二极管电流的所述输出电流；
反馈电压生成部，其将流入所述第二晶体管的所述二极管电流的复制电流变换为所述反馈电压并反馈到所述差动放大部；和
恒流负载部，其与所述第一晶体管的接地侧电极连接，使所述接地电极侧的电压变化跟踪所述第一控制电极的电压变化，并且，成为所述第一晶体管的接地侧的恒流负载。
2、根据权利要求1所述的恒流电路，其特征在于，
所述恒流负载部，通过将在一个第二二极管元件中流过二极管电流后的结果所产生的压降施加给第三控制电极，将流过所述第二二极管元件的二极管电流的复制电流的一个或多个第三晶体管，作为所述恒流负载。
3、根据权利要求1或2所述的恒流电路，其特征在于，
所述差动放大部，包括：
差动晶体管对，其对一方晶体管的控制电极施加所述输入电压，对另一方晶体管的控制电极施加所述反馈电压，所述一方和所述另一方晶体管的接地侧电极共通连接，将施加给所述一方或所述另一方晶体管的电压作为所述差动电压输出；及
恒流源，其与所述差动晶体管对的接地侧电极直接连接、流过所述差动晶体管对的合成电流。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102331806A (zh) * 2010-07-05 2012-01-25 三美电机株式会社 差动放大电路以及串联稳压器
CN105191135A (zh) * 2013-06-14 2015-12-23 富士电机株式会社 栅极驱动电路
CN105388952A (zh) * 2015-12-29 2016-03-09 吉林大学 一种双向恒流源电路
CN105425884A (zh) * 2015-12-29 2016-03-23 吉林大学 一种基于双重负反馈控制的双向恒流源装置
CN108572686A (zh) * 2018-07-18 2018-09-25 深圳市富满电子集团股份有限公司 一种应用于ac-dc系统的恒流装置
CN108874008A (zh) * 2018-06-22 2018-11-23 佛山科学技术学院 一种具有双反馈的ldo电路
CN110118887A (zh) * 2018-02-06 2019-08-13 株式会社东芝 电流检测电路

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7982448B1 (en) * 2006-12-22 2011-07-19 Cypress Semiconductor Corporation Circuit and method for reducing overshoots in adaptively biased voltage regulators
US7741827B2 (en) * 2007-05-01 2010-06-22 Semiconductor Components Industries, Llc Parameter control circuit including charging and discharging current mirrors and method therefor
KR100951668B1 (ko) * 2008-10-14 2010-04-07 주식회사 하이닉스반도체 반도체 메모리 장치의 버퍼
US7994759B2 (en) * 2009-04-13 2011-08-09 Himax Technologies Limited System and method for driving a power supply device in an initial activation stage
JP5402530B2 (ja) * 2009-10-27 2014-01-29 株式会社リコー 電源回路
US7906993B1 (en) * 2009-11-05 2011-03-15 National Yunlin University Of Science And Technology High linearity voltage-current converter able to compensate for mobility degradation
US20120293217A1 (en) * 2011-05-18 2012-11-22 Texas Instruments Incorporated Feedforward active decoupling
US8519746B2 (en) * 2011-09-23 2013-08-27 Initio Corporation Voltage-to-current converter
JP6107103B2 (ja) * 2012-12-11 2017-04-05 富士通株式会社 増幅器および光受信器
JP6119674B2 (ja) * 2014-06-06 2017-04-26 トヨタ自動車株式会社 駆動回路及び半導体装置
JP6981962B2 (ja) * 2016-03-25 2021-12-17 ヌヴォトンテクノロジージャパン株式会社 レギュレータ回路
CN111065187B (zh) * 2018-10-17 2022-04-26 戴洛格半导体（英国）有限公司 电流调节器
CN112684841B (zh) * 2019-10-18 2022-04-01 圣邦微电子（北京）股份有限公司 高电源抑制比的低压差线性稳压器
JP7360968B2 (ja) * 2020-02-14 2023-10-13 ローム株式会社 Ｄｃ電圧生成回路

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0727424B2 (ja) * 1988-12-09 1995-03-29 富士通株式会社 定電流源回路
JPH04117709A (ja) * 1990-09-03 1992-04-17 Nec Ic Microcomput Syst Ltd 定電流回路
JPH06119070A (ja) * 1992-10-02 1994-04-28 Nippon Philips Kk 定電流回路
JPH08288758A (ja) * 1995-04-18 1996-11-01 Hitachi Ltd 増幅回路、及び半導体集積回路
US5774013A (en) * 1995-11-30 1998-06-30 Rockwell Semiconductor Systems, Inc. Dual source for constant and PTAT current
US5680348A (en) * 1995-12-01 1997-10-21 Advanced Micro Devices, Inc. Power supply independent current source for FLASH EPROM erasure
JP3423634B2 (ja) 1999-02-05 2003-07-07 シャープ株式会社 定電流回路
US6087820A (en) * 1999-03-09 2000-07-11 Siemens Aktiengesellschaft Current source
JP3528725B2 (ja) * 1999-12-01 2004-05-24 ヤマハ株式会社 電力増幅回路
JP2002163025A (ja) * 2000-11-27 2002-06-07 Fuji Electric Co Ltd 定電流回路
JP2004120306A (ja) 2002-09-26 2004-04-15 Renesas Technology Corp 利得可変増幅器
JP4362382B2 (ja) * 2004-01-23 2009-11-11 株式会社リコー 定電圧回路
JP4322732B2 (ja) * 2004-05-07 2009-09-02 株式会社リコー 定電流発生回路

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102331806A (zh) * 2010-07-05 2012-01-25 三美电机株式会社 差动放大电路以及串联稳压器
CN102331806B (zh) * 2010-07-05 2014-11-19 三美电机株式会社 差动放大电路以及串联稳压器
CN105191135A (zh) * 2013-06-14 2015-12-23 富士电机株式会社 栅极驱动电路
CN105191135B (zh) * 2013-06-14 2018-01-02 富士电机株式会社 栅极驱动电路
CN105388952A (zh) * 2015-12-29 2016-03-09 吉林大学 一种双向恒流源电路
CN105425884A (zh) * 2015-12-29 2016-03-23 吉林大学 一种基于双重负反馈控制的双向恒流源装置
CN110118887A (zh) * 2018-02-06 2019-08-13 株式会社东芝 电流检测电路
CN110118887B (zh) * 2018-02-06 2021-10-01 株式会社东芝 电流检测电路
CN108874008A (zh) * 2018-06-22 2018-11-23 佛山科学技术学院 一种具有双反馈的ldo电路
CN108572686A (zh) * 2018-07-18 2018-09-25 深圳市富满电子集团股份有限公司 一种应用于ac-dc系统的恒流装置
CN108572686B (zh) * 2018-07-18 2024-02-06 富满微电子集团股份有限公司 一种应用于ac-dc系统的恒流装置

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