CN1841672A - 增加沟槽表面区域的选择性蚀刻 - Google Patents
增加沟槽表面区域的选择性蚀刻 Download PDFInfo
- Publication number
- CN1841672A CN1841672A CNA2006100089909A CN200610008990A CN1841672A CN 1841672 A CN1841672 A CN 1841672A CN A2006100089909 A CNA2006100089909 A CN A2006100089909A CN 200610008990 A CN200610008990 A CN 200610008990A CN 1841672 A CN1841672 A CN 1841672A
- Authority
- CN
- China
- Prior art keywords
- groove
- substrate
- wall
- barrier layer
- trench
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000005530 etching Methods 0.000 title claims description 33
- 239000000758 substrate Substances 0.000 claims abstract description 59
- 239000002019 doping agent Substances 0.000 claims abstract description 36
- 230000004888 barrier function Effects 0.000 claims abstract description 22
- 238000000034 method Methods 0.000 claims description 33
- 230000003647 oxidation Effects 0.000 claims description 14
- 238000007254 oxidation reaction Methods 0.000 claims description 14
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 12
- 230000008569 process Effects 0.000 claims description 12
- 239000004065 semiconductor Substances 0.000 claims description 12
- 210000002421 cell wall Anatomy 0.000 claims description 10
- 238000001039 wet etching Methods 0.000 claims description 9
- 230000008021 deposition Effects 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 claims description 4
- 238000009792 diffusion process Methods 0.000 claims description 3
- 239000003990 capacitor Substances 0.000 description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 13
- 229920005591 polysilicon Polymers 0.000 description 13
- 238000006396 nitration reaction Methods 0.000 description 11
- 239000000463 material Substances 0.000 description 9
- 239000012528 membrane Substances 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 210000004027 cell Anatomy 0.000 description 5
- 239000011521 glass Substances 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 239000000654 additive Substances 0.000 description 2
- 230000000996 additive effect Effects 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 206010062717 Increased upper airway secretion Diseases 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 230000008595 infiltration Effects 0.000 description 1
- 238000001764 infiltration Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 208000026435 phlegm Diseases 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 238000013517 stratification Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/30604—Chemical etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Semiconductor Memories (AREA)
- Drying Of Semiconductors (AREA)
Abstract
衬底中形成的沟槽壁的表面区域增加了。阻挡层形成于沟槽壁上，以使阻挡层在靠近沟槽的角处更薄，并在沟槽的角之间更厚。通过阻挡层将掺杂剂引入衬底以形成靠近沟槽的角处的衬底中更高掺杂区域和在沟槽的角之间的更低掺杂区域。除去阻挡层，并以比衬底的更高掺杂区域更高的速率蚀刻衬底的更低掺杂区域的方式蚀刻沟槽壁，将沟槽加宽和加长并在沟槽壁的相交处形成圆角。
Description
技术领域
本发明涉及一种半导体装置，尤其是一种具有沟槽结构的半导体装置。
背景技术
半导体装置被用于许多用途。用于存储设备中的半导体装置的重要类型是动态随机存取存储器(“DRAM”)。例如，该DRAM广泛用于计算机中的存储器。基本DRAM单元典型地包括半导体衬底上形成的电容器和晶体管。电容器储存代表数据值的电荷，且晶体管使数据值能被更新，从电容器读出，或写到电容器。
减小也被称为覆盖区的电容器和/或晶体管的表面区域，，使更多的DRAM单元安装在芯片上。增加的DRAM单元的数目产生更大的芯片存储容量。
一种最小化DRAM单元的表面区域或其他存储器单元的已知方法，是垂直地配置元件以使得该元件沿着两层或更多层布置。垂直的存储器单元比平面存储器单元或者对角线存储器单元覆盖更少的表面区域，在平面存储器单元中晶体管和电容器并排配置，在对角线存储器单元中电容器在沟槽中形成且晶体管与沟槽的表面相邻。因此，和平面或对角线单元相比，垂直的存储器单元可以设置得更靠近在一起。
一种实现这种垂直结构的已知方式是提供一种在半导体衬底中形成的深沟槽。该电容器和/或晶体管沿着沟槽壁形成。作为深沟槽制造工序的实施例，衬垫氧化层和衬垫氮化层首先沉积在硅衬底上，然后硬膜层沉积在氮化层顶上。接着使用光刻步骤来图型化和蚀刻硬膜层和衬垫氮化层，且硬膜层接着被用于掩模深沟槽的蚀刻。
接着，除去硬膜层，沿着沟槽的壁和底部以及在氮化层的顶部沉积掺杂的玻璃层。接着，执行进一步的图型化步骤并从氮化层的顶部和沟槽的上部的壁中除去掺杂的玻璃。接着在掺杂的玻璃的剩余部分上同时也在沟槽的剩余壁上和氮化层的顶部沉积氧化帽，且执行退火步骤以使掺杂剂从掺杂的玻璃进入硅衬底并且形成埋置板。接着，除去氧化帽和掺杂的玻璃，且沿着沟槽的侧面沉积薄介质层。
沟槽的下部填充有多晶硅以形成节点导体。对该装置的顶部表面进行平面化以除去在氮化层顶部的多晶硅的任何部分，且多晶硅凹入套圈(collar)的预期深度。从沟槽的暴露的上部除去介质薄膜，且接着沉积沟槽套圈氧化层并定向回蚀刻以除去在氮化层顶部和节点多晶硅顶部的沟槽套圈氧化层的任何部分。接着，沉积多晶硅层的余下部分，且再次对装置平面化以除去氮化层顶部的任何多晶硅。该氮化层保护多晶硅蚀刻步骤期间的周围的硅。
接着优选使用湿法蚀刻步骤使该沟槽套圈氧化物反向凹进。该氧化物凹陷在多晶硅填充水平面之下除去套圈氧化物的位置形成草皮层(divot)。接着用多晶硅再次填充沟槽来填充该草皮层，然后将多晶硅凹至预期的水平面。随后，在高温加工步骤用以前沉积的多晶硅掺杂多晶硅区域，且随后将掺杂剂向外扩散进入衬底以形成埋置的带状区域。
为了进一步增加DRAM的集成密度，减少了垂直DRAM单元的表面区域或覆盖区域。然而，减少的DRAM单元的表面区域还减少了DRAM单元沟槽的内部表面区域，并由此减少了沟槽电容器的电容量。因为沟槽的侧壁通常是平面的并且限制了沟槽的表面区域，所以可以执行作为“瓶蚀刻”的已知工艺来增加沟槽下部的表面区域。典型地使用湿法蚀刻来执行瓶蚀刻，以各向同性的方式蚀刻沟槽的壁和底部。作为形成瓶子蚀刻沟槽的工艺的实施例，以上述方式蚀刻深沟槽。接着用例如抗蚀剂材料来填充沟槽的下部，且沟槽套圈氧化层沿着沟槽壁的暴露的上部生长。接着除去沟槽下部中的材料，然后蚀刻沟槽下部和沟槽底部的现在暴露的壁，用例如湿蚀刻剂，沿着壁的下部和沿着沟槽的底部蚀刻衬底的暴露表面，但是不蚀刻套圈氧化物。该蚀刻以各向同性的方式加宽和加深沟槽的下部，以使沟槽通常保持矩形形状。当从横截面视图看去时，沟槽的最终结构具有通常所说的“瓶形”形状。这种瓶蚀刻工序的实施例在美国专利号No.6,426,254 B2中有描述，其于2002年7月30日授予Kudelka等人，标题为“以各相异性湿法蚀刻扩展沟槽的方法”，该申请的全部内容被包括在此作为参考。
尽管已知的瓶蚀刻工艺增加了沟槽的内部表面区域，并由此增加了沟槽电容器的电容量，但是电容量获得的增加不足以使DRAM的集成密度进一步增加，这是因为相邻沟槽和其它结构之间的间隔减少，并可以阻止沟槽被充分加宽。
因此，希望提供一种深沟槽结构，该沟槽壁的表面区域以更有效的方式进一步增加。
发明内容
根据本发明的方法，增加了衬底上形成的沟槽壁的表面区域。沟槽具有多个角，每个角形成于沟槽的两个给定壁的相交处。阻挡层，例如氧化层，形成于沟槽壁上，以使氧化层在靠近沟槽的角处更薄，并在沟槽的角之间更厚。通过氧化层将掺杂剂引入衬底以形成靠近沟槽的角的更高掺杂区域和在沟槽的角之间的更低掺杂区域。接着除去氧化层。以比衬底的更高掺杂区域更高的速率蚀刻衬底的更低掺杂区域的方式蚀刻沟槽壁，将沟槽加宽和加长并在沟槽壁的相交处形成圆角。
根据该方法，在形成氧化层之前在沟槽的每个壁的第一部分上可以形成套圈层，以使氧化层仅仅形成在沟槽的每个壁的剩余部分，可以仅在沟槽壁的剩余部分执行上述剩下的步骤。沟槽壁的第一部分可以是靠近衬底表面的沟槽的每个壁的上部，且沟槽壁的剩余部分可以是沟槽壁的下部。可以在将掺杂剂引入衬底之前蚀刻氧化层，以使氧化层在靠近沟槽的角处进一步变薄。可以使用氢氟酸(HF)湿法蚀刻来执行该蚀刻。
可以使用热氧化工艺将氧化层形成在沟槽壁上。该热氧化工艺可以在700℃到900℃的温度下执行。通过将气相掺杂剂类引入衬底的方式可以将掺杂剂引入衬底。可选择地，可以沉积掺杂层，接着掺杂剂类可以从沉积层扩散进入衬底。可以使用各向同性的蚀刻工艺来蚀刻沟槽壁。各向同性的蚀刻工艺可以包括湿法蚀刻。
本发明的另一方面包括使用上述方法形成的沟槽结构。根据本发明的另一实施例，提供一种沟槽结构，其包括在半导体衬底上形成的沟槽。该沟槽具有多个壁和在多个壁的其中两个的相交处形成的凹槽，其中该壁的中点处的第一宽度比该壁的其中两个的相交处的第二宽度更宽。
当参照下列优选实施例和附图的描述来考虑时，本发明的上述方面、特征和优势将得到进一步的评价。
附图说明
参照附图，本发明的目的和其它优势将在优选实施例中得以更好地描述，其附图包括：
图1A和1B是示出以已知的方式形成在半导体衬底上的沟槽结构的横截面视图的简图；
图2是示出沿着图1B的2-2线的沟槽的横截面顶部视图的简图；
图3是示出根据本发明工艺在热氧化后沟槽的横截面顶部视图的简图；
图4是示出在引入掺杂剂后图3的沟槽的横截面顶部视图的简图；
图5是示出在除去氧化物后图4的沟槽的横截面顶部视图的简图；
图6是示出在瓶蚀刻后图5的沟槽的横截面顶部视图的简图；且
图7是示出具有图6所示的多个深沟槽的衬底的一部分的横截面顶部视图的简图。
具体实施方式
本发明改变沟槽表面的外形，以使得沟槽表面区域增加，并由此增加了沟槽容量以提高DRAM的电存储容量。
图1A是使用已知工艺形成在半导体衬底102上的沟槽100的横截面视图。典型地，衬垫层104形成在衬底102的表面上并可以是氧化层和/或氮化层。衬垫层用于在随后的蚀刻步骤期间保护衬底表面。接着，硬膜层(未示出)沉积在衬垫层104上，且使用已知光刻步骤将硬膜层和衬垫层图型化和蚀刻，用以在硬膜层中形成一个或更多的开口。接下来，使用硬膜层来掩模衬底102的蚀刻以形成沟槽100，接着除去硬膜层。典型地，使用各相异性的蚀刻工艺例如反应离子蚀刻(RIE)工艺来执行沟槽蚀刻，以形成具有基本垂直的壁106的基本矩形的开口。
接着，以已知方式沿着沟槽壁的上部形成套圈108。例如，可以用抗蚀剂或其它材料(未示出)填充沟槽100的下部，这留下暴露的沟槽壁的上部。接着，沿着沟槽壁的暴露部分和衬底102的顶部表面上形成一个或更多的介质层，从衬底的顶部表面除去介质层，接着除去抗蚀剂材料。套圈优选为氧化物、氮化物、一种或多种氧化物和一种或多种氮化物的组合物，或其它材料。可选择地，在沉积抗蚀剂或其它材料之前沿着沟槽壁可以形成氧化物、氮化物和/或多晶硅的一个或多个衬垫层来保护沟槽壁，接着从沟槽的下部除去抗蚀剂或其它材料后，将一个或多个衬垫层从沟槽的下部壁除去。
作为形成套圈的可选工艺，沿着沟槽100的壁106形成一个或多个氧化物、氮化物或多晶硅衬垫层，并执行各向同性的蚀刻步骤从沟槽壁的上部除去衬垫材料。接着，在沟槽壁的上部形成套圈108，并采用一个或更多的湿法蚀刻步骤将衬垫材料从沟槽壁的下部除去。
接着，如图1B所示，采用各向同性的蚀刻例如湿法蚀刻步骤将沟槽100壁的下部进行反向蚀刻，有选择性地蚀刻沟槽壁并保留套圈基本完好。所得到的沟槽具有“瓶形”，即，沟槽的下部比沟槽的上部宽。沟槽下部的壁116比原壁106更进一步地分开，却维持了原沟槽的基本矩形的形状。蚀刻的壁116增加的表面区域允许具有更大表面区域的沟槽电容器的形成。
图2示出沿着图1B的2-2线的沟槽的瓶蚀刻部分的横截面顶部视图，并示出瓶蚀刻的壁的基本矩形形状。例如，当衬底102为具有[100]表面定向的硅片，壁106和116是沿着晶面[110]定向的。
随着DRAM和使用沟槽的其它设备的表面尺寸减小，通过最初的沟槽蚀刻形成的沟槽壁的尺寸也减小，需要增加瓶蚀刻来形成更大的区域壁以保持所需的沟槽容量。然而，随着该表面尺寸的减小，沟槽之间的间距也减小，并由此限制了瓶蚀刻的量，该瓶蚀刻可在相邻沟槽的电容器的掺杂区域充分邻近而产生相邻沟槽之间的漏电和/或短路之前进行。
本发明通过扩大沟槽下部壁的表面区域来解决这个问题，并由此增加了沟槽电容器的电容量，同时减少了相邻沟槽电容器之间漏电和/或短路的可能性。
根据本发明，沿着沟槽壁的上部形成具有套圈的沟槽，例如以上述方式形成，接着执行热氧化步骤从而在沟槽壁的暴露下部生长氧化物。优选地，在比标准热氧化更低的温度例如700℃到900℃之间的温度执行氧化步骤。通常，不执行这种更低温度的热氧化，因为所得到的热生长氧化物的厚度不均匀，并根据深沟槽壁的机械应力而变化。然而，在本发明中，更低温度热氧化的不均匀被希望形成深沟槽壁上的氧化物，该氧化物在靠近该沟槽的角处比靠近沟槽壁的中心更薄。
图3示出执行了本发明的热氧化步骤后沟槽300的横截面顶部视图。阻挡层例如氧化层形成于沟槽侧壁304的每一个的下部上，并具有跨越沟槽壁长度的不均匀厚度。特别地，氧化层301靠近远离沟槽的角的壁的中心处更厚，而靠近沟槽的角302处更薄。可选择地，可随后执行氢氟酸(HF)湿法蚀刻以使沟槽的角处的氧化层301进一步变薄。
接着，通过氧化层301引入掺杂剂。该掺杂剂可包括砷、磷、硼或其它合适的掺杂剂种类。可以通过热处理提供掺杂剂，在该热处理中引入气相掺杂剂。可选择地，掺杂层例如砷掺杂的玻璃(ASG)或硼磷硅酸盐玻璃(BPSG)可以沉积在氧化层上，并接着被热扩散进入壁中。在氧化层最薄处的沟槽的角中引入掺杂剂以形成掺杂区域。图4示出在角402处引入掺杂剂形成掺杂区域404后的沟槽400的横截面顶部视图。
通常地，例如在埋置板掺杂期间，由于所得到的掺杂剂渗透进入沟槽套圈周围的半导体区域，因此在沟槽的角处避免了氧化物厚度的减少。然而，根据本发明，希望在沟槽的角402处得到更薄的热氧化物以及所得到的掺杂剂在该角处渗透。实际上，如上所述，选择热氧化温度以使在沟槽的角处的氧化物401的厚度最大化。
接下来，以一种已知方式除去热生成氧化物。图5示出在除去氧化物后的沟槽500的横截面顶部视图，并示出在沟槽的角处存在的高掺杂区域504。
接着，执行瓶蚀刻工艺。瓶蚀刻期间的沟槽壁的蚀刻速率取决于衬底的掺杂水平，即，高掺杂区域的蚀刻更慢，而低掺杂区域的蚀刻更快。因此，在高掺杂区域504之间的区域中比在沟槽的角处更快地蚀刻沟槽壁。
图6示出在瓶蚀刻后的沟槽600的横截面顶部视图。所得到的沟槽侧壁601不再是平坦的，而是具有形成于沟槽的角处的更高掺杂区域处的突起602。结果，沟槽侧壁具有的表面区域比传统瓶蚀刻所提供的表面区域更大。
图7示出半导体衬底的部分，图6中的多个沟槽形成在该衬底中。沿着跨越深沟槽的瓶蚀刻部分在衬底下截取的横截面顶部视图显示该沟槽。每个沟槽700包括具有圆角702的侧壁701。有利地，虽然衬底表面的开口对于图2中的沟槽和图7中的沟槽可以是相同的尺寸，但是圆角702为沟槽700提供了比图2所示的传统瓶蚀刻的沟槽下部更宽且更长的下部。此外，该圆角使沟槽彼此更加靠近，而不会在相邻的沟槽之间出现漏电或短路。
有利地，可以控制掺杂剂的选择性蚀刻来获得所希望的沟槽表面区域，并因而通过调节掺杂剂水平和瓶蚀刻时间来获得所希望的沟槽容量。作为进一步的优势，沟槽电容器的容量随着覆盖区域的尺寸改变而增加。可选择地，可以减小沟槽的印覆盖区域尺寸，而同时保持相同的沟槽的容量。
尽管已参照特定实施例描述了本发明，可以理解的是，这些实施例仅仅是本发明的解释性的原理和应用。因此，可以理解的是，不偏离附属的权利要求所限定的本发明的精神和范围，可以对解释性的实施例作出许多修改并可以设计出其它的配置。
Claims (25)
1、一种增加在衬底中形成的沟槽的壁的表面区域的方法，该沟槽具有多个角，每个角形成在沟槽的两个给定壁的相交处，所述方法包括：
在沟槽壁上形成阻挡层，以使阻挡层在靠近沟槽的角处更薄，并在沟槽的角之间更厚；
通过阻挡层将掺杂剂引入衬底以形成靠近沟槽的角的更高掺杂区域和在沟槽的角之间的更低掺杂区域；
除去阻挡层；和
以比衬底的更高掺杂区域更高的速率蚀刻衬底的更低掺杂区域的方式蚀刻沟槽壁，以将该沟槽加宽和加长。
2、如权利要求1所述的方法，进一步包括：
在形成阻挡层的所述步骤之前在沟槽的每个壁的第一部分上形成套圈层，以使阻挡层仅仅形成在沟槽的每个壁的剩余部分上，并且仅在沟槽壁的剩余部分上执行所述引入、除去和蚀刻步骤。
3、如权利要求2所述的方法，其中沟槽壁的第一部分是靠近衬底表面的沟槽的每个壁的上部，沟槽壁的剩余部分是沟槽的每个壁的下部。
4、如权利要求1所述的方法，进一步包括：
在将掺杂剂引入衬底的所述步骤之前蚀刻形成在沟槽壁上的阻挡层，以使阻挡层在靠近沟槽的角处进一步变薄。
5、如权利要求4所述的方法，其中使用氢氟酸(HF)湿法蚀刻来执行所述蚀刻阻挡层的步骤。
6、如权利要求1所述的方法，其中使用热氧化工艺执行所述将阻挡层形成在沟槽壁上的步骤。
7、如权利要求6所述的方法，其中该热氧化工艺在700℃到900℃的温度下执行。
8、如权利要求1所述的方法，其中所述将掺杂剂引入衬底的步骤包括将气相掺杂剂类引入衬底。
9、如权利要求1所述的方法，其中所述将掺杂剂引入衬底的步骤包括沉积掺杂层，接着将掺杂剂类从沉积层热扩散进入衬底。
10、如权利要求1所述的方法，其中使用各向同性的蚀刻工艺来执行蚀刻沟槽壁的所述步骤。
11、如权利要求10所述的方法，其中各向同性的蚀刻工艺包括湿法蚀刻。
12、通过一种方法形成在衬底上的沟槽结构，包括：
在衬底表面中图型化和蚀刻开口以形成具有多个壁和多个角的沟槽，每个角形成在沟槽的给定两个壁的相交处；
在沟槽靠近衬底表面的每个壁的上部上形成套圈层；
在沟槽壁的剩余下部上形成阻挡层，以使阻挡层在靠近沟槽的角处更薄，并在沟槽的角之间更厚；
通过阻挡层将掺杂剂引入衬底以形成靠近沟槽的角的更高掺杂区域和在沟槽的角之间的更低掺杂区域；
除去阻挡层；并且
以比衬底的更高掺杂区域更高的速率蚀刻衬底的更低掺杂区域的方式蚀刻沟槽壁，以将沟槽加宽和加长，并在沟槽壁的每个相交处形成圆角。
13、如权利要求12所述的沟槽结构，其中所述方法进一步包括：
在将掺杂剂引入衬底的所述步骤之前蚀刻形成在沟槽壁上的阻挡层，以使阻挡层在靠近沟槽的角处进一步变薄。
14、如权利要求13所述的沟槽结构，其中使用氢氟酸(HF)湿法蚀刻执行所述蚀刻步骤。
15、如权利要求12所述的沟槽结构，其中使用热氧化工艺执行将所述将阻挡层形成在沟槽壁上的步骤。
16、如权利要求15所述的沟槽结构，其中该热氧化工艺在700℃到900℃的温度下执行。
17、如权利要求12所述的沟槽结构，其中所述将掺杂剂引入衬底的步骤包括将气相掺杂剂类引入衬底。
18、如权利要求12所述的沟槽结构，其中所述将掺杂剂引入衬底的步骤包括沉积掺杂层，接着将掺杂剂类从沉积层热扩散进入衬底。
19、如权利要求12所述的沟槽结构，其中使用各向同性的蚀刻工艺来执行蚀刻沟槽壁的所述步骤。
20、如权利要求19所述的沟槽结构，其中各向同性的蚀刻工艺包括湿法蚀刻。
21、一种形成在衬底上的沟槽结构，该沟槽结构包括：
在半导体衬底上形成的沟槽，该沟槽具有多个壁；和
在多个基本平坦的壁的其中两个的相交处形成的凹槽，其中该壁的中点处的第一宽度比该壁的其中两个的相交处的第二宽度更宽。
22、如权利要求21所述的沟槽结构，其中该沟槽具有上部和下部，该上部靠近衬底的表面，在上部的沟槽比在下部的沟槽更窄。
23、如权利要求22所述的沟槽结构，其中该沟槽具有沿着该壁的上部形成的套圈层。
24、如权利要求21所述的沟槽结构，其中该凹槽具有向内圆角的形状。
25、如权利要求21所述的沟槽结构，其中该凹槽具有比在两壁之间的中点附近的区域更高的掺杂浓度。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/047,312 US7157328B2 (en) | 2005-01-31 | 2005-01-31 | Selective etching to increase trench surface area |
| US11/047312 | 2005-01-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN1841672A true CN1841672A (zh) | 2006-10-04 |
Family
ID=36757120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNA2006100089909A Pending CN1841672A (zh) | 2005-01-31 | 2006-01-28 | 增加沟槽表面区域的选择性蚀刻 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7157328B2 (zh) |
| CN (1) | CN1841672A (zh) |
| DE (1) | DE102006002940A1 (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102270567A (zh) * | 2010-06-04 | 2011-12-07 | 中芯国际集成电路制造(上海)有限公司 | 电容器的制作方法 |
| CN109801880A (zh) * | 2017-11-17 | 2019-05-24 | 联华电子股份有限公司 | 动态随机存取存储器的埋入式字符线及其制作方法 |
| WO2022095462A1 (zh) * | 2020-11-05 | 2022-05-12 | 长鑫存储技术有限公司 | 半导体结构及半导体结构的制造方法 |
| CN114700753A (zh) * | 2022-04-20 | 2022-07-05 | 宝鸡市德立钛业有限责任公司 | 一种钛棒成型工艺系统 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090070168A1 (en) * | 2007-09-07 | 2009-03-12 | Power Measurement Ltd. | Enterprise energy management system with social network approach to data analysis |
| US8299573B2 (en) | 2010-06-18 | 2012-10-30 | International Business Machines Corporation | Trench capacitor |
| KR102509915B1 (ko) | 2015-08-31 | 2023-03-15 | 삼성전자주식회사 | 반도체 메모리 소자 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6426254B2 (en) * | 1999-06-09 | 2002-07-30 | Infineon Technologies Ag | Method for expanding trenches by an anisotropic wet etch |
| DE10029036C1 (de) * | 2000-06-13 | 2001-08-09 | Infineon Technologies Ag | Verfahren zur Erhöhung der Trenchkapazität |
-
2005
- 2005-01-31 US US11/047,312 patent/US7157328B2/en not_active Expired - Fee Related
-
2006
- 2006-01-21 DE DE102006002940A patent/DE102006002940A1/de not_active Withdrawn
- 2006-01-28 CN CNA2006100089909A patent/CN1841672A/zh active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102270567A (zh) * | 2010-06-04 | 2011-12-07 | 中芯国际集成电路制造(上海)有限公司 | 电容器的制作方法 |
| CN109801880A (zh) * | 2017-11-17 | 2019-05-24 | 联华电子股份有限公司 | 动态随机存取存储器的埋入式字符线及其制作方法 |
| US10854613B2 (en) | 2017-11-17 | 2020-12-01 | United Microelectronics Corp. | Buried word line of a dynamic random access memory and method for fabricating the same |
| US11367725B2 (en) | 2017-11-17 | 2022-06-21 | United Microelectronics Corp. | Buried word line of a dynamic random access memory and method for fabricating the same |
| WO2022095462A1 (zh) * | 2020-11-05 | 2022-05-12 | 长鑫存储技术有限公司 | 半导体结构及半导体结构的制造方法 |
| US11622488B2 (en) | 2020-11-05 | 2023-04-04 | Ghangxin Memory Technologies, Inc. | Semiconductor structure and manufacturing method thereof |
| CN114700753A (zh) * | 2022-04-20 | 2022-07-05 | 宝鸡市德立钛业有限责任公司 | 一种钛棒成型工艺系统 |
| CN114700753B (zh) * | 2022-04-20 | 2023-10-13 | 宝鸡市德立钛业有限责任公司 | 一种钛棒成型工艺系统 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20060172486A1 (en) | 2006-08-03 |
| DE102006002940A1 (de) | 2006-10-19 |
| US7157328B2 (en) | 2007-01-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1146961C (zh) | 形成电介质层的方法 | |
| CN1206721C (zh) | 动态随机存取存储器 | |
| US20220013528A1 (en) | Method of fabricating semiconductor device | |
| CN1841672A (zh) | 增加沟槽表面区域的选择性蚀刻 | |
| US11967556B2 (en) | Methods for fabricating microelectronic devices with contacts to conductive staircase steps, and related devices and systems | |
| CN114864501A (zh) | 三维存储器及其形成方法 | |
| CN1304177A (zh) | 具有自对齐到存储沟槽的字线的垂直动态存储单元 | |
| CN1707776A (zh) | 具有记忆胞的元件及具有记忆胞阵列的元件的制造方法 | |
| CN207503954U (zh) | 浅沟槽隔离结构阵列、半导体器件结构 | |
| CN101740485B (zh) | 制造具有垂直栅极的半导体器件的方法 | |
| US6566187B1 (en) | DRAM cell system and method for producing same | |
| CN1152423C (zh) | 半导体器件及对准于深存储沟槽的掩埋条的改进工艺 | |
| CN100495686C (zh) | 动态随机存取存储器的电容器接点结构及工艺 | |
| CN1167112C (zh) | 集成电路芯片及其制造方法 | |
| CN103151372A (zh) | 具有加强帽盖层的半导体结构及其制作方法 | |
| US20010036696A1 (en) | Lateral patterning | |
| CN1324693C (zh) | 闪存的制造方法 | |
| CN115942740A (zh) | 半导体器件、其制备方法及半导体存储装置 | |
| CN100446257C (zh) | 动态随机存取存储器及其制造方法 | |
| CN1277307C (zh) | 具有垂直型晶体管与沟槽电容器的存储器装置的制造方法 | |
| CN1216863A (zh) | 纵向晶体管 | |
| CN1143390C (zh) | 存储单元阵列的制造方法 | |
| CN100373623C (zh) | 动态随机存取存储单元和其阵列、及该阵列的制造方法 | |
| CN1093983C (zh) | 带有至少两个彼此绝缘的元件的集成电路装置及生产方法 | |
| CN2935476Y (zh) | 动态随机存取存储器的电容器接点结构 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| AD01 | Patent right deemed abandoned | ||
| C20 | Patent right or utility model deemed to be abandoned or is abandoned |