CN1836337A - 快速开关功率绝缘栅半导体器件 - Google Patents

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Abstract

一种绝缘栅半导体器件(30)，包括栅极(34)、源极端子(36)、漏极端子(38)和栅极处的可变输入电容。该器件导通时的输入电容(Cfiss)和该器件截止时的输入电容(Ciiss)之间的比值小于2，并且优选地基本上等于1。在本发明的一个实施方式中，这是通过栅极处的有效厚度dins小于最小厚度的绝缘层(32)来实现的。

Description

快速开关功率绝缘栅半导体器件
技术领域
本发明涉及绝缘栅半导体器件，例如金属氧化物硅场效应晶体管(MOSFET’s)，特别涉及用于功率开关应用的器件和一种用于驱动这种器件的方法。
背景技术
在已知的MOSFET结构中，目前优选减小用于开关器件的栅极电压VGS，这意味着较大的输入栅电容。
绝缘栅器件的栅结构所固有的电容限制了这种器件的开关速度。众所周知，Miller效应也对前述类型的器件栅极上的输入电容产生影响，在器件开关过程中，典型的商用MOSFET的输入电容会发生变化。当器件截止时，输入电容有一个初始值Ciiss，当器件导通时，有第二个值Cfiss。对于一个已知的商用IRF740功率MOSFET，第二个值和第一个值的比约为2.5。这样的比值被发现会降低这些器件的开关速度。
IRF 740 MOSFET开启的总开关时间TS由大约14ns的导通延迟时间Tdon和大约24ns的漏源电压下降时间Tf之和组成，一共大约38ns。相应的关断时间大约为77ns。这对某些应用来讲太长了。
发明内容
因此，本发明的目的之一是提出一种绝缘栅器件以及驱动这种器件的方法和电路，申请者认为本发明至少可以减轻以上提到的不利条件的影响。
根据本发明提出的一种绝缘栅器件，包括与栅极端子相连的栅极，并且，当器件在截止态和导通态之间转换时，在栅极端子处具有可变的输入电容，器件处于导通态时的最终电容值和器件处于截止态时的初始电容值之间的比值小于2.0。
以上提到的比值优选小于1.5，更优选小于1.4，更优选小于1.3，更优选小于1.2，最优选基本等于1。
该器件可以包括半导体器件，优选场效应晶体管(FET)，更优选功率金属氧化物硅场效应晶体管(MOSFET)，如V-MOS，D-MOS和U-MOS。
该MOSFET可以具有垂直的结构，器件的栅极和源极处于器件芯片本体的一个面上，MOSFET的漏极在本体的另一个面上。
该器件可以包括连接在器件栅极和栅极端子之间的电容器。
电容器可以集成在芯片本体上，在一个实施例中可以叠置在器件的栅极上。
可选择地，电容器是一个分立器件，被串联连接在栅极与栅极端子之间并且封装在同一个封装里。
栅极可以直接和器件的第四端子相连。
在本说明书中，不变的器件参数(β)表示器件处于截止态时，导电通道的有效电介质厚度，它被定义成有效栅极电容面积(A)与器件处于截止态时绝缘栅器件栅电容的第一个值的倒数和器件处于导通态时栅电容的第二个值的倒数之差的乘积。即：
β≡A(1/Ciiss-1/Cfiss)＝∝max.
根据本发明的一个方面，提供的绝缘栅器件包括一个栅极和栅极上的绝缘层，绝缘层有效厚度d至少为定义的器件参数除以栅极上积累电荷量的最大值和为了完成开关动作栅极上所需的电荷量的最小值的比值减去(1)，即：
d≥dmin≈β/[(QG(max)/QG(min))-1]
其中，QG(max)是对于安全工作最大允许的稳态电荷值，QG(min)是完成开关动作所需的最小电荷值。
根据本发明的另一个方面，提供的绝缘栅器件包括栅极，该器件的栅极电容是栅极上的绝缘层的有效厚度的函数。选择绝缘层的有效厚度，以确保器件导通时的最终电容与器件截止时的最初电容的比值小于或者等于栅极可接收的最大电荷量与达到器件栅极阈值电压所需电荷量的比值。
根据本发明的另一个方面，提供的绝缘栅器件包括栅极，该器件的栅极电容是栅极上的绝缘层的有效厚度的函数。选择绝缘层有效厚度，以确保器件导通时的最终电容与器件截止时的最初电容的比值小于或者等于栅极上可以施加的最大电压与使器件开启所需的栅极阈值电压的比值。
根据本发明的另一个方面，提供一种驱动绝缘栅半导体器件的方法，该器件包括栅极上的绝缘层，其电容在器件截止时的初始值和器件导通时的最终值之间变化。该方法包括在栅极上沉积至少一个Miller电荷的步骤，同时电容达到初始值。
该方法优选包括在栅极上沉积对于切换器件的状态的所需稳态而言基本充足的电荷的步骤，同时电容达到初始值。
本发明也提出了一种用于本文定义的和/或描述的器件的驱动电路。
附图说明
将通过实例并参考相关附图进一步阐述本发明，其中：
图1是已知的功率MOSFET形式的绝缘栅半导体器件的示意图；
图2(a)是处于截止态的MOSFET栅结构图；
图2(b)是处于部分导通态的MOSFET栅结构图；
图2(c)是处于完全导通态的MOSFET栅结构图；
图3是根据本发明的功率MOSFET的第一个实施方式的示意图；
图4是传统的MOSFET器件中稳态栅源极电压相对栅极总电荷的典型曲线图，由A表示；以及根据本发明提出的MOSFET的各种类似曲线图，由B表示。
图5是各种MOSFET中总的开关时间与传输到栅极上的初始电荷与Miller电荷的比值之间关系的曲线图；
图6是各种MOSFET中漏源极上升时间与导通延迟时间之间关系的曲线图；
图7是根据本发明的MOSFET所需要的最小和最大栅源极电压与总的开关时间之间关系的曲线图；
图8(a)是比值Cfiss/Ciiss≈2.16的MOSFET中VGS和VDS相对时间的波形图；
图8(b)是比值Cfiss/Ciiss≈1.63的MOSFET的类似波形图；
图8(c)是比值Cfiss/Ciiss≈1.34的MOSFET的类似波形图；
图8(d)是比值Cfiss/Ciiss≈1.17的MOSFET的类似波形图；
图9是根据本发明的MOSFET的第二个实施方式的示意图；
图10是根据本发明的MOSFET的第三个实施方式的示意图；
图11是根据本发明的MOSFET的另一个实施方式的框图；以及
图12是根据本发明的器件的驱动电路的基本示意图。
具体实施方式
在图1中，已知的功率金属氧化硅场效应晶体管(MOSFET)形式的绝缘栅器件通常被标识成参考数字10。
MOSFET 10包括栅极12，漏极14和源极16。器件10的栅极和源极之间有栅极电容CG。
众所周知当在栅极上加电压VGS时，如图8(a)中80所示，将有电荷沉积在栅极上而使器件导通，电压VDS从如图所示的82的最大值转换到84所示的最小值。相似地，当电荷从栅极上移走，器件将被关断，电压VDS转换到最大值。
总的开关时间TS(如图8(a)所示)由导通延迟时间Tdon和上升时间Tr的加和构成。导通延迟时间被定义成栅源电压VGS上升至最大值的10％和漏源电导开启即VDS减少10％之间的时间。上升时间被定义成对应于当器件开启时，VDS从最大值的90％减少到10％的时间间隔。
参考图2(a)到2(c)，在已知的器件中，栅极电容CG可以有效地模拟成包含串联的两个电容器Cg和Cc。如图2(a)到2(c)所示，第一个电容器Cg是不可变电容器，它的值与1/d成比例，d是器件栅极上绝缘层18的有效厚度。第二个电容Cc是可变电容器，如图2(c)所示当器件导通时其值为无穷大，如图2(a)所示当器件截止时其值为A/∝max，当电容变化时其值为A/∝(0＜∝＜∝max)，即通道关断或开启。因此栅极电容可以表示为：
CG＝1/[1/Cg(d)+1/Cc(∝)]
＝A/(d+∝)
其中A是有效面积，包括合适的归一化常数。因而，当器件关断时∝是最大值(∝max)，如图2(a)所示，而当器件开启时∝＝0，如图2(c)所示。
因此，当器件截止时，器件具有第一个值Ciiss的栅极或输入电容，当器件导通时，具有第二个值Cfiss。在Miller效应产生作用之前，电容保持初始值。
最大的有效导电通道介质厚度为β＝∝max，它正比于器件截止时的栅极电容Ciiss和器件导通时的栅极电容Cfiss的倒数的差，即：
β≡A(1/Ciiss-1/Cfiss＝∝max.
比率Cfiss/Ciiss可以被写成
如图3所示，根据本发明，通过增加栅极34处的绝缘层32的有效厚度dins，因而减小了栅极电容CG，就可以减小MOSFET 30的总开关时间TS。有效厚度dins的最小值由下式给出：
dins≥β/[(QG(max)/QG(min))-1]
其中QG(min)是完成开关动作所需的最小电荷量，QG(max)是器件上的最大允许栅极电荷，其中包括安全余量。当Q≥QG(max)时器件将会损坏。
将VGS(min)定义成整个开关动作所需最小栅极电压，VGS(max)是器件损坏之前允许的最大栅极电压，众所周知QG(max)/QG(min)＞VGS(max)/VGS(min)。这个不等式意味着与从电荷比QG(max)/QG(min)计算的结果相比稍大的限制：
dins≥β/[(VGS(max)/VGS(min))-1]
当有效厚度dins达到最小值时，器件的开关时间主要受栅源极电感和电容的限制。通过增加dins大于该最小值，可以在开关过程中补偿源极电感LS、电压εs来减小上升和下降时间，其中：
εs＝Lsdi/dt+iRs
εs(max)≈LsIDS(max)/Ts+IDS(max)Rs.
表1给出了逐渐降低栅极电容CG的四种不同改进的MOSFET的相关详细数据。
表1
  No.   改进的输入栅电容Ciiss，Cfiss(nF)   Cfiss/Ciiss   外加栅极电压VGS(伏) 传输的初始&最终栅极电荷CiissVGS&CfissVGS(nC)   预测的&观测到的导通延迟时间Td(on)(ns)   测量的开关时间Ts(ns)
  i   1.2     2.6   2.16   15 18         40   6.3    6(20ns/div)   38
  ii   0.86    1.4   1.63   32 28         45   5.3    5(20ns/div)   20
  iii   0.58    0.78   1.34   120 70         94   4.4    ＜2(10ns/div)   ＜4
  iv   0.35    0.41   1.17   200 70         82   3.4    ＜2(10ns/div)   ＜4
对于传统的IRF740 MOSFET：
εs(max)≈7.4nH(40A/27ns)+4volt＝15volt
VG(intarnal)≈VGS(max)-εs(max)＝20.volt-15volt＝5volt
对于表1第iv行的器件：
εs(max)≈7.4nH(40A/2.5ns)+5volt＝123volt
VG(intarnal)≈VGS(max)-εs(max)≈200volt-123volt＝77volt
从这个例子可以清楚地看到，VG(internal)仍然比改进的栅极阈值电压VGSTM＝VGS(min)＝73伏大，如图4所示，因而由Miller效应导致的缓慢上升时间被有效地抵消了。结果，LSCiiss之积的最小化就可以减小器件开关时间TS，假设其中的栅和源极组合电阻可以忽略。
如果基本上大于栅极阈值电压VGST的栅极电压VGS的加载时间远远小于导通延迟时间，则后者可以近似为：
Tdon≈(2/3)(LSCiiss).
可以表示为：
Ts∝1/dins
这表明通过增加层32的有效厚度dins可以减少总的开关时间。
本发明的另一个重要特征在于必须向栅极传输至少一个所需最小电荷量或者Miller电荷(如图4所示)，同时假设MOSFET的最终开关态由较小的初始值Ciiss而不是由较大的输入电容Cfiss决定。因而，传输的电荷为：
QG＝VGSCiiss≥QG(min).
因而，必须施加如下的最小栅源电压。
VGS≥VGS(min)＝QG(min)/Ciiss.
同时，
QG＝VGSCfiss≤QG(max)
相应的电压限制由下式给出
VGS≤VGS(max)＝QG(max)/Cfiss.
这也可以被写成：
Cfiss/Ciiss≤QG(max)/QG(min)
或
Cfiss/Ciiss≤VGS(max)/VGS(min).
图8a到图8d的波形图分别表示了表1中从i到iv的各个器件在开启时，VGS和VDS与时间之间关系的曲线图。从第二列可以明显看到栅极电容开始减少，从表和波形图都可以明显看到较大的所需输入电压VGS以及减小的开关时间。
表1中的最后两个器件iii和iv具有较小的栅极电容，其中Cfiss/Ciiss≤1.34，这表明MOSFET接近最优化的结果，因为初始栅极电荷已经多于完成开关动作所需的最小栅极电荷QG(min)(如图4所示，对于典型的MOSFET是30nC的数量级)。可以看到栅源输入电压VGS的增加和总开关时间TS的惊人减少。
在图4中已知MOSFET的对比曲线图如 A所示，本发明的MOSFET如 B所示。已知IRF740MOSFET的比值Cfiss/Ciiss约2.5，根据本发明表1中最后一个器件同一比值为1.17。本发明的器件总的开关时间小于4ns，这与已知的对比IRF74 MOSFET的38ns的开关速度相比快了接近一个数量级。
图5表示总的开关时间与初始栅极电荷与最小栅极电荷QG(min)的比值之间关系的曲线图。40处的圆圈代表IRF740 MOSFET的标准工作。圆圈42和44表明了表1中iii和iv代表的MOSFET的改进工作。
图6表示多个不同器件的上升时间Tr与导通延迟时间Tdon之间关系的曲线图。50处的标志代表IRF740 MOSFET的标准工作，圆圈52和54表明表1中的器件iii和iv的总的开关时间Ts的改进，以致上升时间已经可以忽略，总的开关时间TS接近导通延迟时间Tdon。
从图中还可以看出，VGS与总开关时间TS的平方的乘积由以下公式限制：
(2π/3)2QG(min)LS≤VESTS≤(2π/3)2QG(max)LS
即根据本发明的器件的工作电压VGS(远远高于现有技术的器件的相应电压)由以下公式限制：
(2π/3)2QG(min)LS/TS 2≤VGS≤(2π/3)2QG(max)LS/TS 2
并如图7所示。内部源极电阻RS对这些表达式的影响可以忽略，因而为了表达的更清楚而省略了。
因而，通过减小Miller电荷或QG(min)与LS的乘积，可以减小总的开关时间TS和所需的工作电压VGS。
图9是本发明的器件的另一个优选实施方式，标识定为90。器件包含一个栅极92，与栅极端子94相连。96表示增加了有效厚度的绝缘层。98、99分别代表传统的源极和漏极的端子。还有一个所谓的浮栅95与第四个使用者可使用的端子相连。
在图10中，本发明的另一个优选实施方式如100所示。在这里，额外的栅极95没有象引出端97一样与使用者可使用的端子相连，但是偏置电阻102和104可以作为分立的元件，也可以和芯片本体106集成。
在图11中，器件的另一个优选实施方式如110所示。器件110包含一个具有栅极114的传统的MOSFET 112。电容器116串联连接在器件的栅极和栅极端子118之间。MOSFET的漏极和源极分别与漏极端子120和源极端子122相连。器件被封装在一个单独的封装124里，它可以提供以上提到的端子。它也可以提供一个可选的与栅极114相连的第四端子124。电容器116可以和MOSFET集成在一个单独的芯片上。在其他实施方式中，电容器可以是一个分立电容器，但也封装在同一封装124中。在其他实施方式中，忽略了可选的第四端子，栅极端子和栅极之间以及栅极和源极之间的偏置电阻可以被提供在封装中。
图12表示用于根据本发明的器件30、90、100和110的驱动电路130。驱动电路包括电压源132(典型为50V-600V，甚至可超过VDD)和一个快速开关器件134，该开关器件被连接在电路中并紧靠着本发明的器件的栅极端子，这样可以减少栅源极电路中不必要的电感。
在使用中，快速开关器件134被控制成向器件栅极施加足够大于器件阈值电压的电压。表1清楚地表明，该电压大于传统器件所需要的电压值。由于栅源极电路的LCR参数的减小，与传统器件相比，电荷将会更快地传输到器件栅极，这导致漏源极电路更快的开关时间，如表1所示。

Claims (11)

1.一种绝缘栅器件，包括与栅极端子相连的栅极，并且当器件在导通态和截止态之间转换时在栅极端子处具有可变输入电容，器件导通时的电容最终值和器件截止时的电容初始值之间的比值小于2.0。
2.根据权利要求1所述的器件，包括功率金属氧化物硅场效应晶体管即MOSFET。
3.根据权利要求1或2所述的器件，其中所述比值小于1.5。
4.根据权利要求3所述器件，其中所述比值基本上等于1。
5.根据权利要求1到4中的任何一项所述的器件，包括连接在栅极端子和器件的栅极之间的电容器。
6.根据权利要求2到5中任何一项所述的器件，其中所述MOSFET具有垂直结构，其中在该器件的芯片本体的一个面上提供该器件的栅极和源极，在本体的一个相反的面上提供该MOSFET的漏极。
7.根据权利要求6所述器件，其中所述电容器被集成在芯片本体上。
8.根据权利要求7所述器件，其中所述电容器被叠置在MOSFET的栅极上。
9.根据权利要求5所述器件，其中所述电容器是一个分立元件，该分立元件被串联连接在栅极和栅极端子之间，并被封装在同一封装中。
10.根据权利要求5到9中任何一项所述的器件，其中所述栅极直接与所述器件的第四端子相连。
11.根据权利要求9所述的器件，其中在同一封装中包括与栅极相连的偏置电阻。
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