JPH03138981A - 半導体素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、スイッチング電源に使用されるパワーＭ　Ｏ
Ｓ　Ｆ　Ｅ　Ｔ　（Ｍｅｔａｌ　０ｘｉｄｅ　Ｓｅｍ１
ｃｏｎｄｕｃｔｏｒＦｉｅ！ｄ　Ｅｆｆｅｃｔ　Ｔｒａ
ｎｓｉｓｔｏｒ）に係り、特にスイッチングスピードの
高速化（周波数５００ＫＨｚ〜ＩＭＨｚ）が要求される
高性能・小型化電源に好適な低容量デバイスの製造技術
に関するものである。

〔従来の技術〕

縦型パワーＭＯＳＦＥＴは、周波数特性が優れ、スイッ
チングスピードが速く、かつ低電力で駆動できる等多く
の特長を有することから、近年多くの産業分野で使用さ
れている。縦型パワーＭＯＳＦＥＴについては、たとえ
ば、日刊工業新聞社、昭和６３年１０月２４日発行、「
パワーＭＯＳＦＥＴの応用技術」Ｐ５５〜Ｐ６０に記載
されている。また、この文献には、パワー素子としての
性能限界における高周波化について記載されている。

高周波化とは、利得と帯域幅の改善であること、帯域幅
の改善はライズタイムの低減にあることが記載されてい
る。また、ライズタイムの低減の件りでは、「ポリシリ
コン上にチタン等の金属を蒸着し、ゲート抵抗を低減し
高周波特性を改善した例もある。入力容量Ｃｉｓａはゲ
ート−ソース間容量Ｃｆ１１とドレイン−ゲート間容量
Ｃゆ、（＝ミラー容量Ｃ１，）から成る＊　Ｃａｓ＋　
Ｃａｔはゲート酸化膜の厚さｔに逆比例し、素子のチッ
プサイズに比例する。Ｃａ１を小さくするために９図３
．３７図に示すような、ａ）ゲート電極のｎドレイン領
域と対面する部分を除去する。ｂ）対面する部分の絶縁
膜厚を大きくする。ｃ）　　ドレイン側のゲート酸化膜
直下を空乏化する１等の改善が行われたが。

製造工程が複雑になるためのコストアップは避けられな
い。」と記載されている。

〔発明が解決しようとする課題］ スイッチング電源の市場動向が高周波化（２００ＫＨｚ
→ＩＭｌｔｚ）の方向にある中で、コンデンサ。

コイル、パワー素子、ダイオード等の部品への高周波化
に対応できる特性の要求が強まっている９特に、標準電
源およびＤ　Ｃ／Ｄ　Ｃコンバータ等への要求は強く、
現行の素子容量の１／２レヘルの改善が望まれている。

従来の典型的な縦型パワーＭＯＳＦＥＴは、第１５図の
断面図に示されるような構造となっている。この縦型パ
ワーＭＯＳ　Ｆ　ＥＴは、たとえば、ｎ十形のシリコン
からなる半導体基板１の主面に設けられたｎ−形層から
なるエピタキシャル層２の表層部に、二重拡散によって
ρ形のチャネル形成領域（ベース領域）３およびこのチ
ャネル形成領域３の表層部に設けられるｎ十形のソース
領域４が設けられている。そして、前記二重拡散時の拡
散長の差によって形成されたチャネル形成領域３の表層
部がチャネル５となる。また、前記半導体基板１および
エピタキシャル層２はドレイン領域６となるとともに、
隣合うチャネル形成領域３間に挟まれた二点鎖線で取り
囲まれた領域がＪＦＥＴ部７となっている。また、この
ＪＦＥＴ部７およびチャネル５上に亘ってゲート酸化膜
８が設けられている。このゲート酸化膜８上にはゲート
電極９が設けられている。また、前記ゲート電極９は絶
縁膜１０で被われている。この絶縁膜１０はゲート電極
９の側面を被うとともに、ソース領域４の内側部分をも
被っている。また、半導体基板１の主叩側にはソース電
極１１が設けられている。このソース電極１１は、露出
するソース領域４およびチャネル形成領域３をも被い電
気的に接触している。さらに、前記半導体基板ｌの裏面
にはドレイン電極１２が設けられている。電流は、ゲー
ト（Ｇ）に所定の電圧が印加された状態下で下部ドレイ
ン（Ｄ）から上方に向かい、チャネル５を通りソース（
Ｓ）に抜ける。

このような縦型パワーＭＯＳ　Ｆ　ＥＴは、ドレイン基
板上に島状あるいはストライブ状にソース層およびチャ
ネル形成領域（チャネル層）を２重拡散で形成するが、
この時のマスクにゲート電極そのものを使用する場合が
多い、したがって、チャネル形成領域に挟まれたドレイ
ン基板上には必ずゲート電極が存在し、この間に容量成
分が形成される。この容量成分はスイッチング特性を損
なう。

そこで、メーカ各社はパワーＭＯＳＦＥＴの構造を工夫
して容量低減を図っている。

しかし、前記文献にも記載されているように、従来の改
善構造は製造工程が複雑で製品コストの高騰に繋がる。

一方、パワーＭＯＳＦＥＴの微細化が進み、ＭＯＳＦＥ
Ｔを形成するセル構造はより小さくなって来ている。た
とえば、ゲート電極長が６〜８μｍと小さくなると、容
量低減のために行うドレイン基板上のゲート酸化膜やゲ
ート電＋蚤の加工は困難となり、従来の改善構造は採用
でき難くなる。

本発明の目的は、ゲート−ドレイン間容１ｃ、。

の低減が図れるパワーＭＯＳＦＥＴを有する半導体素子
を提供することにある。

本発明の他の目的は、微細化に対応できる低容量化構造
のパワーＭＯＳＦＥＴを有する半導体素子を提供するこ
とにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

本発明のパワーＭＯＳＦＥＴにあっては、ポリシリコン
（多結晶シリコン）によって構成されるゲート電極の形
成において、ポリシリコンの抵抗値を低くするために行
う不純物のドーピング時、チャネル形成領域とチャネル
形成領域との間に対応するポリシリコン部分の表面には
あらかじめマスクを形成しておき、この領域、すなわち
、ゲート電極の中央領域には不純物をドーピングせずに
高抵抗領域を形成し、チャネルに対応する部分のポリシ
リコン部分を含む他の部分には不純物をドーピングして
、抵抗値の低い領域を形成する。不純物がドープされた
低抵抗領域は、２０Ω／口程度の低抵抗領域となり、不
純物がドープされないノンドープ層は数にΩ／口の高抵
抗領域となる。

〔作用］ 上記した手段によれば、本発明のパワーＭＯＳＦＥＴに
おいては、ゲート電極のチャネルに対応する部分の抵抗
値は２０Ω／口程度の低抵抗となるため、充分ゲート電
極として作用する。また、チャネル形成領域とチャネル
形成領域の間の領域に対応するゲート電極は不純物がド
ーピングされないポリシリコンとなっていることから、
この部分はゲート電極として働かなくなるため容量形成
に寄与しなくなり、ゲート−ドレイン間容量Ｃｇ４が低
減される。

また、本発明のパワーＭＯＳＦＥＴは、そのゲート電極
の形成において、ポリシリコン膜に常用のホトリソグラ
フィによって選択的に不純物をドーピングすることによ
って形成できるため、セルが微細化してもゲート電極形
成を高歩留りに形成できる。すなわち、精緻な加工が可
能となるリソグラフィ工程を追加した本発明にあっては
、１〜３μｍ寸法での形成も可能となる。

〔実施例〕

以下図面を参照して本発明の一実施例について説明する
。

第１図は本発明の一実施例によるパワーＭＯＳＦＥＴが
形成された半導体素子の断面図、第２図は同じくパワー
ＭＯＳＦＥＴの等価回路図、第３図は同じくゲートチャ
ージ特性におけるターンオンを示す特性図、第４図は同
じ（ゲートチャージ特性におけるターンオフを示す特性
図、第５図〜第１３図は同じくパワーＭＯＳＦＥＴの製
造各工程における断面図であって、第５図は主面にゲー
ト酸化膜形成用膜が形成されたウェハの断面図、第６図
はゲート電極が形成されかつ選択的に不純物が打ち込ま
れる状態を示すウェハの断面図、第７図はチャネル形成
領域が形成されたウェハの断面図、第８図はソース電極
形成およびゲート電極形成のための不純物打ち込み状態
を示すウェハの断面図、第９図はソース領域が形成され
たウェハの断面図、第１０図および第１１図はゲート電
極における不純物の拡散分布状態を示す模式的平面図、
第１２図は眉間絶縁膜が形成されたウェハの断面図、第
１３図はソース電極が形成されたウェハの断面図である
。

この実施例では縦型パワーＭＯＳＦＥＴを組み込んだ半
導体素子に本発明を適用した例について説明する。この
半導体素子には、その基板表層部に縦型パワーＭＯＳＦ
ＥＴからなるセルが縦横に規則正しく多数配設されてい
る。このセルピッチは、パワーＭＯＳＦＥＴの特性仕様
に基づいて変化するが、たとえば２０μｍ程度となって
いる。

半導体素子のセル部は、第１図に示されるように、不純
物濃度が１０”ｃｍ−’程度となる厚さ４００μｍ前後
のｎ◆形（第１導電形）のシリコンからなる半導体基板
１の主面（上面）に設けられる。すなわち、半導体基板
１の主面には不純物濃度が１０　”ｃ　ｍ−３程度とな
る厚さ１０ｔｔｍ前後のｎ″″形（第２導電型）のエピ
タキシャル層２が設けられているとともに、このエピタ
キシャル層２の表層部には不純物濃度が１０”ｃｍ−″
程度となる厚さ３μｍのｐ形のチャネル形成領域（ベー
ス領域）３が設けられている。このチャネル形成領域３
は平面的に見て略矩形状となり、前記半導体基板１の土
面に縦横に規則正しく設けられている。

また、このチャネル形成領域３の表層部の内側には、リ
ング状にｎφ形のソース領域４が設けられている。この
ソース領域４は不純物濃度が１０”ｃｍ−３程度となる
とともに、０．５〜１．０μｍ程度の厚さとなっている
。前記チャネル形成領域３およびソース領域４は二重拡
散によって形成され、チャネル形成領域３の表層部のチ
ャネル５は、この二重拡散の差によってセルファライン
（自己整合）的に形成される。また、前記エピタキシャ
ル層２および半導体基板１はドレイン領域６を構成して
いる。また、このドレイン領域６の表層部分、すなわち
、隣合うチャネル形成領域３間はＪＦＥＴ部７を構成し
ている。

一方、前記ＪＦＥＴ部７およびチャネル５ならびにソー
ス領域４の内周部分に亘る半導体基板ｌの主面には、厚
さ５００人〜１０００人のゲート酸化膜８が設けられて
いる。また、このゲート酸化膜８上には、厚さ３０００
人〜５０００人のポリシリコンからなるゲート電極９が
設けられ、このゲート電極９上にはＳｉ０ｇ膜、リンシ
リケートガラス（ＰＳＧ）膜、ナイトライド膜等あるい
はそれらの複合膜等からなる厚さ１．０μｍ〜１゜５μ
ｍの絶縁膜（層間絶縁Ｉｔり１０が設けられ、多層膜を
構成している。

他方、前記半導体基板１の主面には３〜４μｍの厚さの
Ａｎからなるソース電極１１が設けられている。このソ
ース電極１１は前記絶縁膜２０゜ソース領域４．チャネ
ル形成領域３上に延在している。さらに、前記半導体基
板１の裏面には１μｍ程度の厚さの銀からなるドレイン
電極１２が設けられている。

このような縦型パワーＭＯＳＦＥＴは、第２図に示され
るような等価回路で表示される。すなわち、ゲート（Ｇ
）、ソース（Ｓ）、ドレイン（Ｄ）からなるＭＯＳＦＥ
Ｔにおいて、ゲート士ソース間には容量Ｃ１１、ゲート
とドレイン間には容量Ｃ１礁が、ソースとドレイン間に
は容量Ｃ１がそれぞれ寄生する。

ところで、これが本発明の特徴の一つであるが、前記ゲ
ート酸化膜８上に設けられたゲート電極９は部分的に不
純物がドーピングされておらず、高抵抗卵域となってい
る。すなわち、ゲート電極９はそれ自体ポリシリコンで
形成されている。ポリシリコンはその抵抗が２〜３にΩ
／口程度と高く、そのままでは電極として使用できない
、したかつｔ、従来は前記エピタキシャル層２の所望表
層部にｐ形層やｎ形層を形成する際、同時に不純物をポ
リシリコン膜にも注入して抵抗値を低くしている。

しかし、前記ポリシリコン膜１５の全域に不純物を注入
すると、ゲート−ソース間容量が大きくなってしまう、
そこで、この実施例では、ゲート電極として作用しなく
ても良いポリシリコンｌｌ！１５、すなわちＦＥＴ動作
に支障を来たさない前記チャネル５上から外れた第１図
に示されるようなポリシリコン膜１５の中央領域には不
純物を注入しない高抵抗領域１６となっている。同図お
よび以下の図において、ポリシリコン膜１５はその断面
に点々が付されて示されている。そして、ポリシリコン
膜１５の中央の高抵抗領域１６を除く両側部分は、不純
物がドープされて実質的にゲート電極として働く、低抵
抗領域１７となっている。

低抵抗領域１７は第一図ではハツチングが施されている
。

このようなポリシリコン膜１５．換言するならばゲー）
１４極９は、電圧が印加された際、チャネル５にゲート
酸化膜８を介して重なる低抵抗領域１７がチャネル制御
を行なってソース−ドレイン電流に訂る。そして、この
結果として、低抵抗領域１７の下方に延在するデー１〜
酸化膜８の存在から容量が発生する。これに対して、ゲ
ート電極９の中央部分となる高抵抗領域１６は、チャネ
ル５の領域から外れ、単にドレイン領域となるエピタキ
シャル層２上に延在するため、この領域はＦＥＴ動作に
特に関与しない、そこで、この実施例では、ＦＥＴ動作
に支障を来さないポリシリコン膜１５の中央部分の高抵
抗領域１６は不純物を注入させずにポリシリコンのまま
とし、抵抗値を２〜３にΩ／口のままとしである。した
がって、この高抵抗領域１６では電流の流れは殆どなく
、結果として容量は零あるいは極めて小さくなり、ゲー
ト電極９におけるゲート−ドレイン間容１ｃ１．は従来
に比較して低減される。なお、高抵抗領域の配置は素子
全体のゲート抵抗を大幅に増大させない程度、たとえば
（〜１０％以内）とする必要がある。

本発明によれば、Ｃ１，に寄与するゲート電極面積（不
純物ドープ部）が約４０％低減でき、同時にこの割合で
Ｃ１も低減できる。一方、これによるゲート抵抗の増大
は１０％以下であることからスイッチングスピードとし
ては立ち上がり時間ｔ１．立ち下がり時間Ｌｔ共約５０
％短くなる。

すなわち、Ｃ１４の低減によりチャージ量Ｑ１．も同率
で低減する。一方、ｔｌは（１）式で与えられることか
ら、Ｃ７は約１／２と高速になる。また、同様にｔ、も
約１／２と高速になる。

ここで、Ｒ＄は測定回路の信号インピーダンスであり、
Ｖ＠ｌ＋　　ｖＧ＠は第３図のチャージ特性（ターンオ
ン）および第４図のチャージ特性（ターンオフ）で示さ
れる数値であり、それぞれ（３）、　（４）の式で示さ
れる。

なお、Ｃ！、は入力容量である。

つぎに、このような縦型パワーＭＯＳＦＥＴ＋７＋製造
方法について説明する。

縦型パワーＭＯＳＦＥＴの製造にあっては、第５図に示
されるように、ｎ十形（第１導電型）のシリコンからな
る半導体基Ｆｉｔの主面にｎ−形のエピタキシャル層２
を有するウェハ（半導体薄板）２１が用意される。この
半導体基板１はその不純物濃度が１０ｆ１ｃｍ−’とな
っている。また、前記エピタキシャル層２はその厚さが
１０μｍ程度となっているとともに、不純物濃度は１０
１′ｃｍ−’程度となっている。前記半導体基板１およ
びエピタキシャル層２はドレイン領域６を構成する。

前記ウェハ２１はその主面に５００人〜１０００人の厚
さにゲート酸化膜形成用膜（熱酸化膜）２２が形成され
る。

つぎに、第６図に示されるように、前記ウェハ２１の主
面には部分的にゲート電極９およびマスク２３が設けら
昨る。前記ゲート電極９は４５００人の厚さのポリシリ
コンで形成されるとともに、前記マスク２３は数μｍ程
度の厚さとなっている。

前記ゲート電極９は格子状に形成されかつ格子間隔は３
０〜４０μｍ程度となっている。また、マスク２３は前
記ゲート電極９の中央に沿うように形成される。このマ
スク２３は前記ＦＥＴのチャネル部分から外れるように
設けられる。つぎに、ウェハ２１の主面には前記ゲート
電瓶９およびマスク２３をマスクとして、不純物２４と
してのボロン（Ｂ÷）が矢印で示されるように注入され
る。

その後、前記マスク２３が除去されるとともにウェハ２
１はアニールされる。この結果、第７図に示されるよう
に、不純物濃度がｌ　Ｑ　１？ｃ　＋ｆｆｉ’となりか
つ深さが３μｍ程度となるρ形のチャネル形成領域（ベ
ース領域）３が形成される。

つぎに、ウェハ２１の主面にはソース領域形成のための
マスク２５が形成される。このマスク２５は第８図に示
されるように、前記不純物２４が設けられた同様の位置
であるゲート電極９の中央部分と、チャネル形成領域３
の中央部分に設けられる。その後、矢印で示されるよう
に不純物２６としてのリンが打ち込まれるとともに前記
マスク２５が除去される。その後、アニールされて不純
物濃度がＩＱ”ｃｍ−３となり、深さが０．５μｍとな
るｎ◆形のソース領域４が形成される（第９図参照）、
前記チャネル形成領域３およびソース領域４は、同一の
ゲート電極９をイオン注入用マスクとする二重拡散で形
成されることから、この二重拡散の差によってチャネル
５が形成される。

このチャネル５の長さは、たとえば、３μｍの長さに形
成される。また、隣合うチャネル形成領域３間にはＪＦ
ＥＴ部７が形成される。このＪＦＥＴ部７の長さは３μ
ｍ〜４μｍ程度となる。

ところで、前記リンの打ち込みにおいては、チャネル形
成領域３とチャネル形成領域３との間のポリシリコン膜
１５の表面が不純物２６でマスキングされている結果、
この領域（高抵抗領域１６）にはリンは打ち込まれない
こととなる。したがって、この高抵抗領域１６の外側の
領域等には所望の量のリンが打ち込まれるため、抵抗値
は低くなり、たとえばポリシリコン膜１５が２０Ω／口
程度の低抵抗領域となり、低抵抗領域１７が形成される
。この低抵抗領域１７は前記チャネル５上にゲート酸化
膜形成用膜２２を介して重なる。

これに対して前記高抵抗領域１６はポリシリコン固有の
抵抗値、すなわち２〜３にΩ／口を維持し、高抵抗領域
となる。前記ポリシリコン膜】５の単位パターンは、第
１Ｏ図または第１．１図で示されるようなパターンとな
る。すなわち、ポリシリコン膜１５はチャネル５上に臨
むゲート部３０と、隣り合うセルのゲート部３０とを電
気的に接続する細い接続部３１とからなっている。前記
接続部３１は前記ゲート部３０が矩形状であることから
、４方向に延在している。なお、前記ゲート部３０は矩
形状以外に一般に円形績、六角形状のものが使用されて
いる。第１０図および第１１図において、ハンチングで
示される領域が不純物が注入された低抵抗領域１７であ
り、点々が施されて示される矩形領域が不純物の注入の
ない高抵抗領域１６である。

つぎに、ウェハ２１はエツチング処理され、主面のゲー
ト酸化膜形成用膜２２はポリシリコン膜１５をマスクと
してエツチング除去される。この結果、残留したゲート
酸化膜形成用膜２２部分はゲート酸化膜８となり、上層
のゲート電極９と寸法的に一致する。

つぎに、ウェハ２１の主面には前記ゲート電極９および
ゲート酸化膜８を被うように部分的に絶縁膜１０が形成
される。この絶縁ＷＡｌｏは前記ゲート酸化膜８および
ゲート電極９以外にソース領域４の一部をも被うように
なる（第１２図参照）。

つぎに、第１３図に示されるように、前記ウェハ２１の
主面全域に３〜４μｍの厚さにアルミニウム（Ａｉ）を
蒸着してソース電極１１を形成する。このソース電極１
１はソース領域４およびチャネル形成領域３と電気的に
接触する。その後、前記ウェハ２１の主面にパッシベー
ション膜３２（第１図参照）が所望の形状に形成される
。さらに、前記半導体基板ｌの裏面は所望の厚さ除去さ
れ、かつウェハ２１裏面に厚さ１μｍの娘からなるドレ
イン電極１２（第１図参照）が形成される。

このウェハ２１は所望の寸法で縦横に分断され、たとえ
ば、第１図にその一部を示す縦型パワーＭＯＳＦＥＴと
なる。

このような実施例によれば、つぎのような効果が得られ
る。

（１）本発明のパワーＭＯＳ　Ｆ　ＥＴにあっては、ゲ
ート電極は不純物をドーピングしたポリシリコン膜で形
成されているが、ＦＥＴ特性に支障を来さないポリシリ
コン領域には不純物をドーピングしていないことから、
この不純物をドーピングしない領域ではポリシリコン膜
領域はゲート電極として作用しな（なり、この芳容量が
低減されるという効果が得られる。

（２）上記（１）により、本発明のパワーＭＯＳＦＥＴ
は容量の低減が図れることから、スイッチング特性が向
上するという効果が得られる。

（３）上記（２）により、本発明のパワーＭＯＳＦＥＴ
はスイッチング特性が向上することから、高周波化にも
適することになる。

（４）本発明のパワーＭＯＳ　Ｆ　ＥＴにあっては、ス
イッチング特性の向上を達成するために、ゲート電極を
構成するポリシリコン膜の一部に不純物を注入しない構
造を採用しているが、この構造はその製造時、ポリシリ
コン膜上に所望のマスクを形成するだけでよくかつまた
このマスクの形成はより精緻に形成できることから、ゲ
ート電極長が６〜８μｍよりも短くなっても容易かつ正
確確実に製造できるという効果が得られる。

（５）上記（４）により、本発明のパワーＭＯＳＦＥＴ
にあっては、スイッチング特性の向上を達成するために
、ゲート電極を構成するポリシリコン膜の一部に不純物
を注入しない構造を採用しているが、この構造はその製
造時、ポリシリコン膜上に所望のマスクを形成するだけ
でよいことから、製造工程を大幅に変えることなく製造
でき、コストの高騰を抑止できるという効果が得られる
。

（６）本発明のパワーＭＯＳＦＥＴは、ポリシリコン膜
の一部に不純物を注入するだけであることから、各部の
寸法は変化しないため、製品の小型化を維持できるとい
う効果が得られる。

（７）上記（１）〜（６）により、本発明によれば、小
型でかつ高周波特性の優れたパワーＭＯＳＦＥＴを存す
る半導体素子を安価に提供することができるという相乗
効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない、たとえば、第１４図に示
されるように、低抵抗ゲート電極領域と高抵抗ゲート電
極領域を有するポリシリコン膜１５上に抵抗の低い金属
層４゜を設ければ、ゲート電極９の抵抗をさらに低減で
きることになる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である縦型パワーＭＯＳＦ
ＥＴの製造技術に適用した場合について説明したが、そ
れに限定されるものではなく、このような縦型パワーＭ
ＯＳＦＥＴを組み込んだバ’７−Ｍ０３ＩＣあルイは横
型ＭＯＳＦＥＴ。

ＩＰＩＣ，ＩＣ；ＢＴ等にも適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものにより
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

本発明のパワーＭＯＳＦＥＴにおいては、ポリシリコン
に不純物をドーピングして構成されるゲート電極は、Ｆ
ＥＴ動作に影響を与えない領域のポリシリコン部分に不
純物を打ち込まないことから、この部分での容量の発生
は少なくなり、ゲート−ドレイン間容量Ｃ１，が低減さ
れることになる。

【図面の簡単な説明】

第１図は本発明の一実施例によるパワーＭＯＳＦＥＴが
形成された半導体素子の断面図、第２図は同じくパワー
ＭＯＳＦＥＴの等価回路図、 第３図は同じくゲートチャージ特性におけるターンオン
を示す特性図、 第４図は同じくゲートチャージ特性におけるターンオフ
を示す特性図、 第５図は同じ（パワーＭＯＳＦＥＴの製造に使用される
ウェハの断面図、 第６図は同じ（ゲート電極が形成されかつ選択的に不純
物が打ち込まれる状態を示すウェハの断面図、 第７図は同じくチャネル形成領域が形成されたウェハの
断面図、 第８図はソース電極形成およびゲート電極形成のための
不純物打ち込み状態を示すウェハの断面図、 第９図は同じくソース領域が形成されたウェハの断面図
、 第１Ｏ図は同じ（ゲート電極における不純物の拡散分布
状態を示す模式的平面図、 第１１図は同じくゲート電極における不純物の拡散分布
状態を示す模式的平面図、 第１２図は同じく眉間絶縁膜が形成されたウェハの断面
図、 第１３図は同じ（ソース電極が形成されたウェハの断面
図、 第１４図は本発明の他の実施例によるパワーＭ０ＳＦＥ
Ｔを有する半導体素子の断面図、第１５図は従来のパワ
ーＭＯＳＦＥＴが形成された半導体素子の断面図である
。 １・・・半導体基板、２・・・エピタキシャル層、３・
・・チャネル形成領域（ベース領域）、４・・・ソース
領域、５・・・チャネル、６・・・ドレイン領域、７・
・・ＪＦＥＴ部、８・・・ゲート酸化膜、９・・・ゲー
ト電極、１０・・・絶縁膜、１ト・・ソース電極、１２
・・・ドレイン電橋、１５・・・ポリシリコン膜、１６
・・・高抵抗領域、１７・・・低抵抗領域、２１・・・
ウェハ、２２・・・ゲート酸化膜形成用膜、２３・・・
マスク、２４・・・不純物、２５・・・マスク、２６・
・・不純物、３０・・・ゲート部、３１・・・接続部、
３２・・・パッシベーション膜、４０・・・金属層。 第　　３ 図 ◆−９ｔ ゲートチャージ呼慢（ターンオン］ 第　４ 図 ◆Ｑｇ、ｔ ゲートチ〒−−瞳性（ターンオフ） 第　　１ 図 第　　２ 図 ３−＋ｗ”？−ル形戒＠越 ８−ゲート酸化膜 １６−鳥羽し杭、姓ｉ或 ４−　ソース傾蛸（ ９−リ′−トを９伽 １７−４番多坑傾丁繭 り１ 第　　５ 図 ４ 第　　７ 図 第 ８ 図 １６−高港抗匈戒 １７−イ多抜机旬為

Claims (1)

1. 【特許請求の範囲】 １、ドレイン領域を形成する半導体基板と、この半導体
   基板の表層部に形成されたチャネル形成領域と、前記チ
   ャネル形成領域の表層部に設けられたソース領域と、前
   記半導体基板の表面に設けられたゲート酸化膜と、この
   ゲート酸化膜上に設けられたゲート電極とからなる縦型
   ＭＯＳＦＥＴを有する半導体装置であって、前記ゲート
   電極は低抵抗領域と高抵抗領域で形成されていることを
   特徴とする半導体素子。 ２、前記ゲート電極はポリシリコン膜によって形成され
   かつ一部は不純物がドープされた低抵抗領域となり、一
   部は不純物がドープされない高抵抗領域となっているこ
   とを特徴とする特許請求の範囲第１項記載の半導体素子
   。 ３、前記高抵抗領域はゲート電極全体に対して１０％前
   後となっていることを特徴とする特許請求の範囲第１項
   または第２項記載の半導体素子。 ４、ドレイン領域を形成する半導体基板と、この半導体
   基板の表層部に形成されたチャネル形成領域と、前記チ
   ャネル形成領域の表層部に設けられたソース領域と、前
   記半導体基板の表面に設けられたゲート酸化膜と、この
   ゲート酸化膜上に設けられたゲート電極とからなる縦型
   ＭＯＳＦＥＴを有する半導体装置であって、前記ゲート
   電極は一部が低抵抗領域となり他部が高抵抗領域となる
   ポリシリコン膜と、このポリシリコン膜上に設けられた
   抵抗値の低い導体層とからなっていることを特徴とする
   半導体素子。