KR101194887B1 - 전도대 전자 채널 및 단일-터미널 응답을 가지는 전계 효과 트랜지스터 - Google Patents

전도대 전자 채널 및 단일-터미널 응답을 가지는 전계 효과 트랜지스터 Download PDF

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Abstract

단일-터미널 트랜지스터 장치가 기재된다. 일 실시예에서, n-채널 트랜지스터는 이산 홀 레벨 Ho를 갖는 제1 반도체 층과; 전도대 최저점 Ec2를 갖는 제2 반도체 층과; 상기 제1 및 제2 반도체 층들 사이에 배치된 와이드 밴드갭 반도체 장벽층과; 상기 제1 반도체 층 위에 배치되는 게이트 절연층과; 상기 게이트 절연층 위에 배치되고, 상기 이산 홀 레벨 Ho를 상기 전도대 최저점 Ec2 보다 낮게 위치시켜 제로 바이어스가 적용되도록 하여 n-터미널 특성을 획득하는 게이트 금속층을 포함한다.

Description

전도대 전자 채널 및 단일-터미널 응답을 가지는 전계 효과 트랜지스터{FIELD EFFECT TRANSISTOR WITH CONDUCTION BAND ELECTRON CHANNEL AND UNI-TERMINAL RESPONSE}
본 특허는 2010년 2월 10일자에 출원된 미국 가출원 번호 제61/303,025호의 이점을 청구하며, 이의 전체 교시는 본원의 참고로 인용된다.
본 개시는 단일-터미널 응답을 갖는 전계 효과 트랜지스터("FET")에 대한 것이고, 보다 상세하게는 n- 및 p-터미널 특성 모두를 갖는 FET에서 사용하기 위한 양극 및 음극 게이트 바이어스 모두를 위한 전도대 전자들을 포함하는 채널을 형성하는 공통 에피층 구조에 대한 것이다.
종래 상보성 금속 산화막 반도체(complementary metal-oxide semiconductor, "CMOS") 기술은 전도대 전자들(conduction band electrons)을 이용하여 n-터미널 특성을 갖는 장치에서 전도성 채널을 형성하고 p-터미널 특성을 갖는 장치에서 가전자대 전자 (홀)을 형성한다. n-채널 및 p-채널 장치들의 터미널 특성은 "상보적"인 것으로 언급된다. 그런 상보적인 장치들이 직렬로 연결되면, 기본 논리 게이트 또는 인버터를 형성한다. 이런 기본 상보적 설계는 그것의 단순함 및 낮은 전원 소비로 인하여 수 십년 동안 디지털 전자공학을 지배해 왔다; 그러나, p-채널 특성을 갖는 장치의 성능이 n-채널 특성을 갖는 장치보다 열등한데, 이는 가전자대 전자 또는 홀(hole)이 전도대 전자보다 실질적으로 낮은 이동성을 나타내기 때문이다. 이는 CMOS 인버터의 성능을 제한한다.
선행 기술은 p- 및 n- 터미널 특성을 모두 갖는 장치를 위하여 전도대 전자를 이용하는 전도성 채널의 형성에 대해 기재하고 있다(미국 특허 번호 제5,355,005호를 보라). 그러나, 각 타입의 장치는 그 자신의 에피층 구조를 이용하고, 이는 제조의 복잡성 및 비용 증가를 야기한다.
본 발명은 단일-터미널 응답을 갖는 전계 효과 트랜지스터("FET")에 대한 것이고, 보다 상세하게는 n- 및 p-터미널 특성 모두를 갖는 FET에서 사용하기 위한 양극 및 음극 게이트 바이어스 모두를 위한 전도대 전자들을 포함하는 채널을 형성하는 공통 에피층 구조에 대한 것이다.
본 발명의 일 실시예는 이산 홀 레벨 Ho를 갖는 제1 반도체 층과; 전도대 최저점 Ec2를 갖는 제2 반도체 층과; 상기 제1 및 제2 반도체 층들 사이에 배치된 와이드 밴드갭 반도체 장벽층과; 상기 제1 반도체 층 위에 배치된 게이트 절연층과; 상기 게이트 절연층 위에 배치되고 상기 이산 홀 레벨 Ho를 상기 전도대 최저점 Ec2보다 낮게 위치시켜 제로 바이어스가 적용되어 n-터미널 특성을 획득하도록 선택된 유효 일함수를 가지는 게이트 금속층을 포함하는 n-채널 트랜지스터이다.
본 발명의 다른 실시예는 이산 홀 레벨 Ho를 갖는 제1 반도체 층과; 전도대 최저점 Ec2를 갖는 제2 반도체 층과; 상기 제1 및 제2 반도체 층들 사이에 배치된 와이드 밴드갭 반도체 장벽층과; 상기 제1 반도체 층 위에 배치된 게이트 절연층과; 상기 게이트 절연층 위에 배치되고 상기 이산 홀 레벨 Ho를 상기 전도대 최저점 Ec2보다 낮게 위치시켜 제로 바이어스가 적용되어 p-터미널 특성을 획득하도록 선택된 유효 일함수를 가지는 게이트 금속층을 포함하는 n-채널 트랜지스터이다.
본 발명의 또 다른 실시예는 제1 이산 홀 레벨 Ho를 가지는 제1 반도체 층과; 전도대 최저점 Ec2를 갖는 제2 반도체 층과; 상기 제1 및 제2 반도체 층들 사이에 배치된 제1 와이드 밴드갭 반도체 장벽층과; 상기 제1 반도체 층 위에 배치된 제1 게이트 절연층과; 상기 제1 게이트 절연층 위에 배치되고 상기 이산 홀 레벨 Ho를 상기 전도대 최저점 Ec2보다 낮게 위치시켜 제로 바이어스가 적용되어 n-터미널 특성을 획득하도록 선택된 유효 일함수를 가지는 제1 게이트 금속층을 포함하는, n-터미널 특성을 갖는 n-채널 트랜지스터를 포함하는 인버터 회로이다. 상기 n-터미널 특성을 갖는 n-채널 트랜지스터는 n-타입 전도성을 갖는 제1 확장부를 더 포함한다. 상기 인버터 회로는, 제2 이산 홀 레벨 Ho를 갖는 제3 반도체 층과; 제2 전도대 최저점 Ec2를 갖는 제4 반도체 층과; 상기 제3 및 제4 반도체 층들 사이에 배치된 제2 와이드 밴드갭 반도체 장벽층과; 상기 제3 반도체 층 위에 배치된 제2 게이트 절연층과; 상기 제2 게이트 절연층 위에 배치되고 상기 제2 이산 홀 레벨 Ho를 상기 제2 전도대 최저점 Ec2 보다 낮게 위치시켜 제로 바이어스가 적용되어 p-터미널 특성을 획득하도록 선택되는 제2 유효 일함수를 갖는 제2 게이트 금속층을 포함하는 p-터미널 특성을 갖는 n-채널 트랜지스터를 더 포함한다. 상기 p-터미널 특성을 갖는 n-채널 트랜지스터는 n-타입 전도성을 갖는 제2 확장부를 더 포함한다.
본 발명의 또 다른 실시예는 제1 이산 홀 레벨 Ho를 갖는 제1 반도체 층과; 전도대 최저점 Ec2를 갖는 제2 반도체 층과; 상기 제1 및 제2 반도체 층들 사이에 배치되는 와이드 밴드갭 반도체 장벽층을 포함하는 인버터 회로이다. 상기 인버터 회로는 상기 제1 반도체 층 위에 배치되는 제1 게이트 절연층과; 상기 제1 게이트 절연층 위에 배치되고, 상기 제1 이산 홀 레벨 Ho를 상기 전도대 최저점 Ec2보다 낮게 위치시켜 제로 바이어스가 적용되어 n-터미널 특성을 획득하도록 선택되는 유효 일함수를 갖는 제1 게이트 금속층과; 상기 제1 반도체 층 위에 배치되는 제2 게이트 절연층과; 상기 제2 게이트 절연층 위에 배치되고, 상기 제2 이산 홀 레벨 Ho를 상기 제2 전도대 최저점 Ec2 보다 낮게 위치시켜 제로 바이어스가 적용되어 p-터미널 특성을 획득하도록 선택되는 제2 유효 일함수를 가지는 제2 게이트 금속층을 더 포함한다.
본 발명의 또 다른 실시예는 n-터미널 특성을 갖는 n-채널 트랜지스터를 포함한다. 상기 n-채널 트랜지스터는 이산 홀 레벨 Ho를 갖는 층을 제공하는 수단과; 전도대 최저점 Ec2를 갖는 층을 제공하는 수단과; 상기 이산 홀 레벨 Ho를 갖는 층과 상기 전도대 최저점 Ec2를 갖는 층 사이의 와이드 밴드갭 장벽을 제공하는 수단을 포함한다. 상기 n-채널 트랜지스터는, 이산 홀 레벨 Ho를 갖는 층 위에 절연층 제공 수단과; 상기 이산 홀 레벨 Ho를 상기 전도대 최저점 Ec2보다 낮게 위치시켜 제로 바이어스가 게이트 금속층에 적용되도록 하여 n-터니멀 특성을 획득되도록 선택되는 유효 일함수를 갖는 게이트의 구현을 위하여 상기 절연층 위에 배치되는 수단을 더 포함한다.
본 발명의 또 다른 일 실시예는 p-터미널 특성을 갖는 n-채널 트랜지스터이다. 상기 n-채널 트랜지스터는 이산 홀 레벨 Ho를 갖는 층을 제공하는 수단과; 전도대 최저점 Ec2를 갖는 층을 제공하는 수단과; 상기 이산 홀 레벨 Ho를 갖는 층과 상기 전도대 최저점 Ec2를 갖는 층 사이의 와이드 밴드갭 장벽을 제공하는 수단을 포함한다. 상기 n-채널 트랜지스터는, 상기 이산 홀 레벨 Ho를 갖는 층 위의 절연층을 제공하는 수단과; 상기 이산 홀 레벨 Ho를 상기 전도대 최저점 Ec2보다 낮게 위치시켜 상기 게이트 금속층에 제로 바이어스가 적용되도록 하여 p-터미널 특성을 획득하도록 하는 유효 일함수를 갖는 게이트를 구현하기 위하여, 상기 절연층 위에 배치되는 수단을 더 포함한다.
본 발명의 또 다른 일 실시예는 이산 홀 레벨 Ho를 갖는 층을 구현하기 위한 수단과; 전도대 최저점 Ec2를 갖는 층을 구현하기 위한 수단과; 상기 제1 이산 홀 레벨 Ho를 갖는 층과 상기 전도대 최저점 Ec2를 갖는 층 사이에 와이드 밴드갭 장벽을 구현하기 위한 수단을 포함하는 인버터 회로이다. 상기 인버터 회로는 이산 홀 레벨 Ho를 갖는 층 위의 제1 절연층을 구현하기 위한 수단과; 상기 제1 이산 홀 레벨 Ho를 상기 전도대 최저점 Ec2보다 낮게 위치시켜 제로 바이어스가 적용되어 n-터미널 특성을 획득하도록 선택되는 제1 유효 일함수를 갖는, 상기 제1 절연층 위의 제1 게이트를 구현하기 위한 수단과; 상기 이산 홀 레벨 Ho를 갖는 층 위의 제2 절연층을 구현하기 위한 수단과; 상기 제2 이산 홀 레벨 Ho를 상기 제2 전도대 최저점 Ec2보다 낮게 위치하여 제로 바이어스가 적용되어 p-터미널 특성을 획득하도록 선택되는 제2 유효 일함수를 갖는, 상기 제2 절연층 위의 제2 게이트를 구현하기 위한 수단을 더 포함한다.
본 발명의 또 다른 실시예는 이산 홀 레벨 Ho를 갖는 제1 반도체 층과; 전도대 최저점 Ec2를 갖는 제2 반도체 층과; 상기 제1 및 제2 반도체 층들 사이에 배치된 와이드 밴드갭 반도체 장벽층을 포함하는 n-채널 트랜지스터를 포함하는 장치로서, 상기 n-채널 트랜지스터는 상기 제1 반도체 층 위에 배치된 게이트 절연층과; 상기 게이트 절연층 위에 배치되고, 상기 이산 홀 레벨 Ho을 상기 전도대 최저점 Ec2 보다 낮게 위치시켜 제로 바이어스가 적용되도록 하여 n-터미널 특성을 획득하도록 선택되는 유효 일함수를 갖는 게이트 금속층을 더 포함한다.
본 발명의 또 다른 실시예는 이산 홀 레벨 Ho를 갖는 제1 반도체 층과; 전도대 최저점 Ec2를 갖는 제2 반도체 층과; 상기 제1 및 제2 반도체 층들 사이에 배치된 와이드 밴드갭 반도체 장벽층을 포함하는 n-채널 트랜지스터를 포함하는 장치로서, 상기 n-채널 트랜지스터는 상기 제1 반도체 층 위에 배치되는 게이트 절연층과; 상기 게이트 절연층 위에 배치되고, 상기 이산 홀 레벨 Ho를 상기 전도대 최저점 Ec2 보다 낮게 위치시켜 제로 바이어스가 적용되도록 하여 p-터미널 특성을 획득하도록 선택되는 유효 일함수를 갖는 게이트 금속층을 더 포함한다.
[0014] 본 발명의 또 다른 실시예는, 제1 이산 홀 레벨 Ho를 갖는 제1 반도체 층과; 전도대 최저점 Ec2를 갖는 제2 반도체 층과; 상기 제1 및 제2 반도체 층들 사이에 배치된 와이드 밴드갭 반도체 장벽층을 포함하는 인버터 회로를 포함하는 장치이다. 상기 인버터 회로는 상기 제1 반도체 층 위에 배치되는 제1 게이트 절연층과; 상기 제1 게이트 절연층 위에 배치되고, 상기 제1 이산 홀 레벨 Ho를 상기 전도대 최저점 Ec2 보다 낮게 위치시켜 제로 바이어스가 적용되어 n-터미널 특성을 획득하도록 선택되는 제1 유효 일함수를 갖는 제1 게이트 금속층과; 상기 제1 반도체 층 위에 배치되는 제2 게이트 절연층과; 상기 제2 게이트 절연층 위에 배치되고, 상기 제2 이산 홀 레벨 Ho을 상기 제2 전도대 최저점 Ec2보다 낮게 위치시켜 제로 바이어스가 적용되어 p-터미널 특성을 획득하도록 선택되는 제2 유효 일함수를 갖는 제2 게이트 금속층을 더 포함한다.
본 발명에 따르면, n- 및 p-터미널 특성 모두를 갖는 FET에서 사용하기 위한 양극 및 음극 게이트 바이어스 모두를 위한 전도대 전자들을 포함하는 채널을 형성하는 공통 에피층 구조를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 단일-터미널 트랜지스터에서 사용되는 층 구조를 도시한다.
도 2는 도 1에서 도시된 층 구조의 상세도를 도시한다.
도 3은 열 평형(바이어스= 0V)에서 도 2에서 보여준 층 구조의 상대적인 에너지 레벨을 도시하고 있는 계산된 밴드 다이어그램이다.
도 4는 그 게이트 전극에 적용된 -0.1 V 바이어스 하에서 도 2에서 보여준 층 구조의 계산된 에너지 밴드 다이어그램이다.
도 5는 도 2에서 보여준 층 구조를 위한 게이트 바이어스 V의 기능으로서 InAs 층 ns에서의 계산된 전자 시트 캐리어 밀도를 도시한다.
도 6은 변수로서 SR = non/noff 로 도 2의 층 구조의 p-터미널 동작을 위한 다른 InAs 층 두께의 경우 오프-상태와 온-상태에서 계산된 InAs 시트 전자 농도를 도시한다.
도 7은 도 2의 층 구조를 이용하여 제작된 MOSFET을 도시한다.
도 8은 도 2의 층 구조를 이용하여 제작된, 직렬로 연결된 두 개의 단일-터미널 장치들을 포함하는 상보적 인버터 회로를 도시한다.
도 9는 도 8의 인버터 회로의 온-상태의 경우 p- 및 n-터미널 장치의 채널 전자 차지 대 입력 전압을 도시한다.
도 10은 도 8의 인버터 회로의 오프-상태에서 p- 및 n-터미널 장치의 채널 전자 차지 대 입력 전압을 도시한다.
본원의 측면들은 도면을 참조하여 하기의 상세 기재로부터 가장 쉽게 이해된다. 산업의 표준 관행에 따라 다양한 특징들이 규모에 따라 그려지지 않았음을 강조한다. 상기 다양한 특징들의 치수는 논의의 명확성을 위해 증가 또는 감소될 수 있다. 또한, 다음 기재는 서로 접촉한 상태로 하나 이상의 층을 보여준다. 그런 접촉은 직접적으로 물리적인 접촉이 될 수 있고, 또는 개재층이 있으면 간접적인 커플링을 통하여 상기 접촉은 간접적일 수 있다.
여기에 기재되는 실시예들은 전도 채널 공통 및 단일 반도체 층 구조를 이용하는 p- 및 n-터미널 특성을 모두 갖는 장치를 위한 전도대 전자로 형성되는 전도 채널이 있는 트랜지스터를 제공하고; 그것은 단일-터미널 장치이다.
본 발명의 일 실시예에 따른 단일-터미널 트랜지스터에 사용되는 층 구조는 도 1에서 도시되고, 참조 번호 100으로 지정된다. 상기 층 구조 (100)은 게이트 금속층 (102), 게이트 절연층 (104), 가전자대 최고점을 갖는 제1 반도체 층 (106), 와이드 밴드갭 반도체 장벽층 (108), 전도대 최저점을 갖는 제2 반도체 채널 층 (110), 와이드 밴드갭 반도체 버퍼층 (112), 페르미 준위 피닝 층 (114), 및 기판 (116)을 포함한다. 상기 게이트 금속층 (102)는 적절한 유효 일함수를 갖는 금속을 포함하고, 아래에서 더욱 상세히 기재한다. 상기 가전자대 최고점을 갖는 제1 반도체 층 (106)을 포함하는 물질이 선택되어 가전자대 최고점 Ev1 이 상기 전도대 최저점을 갖는 제2 반도체 층 (110)을 포함하는 물질의 전도대 최저점 Ec2 부근에 위치한다. 상기 페르미 준위 피닝 층 (114)는 적절한 에너지 위치에서 상기 구조 (100)의 후방에서 상기 페르미 준위를 고정하고, 하기에서 더욱 상세히 설명한다. 층 (106-116)은 참조 번호 118로 집합적으로 지정된다.
도 2는 상기 층 구조 100의 상세구조를 도시한다. 도 2에 도시된 것처럼, 상기 와이드 밴드갭 장벽 (108) 및 버퍼 층 (112)는 AlAsSb를 포함하고 상기 제1 반도체 층 (106)은 GaSb를 포함하고, 상기 제2 반도체 채널 층 (110)은 InAs를 포함한다. 상기 선택된 물질들의 경우, EV1 = -4.79 eV 및 EC2 = -4.9 eV이다. 상기 페르미 준위 피닝 층 (114)은 그것의 밴드갭 내에서 이산 에너지 레벨을 갖는 와이드 밴드갭 반도체 층, 높은 결함의 인터페이스, 또는 적절한 장벽 높이를 갖는 쇼트키 접촉을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 절연층 (104)는 약 30nm의 두께를 갖는 하프늄 산화물(HfO2)을 포함한다. 동일 또는 다른 실시예에 있어서, 상기 게이트 금속층 (102)는 특히 탄탈륨 질화물(TaN), 티타늄 질화물(TiN), 텅스텐(W), 탄탈륨(Ta), 몰리브덴(Mo), 및 루테늄(Ru) 중 어느 하나를 포함할 수 있다. 상기 물질들의 유효 일함수의 조절은 하기 기재한 것처럼 목적을 위해 바람직한 유효 일함수를 성취하기 위한 프로세스 조건들의 조정을 통해 성취될 수 있다.
도 3은 열평형(바이어스= 0 V)에서 도 2의 단일-터미널 장치 층 구조의 상대적인 에너지 레벨을 도시하는 계산된 밴드 다이어그램이다. 상기 페르미 준위 EF 는 페르미 준위 피닝 층 (114)를 이용하여 절대 에너지 -4.72 eV(상대 에너지 0 eV)에서 위치한다. 플랫 밴드 조건은 상기 페르미 준위 피닝 위치와 동등한, 4.72eV의 유효 일함수 Φm를 갖는 금속을 선택함으로써 획득된다. 평형 및 제로 바이어스에서, 그것의 파동함수 ψHo (무거운 또는 가벼운 홀 레벨)로 보여지는 이산 GaSb 에너지 레벨 Ho은 InAs 전도대 최저점 Ec2보다 낮게 위치한다. 그것의 파동함수 ψEo (전자의 그라운드 레벨)로 보여지는 상기 이산 InAs 에너지 레벨 E0 이 EF 위에 실질적으로 위치하고, 트랜지스터는 오프가 되고 InAs 채널 층의 상기 전자 시트 캐리어 농도 ns 는 낮다. 도 3에서 보여지는 경우는, ns = 7.3x109 cm-2이다.
도 4는 상기 게이트 전극에 적용된 -0.1V 바이어스 하에서 도 2에 도시된 단일-터미널 장치 층 구조의 계산된 에너지 밴드 다이어그램이다. 하이브리드 상태 Ehybrid (그것의 파동함수 ψhybrid 로 보여진다)가 형성되고 실질적으로 EF 아래에 위치하고 상기 InAs 채널 층의 전도대에서 전자 밀도 non = 2.9x1012 cm- 2 로 까지 상승한다. 상기 하이브리드 상태가 적절한 게이트 바이어스 하에서 형성되면, 스위칭은 스위치 전압 Vs 에서 거의 즉시 발생하는 것으로 추정된다. Vs 는 -0.1V 약간 위에 위치하고, 단순화시키기 위해 -0.1V와 동일하게 세팅된다. 상기 하이브리드 상태가 형성되기 직전에, 층 구조는 상기 InAs 채널 층 전도대에서 noff = 1.6x109 cm- 2 로 오프되고, 스위칭 비율은 SR = non/noff = 1.84x103이 된다.
도 5는 도 2에 도시된 실시예에 따라 상기 단일-터미널 장치를 위한 게이트 바이어스 V의 기능으로서 상기 InAs 채널 층 ns 내의 계산된 전자 시트 캐리어 밀도를 도시한다. 도 3-4에서 이미 기재된 바처럼, 상기 게이트 바이어스가 0 V 에서 -0.1 V로 낮아질 때 상기 InAs 층 110의 전자 채널이 턴온되어 p-터미널 특성이 나타난다. 상기 장치의 p-터미널 동작에서 임계점에서 게이트 전압(임계 전압 Vt)은 스위치 전압 Vs = -0.1 V과 동등하다. 상기 하이브리드 상태의 형성은 상기 장치를 거의 하이 non 로 운반하는, 극적인 전자 밀도 부스터로서 행동한다. 이는 "밀리볼트 스위치"를 위한 바람직한 특성으로, p-터미널 동작에서 도 2에서 보여준 단일-터미널 층 구조을 위한 하이 SR이 된다. 스위칭은 층 두께, 조성 등에 있어서 측면의 불균질성 때문에 표시한 것처럼 급작스럽게 일어나지 않을 것이다. 게다가, 도 5에 도시된 바와 같이, 층 구조 (100)(도 2)는 게이트 바이어스가 0V 위로 증가되면, 양극 Vt 를 갖는 표준 n-터미널 모드에서 동작된다. 결론적으로, 상기 단일-터미널 층 구조 (100) (도 2)는 음극 및 양극 게이트 전압을 위하여 각각 p- 및 n- 터미널 특성으로 동작될 수 있다. 두 경우 모두, 전도 채널은 InAs 채널 층 (110) 내의 전도대 전자에 의해 형성된다.
도 6은 변수로써 SR = non/noff를 갖는 단일-터미널 층 구조 (100)(도 2)의 p- 터미널 동작을 위해 다른 InAs 층 두께의 경우 오프-상태와 온-상태에서의 계산된 InAs 시트 전자 농도를 도시한다. 특히, 선 (600)은 1.5 nm (SR=1.5x106)의 InAs 층 두께에 대응하고, 선 (602)는 2.0 nm (SR=5.8x104)의 InAs 층 두께에 대응하고, 선 (604)는 3.0 nm (SR=1.5x103)의 InAs 층 두께에 대응한다. SR이 높아질 수록 InAs 층 두께가 얇아진다. 모든 곡선에서 보여진 최저 non 는 4.3x1011 cm-2이다. SR는 더 높은 non으로 떨어진다. 상기 하이브리드 상태의 정확한 계산은 더 높은 단일화된 유효 질량 및 비포물선 상태로 인하여 최고 3 가지 요인에 의해 더 높아지는 non 수치(동시에 noff 수치)로 이끄는 것으로 기대될 수 있다. 반면에, 그 결과에 따른 전지장은 실질적으로 non 수치 및 SR을 감소시킬 수 있다.
도 7은 도 1 및 도 2에서 보여진 실시예에 따른 층 구조를 이용하여 제작된 MOSFET (700)을 도시한다. n-타입 확장부 (702)는 이온 주입 또는 가상 채널과 같은 표준 수단을 이용하여 구현될 수 있다.
도 8은 직렬로 연결된 두 개의 단일-터미널 장치들 (802, 804)을 포함하는 상보적 인버터 회로 (800)을 도시한다. 상기 n-터미널 장치는 유효 일함수 Φm1를 갖는 게이트 금속 (806)을 이용하고, p-터미널 장치는 유효 일함수 Φm2를 갖는 게이트 금속 (808)을 이용한다. 본 발명의 일 실시예에서, VD =0.2 V, Φm1= 4.52 eV, Φm2= 4.72 eV이다. n-터미널 장치(802)는 n-타입 전도성을 갖는 제1 확장부(810)의 세트를 포함하고, p-터미널 장치(804)는 n-타입 전도성을 갖는 제2 확장부(820)의 세트를 포함하고 있다.
도 9는 인버터 회로 (800) (도 8)의 온-상태의 경우 p-터미널 장치 (804) (선 900으로 표시됨) 및 n-터미널 장치 (802)(선 902로 표시됨)의 채널 전자 차지 대입력 전압을 도시한다. p-터미널 장치의 경우 (904, 906) 지점에서 각각 동작하는 게이트-소스 전압 (S) 및 게이트-드레인 전압 (D)과 n-터미널 장치의 경우 (908) 지점에서 동작하는 게이트-소스 전압 및 게이트-드레인 전압 (양 전압이 동일하다)이 보여지고 있다.
도 10은 인버터 회로 (800) (도 8)의 오프-상태의 경우 p-터미널 장치 (804)(선 1000으로 표시됨)과 n-터미널 장치 (802) (선 1002로 표시됨)의 채널 전자 차지 대 입력 전압을 도시한다. p-터미널 장치의 경우 1004 지점에서 동작하는 게이트-소스 전압 및 게이트-드레인 전압 (양 전압이 동일하다)과, n-터미널 장치의 경우 1008, 1010 지점에서 각각 동작하는 게이트-소스 전압 및 게이트-드레인 전압이 보여진다.
여기에서 기재되고 도시된 실시예들은 고성능("HP"), 낮은 동작 전원("LOP"), 및 낮은 대기 전원("LSTP") 장치에서 구현될 수 있다. 게다가 여기에서 기재된 모든 트랜지스터들은 하나 이상의 트랜지스터를 갖는 어떠한 전자 장치 및/또는 회로에서 구현될 수 있다.
앞서 하나 이상의 실시예들이 보여지고 기재된 반면, 당업자에 의해 형태 및 상세에 있어서의 다양한 변화가 본 발명의 기재의 사상 및 범위를 벗어나지 않고 수행될 수 있는 것으로 이해된다. 예를 들어, 기재 방법들의 다양한 단계들이 다른 순서로 실행, 또는 순차적으로 실행, 결합되어 실행, 분리되어 실행, 다른 단계와 대체되어 실행, 전반적으로 제거되어 실행될 수 있다. 추가로, 본 기재의 방법에서 도시 또는 다른 곳에서 기재된 다양한 기능들이 추가 및/또는 대안 기능을 제공하기 위해 결합될 수 있다. 그러므로, 청구항은 본 기재와 합치되는 수준으로 넓게 해석되어야만 한다.
102: 게이트 금속층
104: 게이트 절연층
106: 가전자대 최고점을 갖는 반도체 층
108: 와이드 밴드갭 반도체 장벽층
110: 전도대 최저점을 갖는 반도체 층
112: 와이드 밴드갭 반도체 버퍼층
114: 페르미 준위 피닝 층 114
116: 기판

Claims (25)

  1. n-채널 트랜지스터에 있어서,
    이산 홀 레벨 H0를 갖는 제1반도체층과;
    전도대 최저점 Ec2를 갖는 제2 반도체 층과;
    상기 제1 및 제2 반도체 층들 사이에 배치된 와이드 밴드갭 반도체 장벽층과;
    상기 제1 반도체 층 위에 배치된 게이트 절연층과;
    상기 게이트 절연층 위에 배치되고 상기 이산 홀 레벨 Ho를 상기 전도대 최저점 Ec2보다 낮게 위치시켜 제로 바이어스가 적용되도록 선택된 유효 일함수를 가지는 게이트 금속층을 포함하는 n-채널 트랜지스터.
  2. 제1항에 있어서,
    상기 Ec2=-4.9 eV인 것인 n-채널 트랜지스터.
  3. 제1항에 있어서,
    상기 n-채널 트랜지스터에 포함되는 게이트 금속층의 유효 일함수는 4.52 eV가 되어 n-터미널 특성을 획득하거나; 또는
    상기 n-채널 트랜지스터에 포함되는 게이트 금속층의 유효 일함수는 4.72 eV가 되어 p-터미널 특성을 획득하는 것인 n-채널 트랜지스터.
  4. 제1항에 있어서,
    상기 와이드 밴드 갭 반도체 장벽층은 AlAsSb을 포함하는 것인 n-채널 트랜지스터.
  5. 제1항에 있어서,
    상기 와이드 밴드 갭 반도체 장벽층은 2nm의 두께를 갖는 것인 n-채널 트랜지스터.
  6. 제1항에 있어서,
    상기 제1반도체 층은 GaSb를 포함하고, 2nm의 두께를 갖는 것인 n-채널 트랜지스터.
  7. 제1항에 있어서,
    상기 제2반도체 층은 InAs를 포함하고, 2nm의 두께를 갖는 것인 n-채널 트랜지스터.
  8. 제1항에 있어서,
    기판과;
    상기 기판 상에 배치된 페르미 준위 피닝 층과;
    n-타입 전도성을 갖는 확장부들과;
    상기 제2반도체 층과 상기 페르미 준위 피닝 층 사이에 배치된 와이드 밴드갭 버퍼 층을 더 포함하는 것인 n-채널 트랜지스터.
  9. 제8항에 있어서,
    상기 와이드 밴드갭 반도체 버퍼 층은 AlAsSb를 포함하는 것인 n-채널 트랜지스터.
  10. 제8항에 있어서,
    상기 와이드 밴드갭 반도체 버퍼 층의 두께는 20nm인 것인 n-채널 트랜지스터.
  11. 제1항에 있어서,
    상기 게이트 금속층은 TaN, TiN, W, Ta, Mo 및 Ru로 구성된 그룹 중에서 선택되는 어느 하나의 금속을 포함하는 것인 n-채널 트랜지스터.
  12. 제1항에 있어서,
    상기 게이트 절연층은 HfO2를 포함하는 것인 n-채널 트랜지스터.
  13. 제8항에 있어서,
    상기 페르미 준위 피닝 층은 와이드 밴드갭 반도체 층을 포함하고, 이 와이드 밴드갭 반도체 층은 그 밴드갭 내부에 이산 에너지 레벨을 갖는 것인 n-채널 트랜지스터.
  14. 삭제
  15. 제8항에 있어서,
    상기 페르미 준위 피닝 층은 쇼트키 접촉을 포함하는 것인 n-채널 트랜지스터.
  16. 인버터 회로에 있어서,
    제1이산 홀 레벨 H0를 갖는 제1반도체 층과, 전도대 최저점 EC2를 갖는 제2반도체 층과, 상기 제1 및 제2 반도체 층들 사이에 배치된 제1 와이드 밴드갭 반도체 장벽층과, 상기 제1 반도체 층 위에 배치된 제1 게이트 절연층과, 상기 제1 게이트 절연층 위에 배치되고 상기 제1 이산 홀 레벨 H0를 상기 전도대 최저점 Ec2보다 낮게 위치시켜 제로 바이어스가 적용되어 n-터미널 특성을 획득하도록 선택된 제1 유효 일함수를 가지는 제1 게이트 금속층과, n-타입 전도성을 갖는 제1 확장부를 포함하는 n-터미널 특성을 갖는 n-채널 트랜지스터와;
    제2 이산 홀 레벨 H0를 갖는 제3 반도체 층과, 전도대 최저점 EC2를 갖는 제4 반도체 층과, 상기 제3 및 제4 반도체 층들 사이에 배치된 제2 와이드 밴드갭 반도체 장벽층과, 상기 제3 반도체 층 위에 배치된 제2 게이트 절연층과, 상기 제2 게이트 절연층 위에 배치되고 상기 제2 이산 홀 레벨 H0를 상기 제2 전도대 최저점 Ec2보다 낮게 위치시켜 제로 바이어스가 적용되어 p-터미널 특성을 획득하도록 선택된 제2 유효 일함수를 가지는 제2 게이트 금속층과, n-타입 전도성을 갖는 제2 확장부를 포함하는 p-터미널 특성을 갖는 n-채널 트랜지스터를 포함하는 인버터 회로.
  17. 제16항에 있어서,
    상기 전도대 최저점은 EC2=-4.9 eV이고;
    상기 제1 유효 일함수는 4.52 eV이고;
    상기 제2 유효 일함수는 4.72 eV인 것인 인버터 회로.
  18. 제16항에 있어서,
    상기 제1 및 제2 와이드 밴드 갭 반도체 장벽층 각각은 2nm의 두께를 갖는 AlAsSb를 포함하고;
    상기 제1 및 제3 반도체 층의 각각은 2nm의 두께를 갖는 GaSb를 포함하고;
    상기 제2 및 제4 반도체 층의 각각은 2nm의 두께를 갖는 InAs를 포함하는 것인 인버터 회로.
  19. 제16항에 있어서,
    상기 n-터미널 및 p-터미널 특성을 갖는 n-채널 트랜지스터 각각은,
    기판과;
    상기 기판 위에 배치되는 페르미 준위 피닝 층과;
    상기 제2 반도체 층과 상기 페르미 준위 피닝 층 사이에 배치되는 와이드 밴드갭 버퍼 층을 더 포함하는 것인 인버터 회로.
  20. 제19항에 있어서,
    상기 와이드 밴드갭 반도체 버퍼 층은 20nm의 두께를 갖는 AlAsSb를 포함하는 것인 인버터 회로.
  21. 제16항에 있어서,
    상기 제1 및 제2 게이트 금속층 중 적어도 어느 하나는 TaN, TiN, W, Ta, Mo 및 Ru로 구성되는 그룹으로부터 선택되는 어느 하나의 금속을 포함하는 것인 인버터 회로.
  22. 제16항에 있어서,
    상기 제1 및 제2 게이트 절연층은 HfO2을 포함하는 것인 인버터 회로.
  23. 제19항에 있어서,
    상기 페르미 준위 피닝 층은 와이드 밴드갭 반도체 층을 포함하고, 이 와이드 밴드갭 반도체 층은 그 밴드 갭 내부에 이산 에너지 레벨을 갖는 것인 인버터 회로.
  24. 삭제
  25. 제19항에 있어서,
    상기 페르미 준위 피닝 층은 쇼트키 접촉을 포함하는 것인 인버터 회로.
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