JP5409665B2 - 状態密度が設計された電界効果トランジスタ - Google Patents

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Description

本発明は、高移動度の量子井戸のチャネルおよび設計された状態密度（“DOS”）を有する電界効果トランジスタに関し、特に、チャネルキャリア密度およびドレイン電流を急速に（abrupt）スイッチングする相補型電界効果トランジスタに関するものである。
従来の高移動度の金属酸化膜半導体電界効果トランジスタ（“MOSFETs”）は、高移動度のバルク材料（例えば、Y. Xuan他の論文に記述の“High Performance submicron inversion -type enhancement-mode InGaAs MOSFETs with ALD Al2O3, HfO2 and HfAlO as gate dielectrics，” IEDM Tech Dig.， p. 637 （2007）を参照）、またはより高いバンドギャップの半導体層（例えば、R.J.W. Hill他の論文に記述の“１μm gate length, In0.53Ga0.47As channel thin body n-MOSFET on InP substrate with transconductance of 737 μS/μm，” Electron Lett.， Vol．44， p. 498 （2008）を参照）によって被覆された高移動度の量子井戸で伝導チャネルを形成する。In0.53Ga0.47Asなどの高移動度を有するバルク材料の電子の有効質量は小さく（mn=０.０４４）、低い有効状態密度
Figure 0005409665
となり、最大のデバイス電流を制限し得る。In0.53Ga0.47Asなどの典型的な被覆層（mn=０.０８６）は、いくらか高い質量を有するだけで、量子井戸の設計で統合された電子の有効質量mnを実質的に上げることができない。
従来のMOSFETは、電荷キャリアの熱活性化に頼り、かつ室温において６０mV／decのスレッショルドスイングSに制限される。縮小された(scaled)CMOSデバイスでは、スレッショルドスイングSは、短チャネル効果により、１００mV／decを超え易い。これは、実質的なソース−ドレイン間のリーク、および過度の電力損失ならびに熱生成をもまた生じさせ、縮小されたCMOS回路の性能を制限する。
nチャネルおよびp型チャネルトランジスタに用いられる層構造を提供する。
１つの態様によれば、nチャネルトランジスタを製作するのに用いる層構造を含む。層構造は、伝導帯底EC1を有する第１の半導体層、離散正孔準位H0を有する第２の半導体層、第１と第２の半導体層との間に配置された広バンドギャップ半導体バリア層、第１の半導体層の上方に配置されたゲート誘電体層、およびゲート誘電体層の上方に配置されたゲート金属層を含み、離散正孔準位H0は、伝導帯底EC1の下方に位置され、ゲート金属層にゼロバイアスが供給される。
もう１つの態様によれば、p型チャネルトランジスタを製作するのに用いる層構造を含む。層構造は、離散正孔準位H0を有する第１の半導体層、伝導帯底EC2を有する第２の半導体層、第１と第２の半導体層との間に配置された広バンドギャップ半導体バリア層、第１の半導体層の上方に配置されたゲート誘電体層、およびゲート誘電体層の上方に配置されたゲート金属層を含み、離散正孔準位H0は、伝導帯底EC2の下方に位置され、ゲート金属層にゼロバイアスが供給される。
もう１つの態様によれば、nチャネルトランジスタを製作するのに用いる層構造を含む。層構造は、伝導帯底EC1を有する層を提供する手段、離散正孔準位H0を有する層を提供する手段、および伝導帯底を有する層と離散正孔準位を有する層との間に広バンドギャップバリアを提供する手段を含む。層構造は、伝導帯底を有する層の上方に高k誘電体層を提供する手段、および高k誘電体層の上方に配置されたゲート金属層を提供する手段を更に含む。離散正孔準位H0は、伝導帯底EC1の下方に位置され、ゲート金属手段にゼロバイアスが供給される。
また、もう１つの態様によれば、p型チャネルトランジスタを製作するのに用いる層構造を含む。層構造は、離散正孔準位H0を有する層を提供する手段、伝導帯底EC2を有する層を提供する手段、および伝導帯底を有する層と離散正孔準位を有する層との間に広バンドギャップバリアを提供する手段を含む。層構造は、離散正孔準位を有する層の上方に高k誘電体層を提供する手段、および高k誘電体層の上方に配置されたゲート金属層を提供する手段を更に含む。離散正孔準位H0は、伝導帯底EC2の下方に位置され、ゲート金属層にゼロバイアスが供給される。
また、もう１つの態様によれば、第１の層構造を用いたnチャネルトランジスタおよび第２の層構造を用いたp型チャネルトランジスタを含む本質的に平面なインバータ回路を含む。第１の層構造は、伝導帯底EC1を有する第１の半導体層、第１の離散正孔準位H0を有する第２の半導体層、第１と第２の半導体層との間に配置された第１の広バンドギャップ半導体バリア層、第１の半導体層の上方に配置された第１のゲート誘電体層、および第１のゲート誘電体層の上方に配置された第１のゲート金属層を含み、第１の離散正孔準位H0は、伝導帯底EC1の下方に位置され、第１のゲート金属層にゼロバイアスが供給される。第２の層構造は、第２の離散正孔準位H0を有する第３の半導体層、伝導帯底EC2を有する第４の半導体層、第３と第４の半導体層との間に配置された第２の広バンドギャップ半導体バリア層、第３の半導体層の上方に配置された第２のゲート誘電体層、および第２のゲート誘電体層の上方に配置された第２のゲート金属層を含み、第２の離散正孔準位H0は、伝導帯底EC2の下方に位置され、第２のゲート金属層にゼロバイアスが供給される。
また、もう１つの態様によれば、第１の構造を用いたnチャネルトランジスタおよび第２の構造を用いたp型チャネルトランジスタを含む本質的に平面なインバータ回路を含む。第１の構造は、伝導帯底EC1を有する層を提供する手段、離散正孔準位H0を有する第１の層を提供する手段、および伝導帯底EC1を有する層と離散正孔準位を有する第１の層との間に第１の広バンドギャップバリアを提供する手段を含む。第１の構造は、伝導帯底EC1を有する層の上方に第１の高k誘電体層を提供する手段、および第１の高k誘電体層の上方に配置された第１のゲート金属層を提供する手段を更に含む。離散正孔準位H0は、伝導帯底EC1の下方に位置され、第１のゲート金属層にゼロバイアスが供給される。第２の構造は、離散正孔準位H0を有する第２の層を提供する手段、伝導帯底EC2を有する層を提供する手段、および伝導帯底EC2を有する層と離散正孔準位を有する第２の層との間に第２の広バンドギャップバリアを提供する手段を含む。第２の構造は、離散正孔準位を有する第２の層の上方に第２の高k誘電体層を提供する手段、および第２の高k誘電体層の上方に配置された第２のゲート金属層を提供する手段を更に含む。離散正孔準位H0は、伝導帯底EC2の下方に位置され、第２のゲート金属層にゼロバイアスが供給される。
またもう１つの態様によれば、層構造を用いて製作されたnチャネルトランジスタを含むデバイスを含み、伝導帯底EC1を有する第１の半導体層、離散正孔準位H0を有する第２の半導体層、および第１と第２の半導体層との間に配置された広バンドギャップ半導体バリア層を含む。層構造は、第１の半導体層の上方に配置されたゲート誘電体層、およびゲート誘電体層の上方に配置されたゲート金属層を更に含む。離散正孔準位H0は、伝導帯底EC1の下方に位置され、ゲート金属層にゼロバイアスが供給される。
またもう１つの態様によれば、層構造を用いて製作されたp型チャネルトランジスタを含むデバイスを含み、離散正孔準位H0を有する第１の半導体層、伝導帯底EC2を有する第２の半導体層、および第１と第２の半導体層との間に配置された広バンドギャップ半導体バリア層を含む。層構造は、第１の半導体層の上方に配置されたゲート誘電体層、およびゲート誘電体層の上方に配置されたゲート金属層を更に含む。離散正孔準位H0は、伝導帯底EC2の下方に位置され、ゲート金属層にゼロバイアスが供給される。
また、もう１つの態様によれば、第１の層構造を用いたnチャネルトランジスタおよび第２の層構造を用いたp型チャネルトランジスタを含む本質的に平面なインバータ回路を含むデバイスを含む。第１の層構造は、伝導帯底EC1を有する第１の半導体層、第１の離散正孔準位H0を有する第２の半導体層、第１と第２の半導体層との間に配置された第１の広バンドギャップ半導体バリア層、第１の半導体層の上方に配置された第１のゲート誘電体層、および第１のゲート誘電体層の上方に配置された第１のゲート金属層を含む。第１の離散正孔準位H0は、伝導帯底EC1の下方に位置され、第１のゲート金属層にゼロバイアスが供給される。第２の層構造は、第２の離散正孔準位H0を有する第３の半導体層、伝導帯底EC2を有する第４の半導体層、第３と第４の半導体層との間に配置された第２の広バンドギャップ半導体バリア層、第３の半導体層の上方に配置された第２のゲート誘電体層、および第２のゲート誘電体層の上方に配置された第２のゲート金属層を含む。第２の離散正孔準位H0は、伝導帯底EC1の下方に位置され、第２のゲート金属層にゼロバイアスが供給される。
本発明によれば、統合された電子の有効質量を有する高移動度MOSFETを提供し、最大電流レベルを増加することができる。また、CMOSデバイスのオフ状態の電流レベルを劇的に減少することができる。
１つの実施の形態による状態密度が設計されたMOSFETに用いられる層構造を示している。 図１Ａの層構造の１つの実施の形態のより詳細な図である。 図１Ｂの層構造のエネルギーバンド図である。 ２、５、および１０ｎｍの層厚のヒ化インジウム（InAs）層において、図１Ｂの層構造の統合された有効質量を示している。 ２ｎｍおよび５ｎｍのInAs層厚において、図１Ｂの層構造の電子シートキャリア濃度を示している。 もう１つの実施の形態による状態密度(DOS)が設計されたMOSFETに用いられる層構造を示している。 図３Ａの層構造の一つの実施の形態のより詳細な図である。 図３Ｂの層構造のエネルギーバンド図である。 対数目盛および線形目盛において、図１Ｂおよび３Ｂの層構造のシート電子密度対ゲートバイアスの関数を表すグラフである。 対数目盛および線形目盛において、図１Ｂおよび３Ｂの層構造のシート電子密度対ゲートバイアスの関数を表すグラフである。 図１Ｂまたは図３Ｂに示された層構造を組み込んだMOSFETを示している。 １つの実施の形態によるｎチャネルトランジスタに用いられる層構造を示している。 図６Ａの層構造の１つの実施の形態のより詳細な図である。 熱平均状態にある図６Ｂの層構造の相対的エネルギー準位を示す計算されたバンド図（calculated band diagram）である。 そのゲート電極に印加される−０.１Vのバイアスにある図６Ｂの層構造の相対的エネルギー準位を示す、計算されたバンド図（calculated band diagram）である。 対数目盛および線形目盛において、図６Ｂの層構造の計算された電子シートキャリア濃度対ゲートバイアスの関数を表すグラフである。 対数目盛および線形目盛において、図６Ｂの層構造の計算された電子シートキャリア濃度対ゲートバイアスの関数を表すグラフである。 １つの実施の形態によるp型チャネルトランジスタに用いられる層構造を示している。 図９Ａの層構造の１つの実施の形態のより詳細な図である。 熱平均状態にある図９Ｂの層構造の相対的エネルギー準位を示す、計算されたバンド図である。 そのゲート電極に印加される−０.１Vのバイアスにある図９Ｂの層構造の相対的エネルギー準位を示す、計算されたバンド図である。 対数目盛および線形目盛において、図９Ｂの層構造の計算されたホールシートキャリア濃度対ゲートバイアスの関数を表すグラフである。 対数目盛および線形目盛において、図９Ｂの層構造の計算されたホールシートキャリア濃度対ゲートバイアスの関数を表すグラフである。 相補型nおよびp型チャネルデバイス用の図８Ａ〜図８Ｂおよび図１１Ａ〜図１１Ｂに示されたデータをまとめた図である。 相補型nおよびp型チャネルデバイス用の図８Ａ〜図８Ｂおよび図１１Ａ〜図１１Ｂに示されたデータをまとめた図である。 直列接続された１つの実施の形態によるnおよびp型チャネルデバイスを含む相補型インバータ回路を示している。
本開示の態様は、添付の図面を参照して、次の詳細な説明から良く理解される。工業における標準実施に従って、種々の特徴が縮尺に描かれていないことを主張する。実際、種々の特徴の寸法は、議論の明確化のために、任意に増加または減少されてよい。また、次の説明は、２つ以上の層が互いに接触しているのを表している。このような接触は、直接の物理的接触であり得るか、または中間層を有して、接触は、例えば間接的な接合で間接的であってもよい。
ここに説明される実施の形態は、実質的に増加された、統合された電子の有効質量を有する高移動度MOSFETを提供し、最大電流レベルを増加する。ここに説明される実施の形態は、CMOSデバイスのオフ状態の電流レベルを劇的に減少するためにチャネルキャリアを急速にスイッチングするMOSFETを更に説明する。図１Ａ〜図５は、増加された電子の有効質量を有する層構造を示している。図６Ａ〜図１３は、急速にスイッチングする相補的なデバイスの２つの異なる層構造を示している。
１つの実施例によるDOSが設計されたMOSFETに用いられた層構造は、図１Ａに示され、かつ参照番号１００によって表される。構造１００は、ゲート金属１０２、高kゲート誘電体１０４、低い電子の有効質量mn1を有する高移動度チャネル半導体層１０６、高い電子の有効質量mn2を有する広バンドギャップ被覆半導体層１０８、および基板１１２を有する。被覆層は、その電子の有効質量mn2＞＞mn1となるように選択される。層１０６〜１１０は、参照番号１１４によってまとめて示される。
図１Ｂは、層構造１００の実施の形態のより詳細な図である。図１Ｂに示されたように、低い電子の有効質量を有する高移動度チャネル半導体層１０６は、約２〜１０nmの層厚を有するInAs（mn1＝０.０２３）を含む。高い電子の有効質量を有する広バンドギャップ被覆半導体層１０８は、約２０nmの層厚を有するアンチモン化砒化アルミニウム（aluminum arsenide antimonide； AlAsSb）（mn2＝０.３３）を含み、広バンドギャップ半導体のバッファ層１１０は、P+ドープのAlAsSbを含む。図１Ｂに示されたように、ゲート誘電体層の層厚は、約３０nmである。
図１Ｃは、５nmの InAs層１０６を有する図１Ｂに示されたように層構造１００、および離散的な電子エネルギー準位E0および正孔エネルギー準位H0のエネルギーバンド図を示している。InAs量子井戸層のバンドギャップEGは、０.４８eVであり、これは、量子サイズ効果により、０.３６eVのInAsのバルク値から０.１２eVだけ増加されたものである。
図２Ａは、図１Ｂに表された層構造１００の統合された有効質量mnのグラフを示しており、２、５、および１０nmの層厚のInAs層が、それぞれ点２００、２０２、および２０４で表されている。２nm のInAs量子井戸の統合された有効質量は、０.０６７に達し、InAsバルクの有効質量（mn1＝０.０２３）を２.９倍だけ上回り、InAsバルクに対して同一の２.９倍のDOS増加となる。
図２Ｂは、図１Ｂに示された層構造１００の電子シートキャリア濃度のグラフを示しており、２nm（mn＝０.０６７）および５nm（mn＝０.０３８）の層厚のInAs層が、それぞれライン２１０、２１２で表されている。より薄いInAs量子井戸を備えて増加したmnは、より高いDOSを示し、順に、同一のフェルミレベルEF−E0分離のために、より高い電子シートキャリア濃度を示す。
もう１つの実施の形態による状態密度が設計されたMOSFETに用いられた層構造は、図３Ａに示され、かつ参照番号３００によって表されている。図３Ａに示されたように、層構造３００は、ゲート金属層３０２、高kゲート誘電体層３０４、半導体障壁層３０６、低い電子の有効質量mn1を有する高移動度チャネル半導体層３０８、高い電子の有効質量mn2を有する広バンドギャップ被覆半導体層３１０、広バンドギャップ半導体のバッファ層３１２、および基板３１４を有する。被覆層３１０は、その電子の有効質量mn2＞＞mn1となるように選択される。半導体バリア層３０６は、酸化物半導体界面から高移動度チャネル半導体層３０８にある伝導チャネルの電子を分離する。バリア層３０６は、電子の輸送を改善するか、または低欠陥性の酸化物半導体界面を得るのに不可欠となり得、両要因は、最適なMOSFET動作を得るのに重要である。層３０６〜３１２は、参照番号３１６によってまとめて示される。
図３Ｂは、DOS設計のn−チャネルトランジスタを実装するための図３Ａの層構造３００の実施の形態のより詳細な図である。図３Ｂに示されたように、半導体バリア層３０６は、約１nmの層厚を有するアンチモン化ガリウム（GaSb）を含み、低い電子の有効質量を有する高移動度チャネル半導体層３０８は、約２〜１０nmの層厚を有するInAs（mn1＝０.０２３）を含む。高い電子の有効質量を有する広バンドギャップ被覆半導体層３１０は、約２０nmの層厚を有するアンチモン化砒化アルミニウム（AlAsSb）（mn2＝０.３３）を含み、広バンドギャップ半導体のバッファ層３１２は、P+ドープのAlAsSbを含む。
図３Ｃは、図３Ｂに描かれているように、層構造３００のエネルギーバンド図を示している。層構造３００は、５nmの InAs層３０８、および離散的な電子エネルギー準位E0および正孔エネルギー準位H0およびH1を有する。InAs量子井戸層のバンドギャップEGは、０.５３eVであり、量子サイズ効果により、０.３６eVのInAsのバルク値から０.１７eVだけ増加されたものである。統合された電子の有効質量mn＝０.０３３である。
図４Ａおよび４Ｂは、対数目盛（図４Ａ）および線形目盛（図４Ｂ）を表しており、図１Ｂに示された５nm のInAs層厚を有する層構造１００のシート電子密度対ゲートバイアスの関数（ライン４００、４０１（mn＝０.０３８）によって表されている）および図３Ｂに示された１nmの GaSb層厚／５nmのInAs層厚を有する層構造３００のシート電子密度対ゲートバイアスの関数（ライン４０２、４０３（mn＝０.０３３）によって表されている）のグラフを示している。図１Ｂに描かれている実施の形態のより高いシート電子密度は、より高い統合された有効質量mn、およびより低いSiO2膜換算膜厚（equivalent oxide thickness；EOT）によるものである。
図５は、図１Ｂに描かれている層構造１００を用いて実施された層構造を組み込んだMOSFET５００を示している。MOSFET５００は、図３Ｂに描かれている層構造３００を用いて実装されてもよいことが認識されるであろう。N型延伸部５０２は、イオン注入などの一般的な方法を用いて実施され得る。
図６Ａは、もう１つの実施の形態によるnチャネルトランジスタに用いられる層構造６００を示しており、ゲート金属層６０２、高kゲート誘電体６０４、伝導帯底（conduction band minimum）６０６を有する半導体チャネル層１、広バンドギャップ半導体バリア層６０８、価電子帯の頂上 （valence band maximum）６１０を有する半導体層２、広バンドギャップ半導体のバッファ層６１２、ドープされた広バンドギャップ半導体のバッファ層６１４、および基板６１６を含む。ゲート金属層６０２は、好適な仕事関数の金属が選択される。価電子帯の頂上６１０の半導体層２は、価電子帯の頂上EV2が伝導帯底６０６を有する半導体チャネル層１の伝導帯底Ec1の近傍に配置されるように選択される。層６０６〜６１４は、参照番号６１８によってまとめて示される。
図６Ｂは、n−チャネルトランジスタを実装するための図６Ａの層構造６００の実施の形態のより詳細な図である。広バンドギャップ半導体バリア層６０８、６１２は、約２nmおよび２０nmの層厚を有するAlAsSbをそれぞれ含み、価電子帯の頂上EV2６１０を有する半導体層２は、約２nmの層厚を有するGaSbを含み、かつ伝導帯底EC1６０６を有する半導体チャネル層１は、約２nmの層厚を有するInAsを含む。選択された材料では、EV2＝−４.７９eVおよびEC1＝−４.９eVである。ドープされた広バンドギャップ半導体のバッファ層は、P+ドープのAlAsSb層６１４を含む。１つの実施の形態では、高kゲート誘電体層６０４は、約３０nmの層厚を有する酸化ハフニウム（HfO2）を含み得る。同じまたは別の実施の形態では、ゲート金属層６０２は、窒化タンタル（TaN）を含み得る。
図７Ａは、図６Ｂに描かれているように、離散的な電子エネルギー準位E0（基底電子準位）および正孔エネルギー準位H0（重いまたは軽い正孔準位）を含む熱平均状態（バイアス＝０V）にある、nチャネルデバイス層構造６００の相対的エネルギー準位を表している計算されたバンド図を示している。フェルミレベルEF（点線）は、０eVのエネルギーに位置される。平均状態で、かつゼロバイアスにある時、離散正孔エネルギー準位（discrete hole energy level）H0（その波動関数ΨHoとともに示されている）は、InAsの伝導帯底Ec1の下方に位置する。離散InAsの電子エネルギー準位H0は、実質的にEFの上方に位置するため、トランジスタは、オフであり、電子シートキャリア濃度nsは、低くなる。図７Aに示されたケースでは、ns＝５.７×１０6cm-2である。離散準位E0の統合された電子の有効質量mnは、０.０６７であり、かつH0の統合された電子の有効質量mpは、０.４と推定される。効果的なゲート金属の仕事関数は、４.９５eVである。
図７Ｂは、ゲート電極に印加された＋０.１Vのバイアス下における、図６Ｂに描かれているnチャネルデバイス層構造６００の計算されたエネルギーバンド図を示している。ハイブリッド状態EH（シミュレータがハイブリッド状態を計算できないため、ここでは、その波動関数ΨHoは、GaSb層に示されているだけである）が形成される。図７Ｂに示されたEFおよびEHのエネルギー位置を用いると、電子密度δon=１.２x１０12cm-2は、InAs層で計算され、ハイブリッド状態の推定された、統合された有効質量mHは０.２となる。ハイブリッド状態の形成の直前、層構造は、InAs層のE0から生じた電子密度δoff =６.３x１０7cm-2でオフになり、“ハイブリッドスイッチング比（hybrid switching ratio）”HSR＝δon/δoff＝１.９×１０4を生じる。スイッチングは、ハイブリッド状態が好適なゲートバイアスにおいて形成された時、スイッチ電圧VSでほぼ瞬時に起こるとされている。スイッチングは、層厚、組成などの横方向の不均一性のため、前述ほど急速でない可能性がある。VSは、＋０.１Vよりやや低い可能性があるが、簡単にするために、次の説明で＋０.１Vと同じに設定される。ゲート電圧に対する微分ゲート効率（differential gate efficiency）（EHが形成される前のH0に対するInAs伝導帯底ECの変調）は、５５％である。
ハイブリッド状態の校正およびセルフコンシステント（首尾一貫した）計算は、そのエネルギー位置、波動関数、統合された有効質量、およびキャリア密度のいくらかの調整をさせ、かつ、EHの双極子の電荷により、GaSbおよびInAs層間の付加の電場を更に上げる。このような全ての調整は、δon およびHSRをいくらか低くさせ、かつVSをここで示される値と比較して、いくらかシフトし得る。実際には、最適条件における最大電子密度δon（システム内の１つだけの電荷がEHの双極子に対応している）は、
Figure 0005409665
２nmのInAs層厚において、δon の実際値は、約３−４x１０11cm-2であり、室温で達成可能なHSR値を約５０００に低下させ得る。より高いSNRは、より薄いInAs層で達成し得る。一般的に、上限のHSRは、０.５* ln（２） *（mH／mn） *exp（E0 - Ec）／kTを用いて推定され得、これはほぼexp（E0 - Ec）／kTと同じであり、その中のmH＝０.２およびmn＝０.０６７である。１.５、２、および５nmのInAs層厚において、E0 - Ec＝０.３８、０.２９、および０.１１eVは、室温でそれぞれ２.４ｘ１０6、７.３ｘ１０4、および７０の理論HSRとなる。
図８Ａおよび図８Ｂは、対数目盛（図８Ａ）および線形目盛（図８Ｂ）において、図６Ｂに描かれているnチャネル構造６００の計算された電子シートキャリア濃度ns対ゲートバイアスの関数のグラフを表している。VS上、およびVSの上方にあるnsは、ライン８００、８０１によって表された状態H0、またはライン８０２、８０３によって表された酸化層容量Coxの位置を用いて推定されることが認識されるであろう。オフ状態（９９mV／dec）のサブスレッショルドスイングSは、GaSb層に高い正孔の濃度が存在するため、制限される。サブスレッショルドスイングSは、上昇したが、チャネルのわずか４nm下方にある正孔層の存在は、短チャネル効果を効果的に抑える。一般的に、ハイブリッド状態は、基本的にデバイスを高い電子密度δon にほぼ即座に運ぶ、急速な電子密度ブースターとなる。これは、“ミリボルトスイッチ”の望ましい特性である。図６Ａ〜８Ｂに示された実施の形態は、高性能（“HP”）、低動作電力（“LOP”）、および低待機電力（“LSTP”）デバイスを実施するのに用いられ得る。
図９Ａは、もう１つの実施の形態によるp型チャネルトランジスタに用いられる層構造９００を示しており、ゲート金属層９０２、高kゲート誘電体９０４、価電子帯の頂上９０６を有する半導体チャネル層１、広バンドギャップ半導体バリア層９０８、伝導帯底９１０を有する半導体層２、広バンドギャップ半導体のバッファ層９１２、ドープされた広バンドギャップ半導体のバッファ層９１４、および基板９１６を含む。ゲート金属層９０２は、好適な仕事関数の金属を含む。価電子帯の頂上９０６の半導体層１は、価電子帯の頂上EV1が伝導帯底９１０を有する半導体チャネル層２の伝導帯底Ec2の近傍に配置されるように選択される材料を含む。層９０６〜９１４は、参照番号９１８によってまとめて示される。
図９Ｂは、p型チャネルトランジスタを実装するための図９Ａの層構造９００の実施の形態のより詳細な図である。広バンドギャップ半導体バリア及びバッファ層９０８、９１２、９１４は、AlAsSbを含み、価電子帯の頂上EV1９０６を有するチャネル層１は、GaSbを含み、かつ伝導帯底EC2９１０を有する層２は、InAsを含む。選択された材料では、EV1＝−４.７９eVおよびEC2＝−４.９eVである。ドープされた広バンドギャップ半導体のバッファ層はn+ドープのAlAsSb層を含む。１つの実施の形態では、高kゲート誘電体層９０４は、約３０nmの層厚を有する酸化ハフニウム（HfO2）を含み得る。同じまたは別の実施の形態では、ゲート金属層９０２は、窒化タンタル（TaN）を含み得る。
図１０Ａは、離散電子エネルギー準位E0（基底電子準位）および正孔エネルギー準位H0（重いまたは軽い正孔準位）を含む熱平均状態（バイアス＝０V）にある、図９Ｂに描かれているp型チャネルデバイス層構造の相対的エネルギー準位を示している、計算されたバンド図である。フェルミレベルEFは、０eVのエネルギーに位置される。平均状態で、かつゼロバイアスにある時、離散正孔エネルギー準位H0（その波動関数ΨHoとともに示されている）は、InAsの伝導帯底Ec2の下方に位置する。離散GaSbの正孔エネルギー準位H0は、実質的にEFの下方に位置するため、トランジスタは、オフであり、電子シートキャリア濃度psは、低くなる。図１０Ａに示されたケースでは、ps＝３.４×１０6cm-2である。効果的なゲート金属の仕事関数は、４.５５eVである。
図１０Ｂは、ゲート電極に印加された−０.１Vのバイアス下における、図９Ｂに描かれているp型チャネルデバイス層構造の計算されたエネルギーバンド図を示している。ハイブリッド状態EH（ここでは、その波動関数ΨHoは、GaSb層に示されているだけである）が形成される。ハイブリッド状態の電子および正孔の電荷を等しくするために、EHが形成される時（図示されていない）、EHは、EFと同じ位置に引き上げられる。システム内の１つだけの電荷がEHの双極子に対応している理想的なケースであるとして、電子密度δonは、７.５x１０11cm-2に推定され得る。より現実的な状況において、４.１x１０11cm-2のδonが推定される。ハイブリッド状態の形成の直前、層構造は、GaSb層のH0から生じる正孔密度δoff =５.３x１０7cm-2でオフになり、“ハイブリッドスイッチング比（hybrid switching ratio）”HSR＝δon/δoff ＝７.７×１０3を生じる。スイッチングは、ハイブリッド状態が好適なゲートバイアスにおいて形成された時、スイッチ電圧VSでほぼ瞬時に起こるとされている。スイッチングは、層厚、組成などの横方向の不均一性のため、前述ほど急速でない可能性がある。VSは、−０.１Vよりやや高い可能性があるが、簡単にするために、次の説明で−０.１Vと同じに設定される。ゲート電圧に対する微分ゲート効率（differential gate efficiency）（EHが形成される前のH0のInAs伝導帯底ECに対する変調）は、３９％である。
ハイブリッド状態の校正および自己矛盾のない（セルフコンシステント）計算は、そのエネルギー位置、波動関数、統合された有効質量、およびキャリア密度のいくらかの調整をさせ、かつ、EHの双極子の電荷により、GaSbおよびInAs層間の付加の電場を更に上げる。提案されたp型チャネルデバイスのスイッチングの性質（スイッチングの間、ハイブリッド状態を３００meVにまで引き上げる）により、ゲート電圧に対応するいくらかのヒステリシスが生じる。
図１１Ａおよび図１１Ｂは、対数目盛（図１１Ａ）および線形目盛（図１１Ｂ）において、図９Ｂに描かれているp型チャネル構造の計算された正孔シートキャリア濃度ps対ゲートバイアスの関数を示すグラフである。VS上、かつVSの下方にあるpsは、推定されることが認識されるであろう。オフ状態（８７mV／dec）のサブスレッショルドスイングSは、InAs層に高い電子の濃度が存在するため、制限される。サブスレッショルドスイングSは、上昇したが、チャネルにわずか４nm下方にある電子層の存在は、チャネルわずか4nm下で、短チャネル効果を効果的に抑える。一般的に、ハイブリッド状態は、基本的にデバイスを高い電子密度δon にほぼ即座に進ませる急速な電子密度ブースターとなる。これは、“ミリボルトスイッチ”の望ましい特性である。
図１２Ａおよび図１２Ｂは、相補型nチャネルデバイス（ライン１２００、１２０１で表されている）およびp型チャネルデバイス（ライン１２０２、１２０３で表されている）用の図８および図１１に示されたデータをまとめたグラフをそれぞれ示している。
オン状態の伝導は、nチャネルおよびp型チャネルデバイスの両方に対して同一の統合された有効質量（mH＝０.２）を備えたハイブリッド状態EHを経由するため、
p型チャネルのオン状態の特性は、n−チャネル挙動（behavior）を反映することになる。図９Ａ〜１２Ｂに示された実施の形態は、高性能（“HP”）、低動作電力（“LOP”）、および低待機電力（“LSTP”）デバイスを実施するのに用いられ得る。
図１３は、直列接続されたnチャネルデバイス（図６Ｂの層構造を用いた）１３００およびp型チャネルデバイス（図９Ｂの層構造を用いた）１３０２を含む相補型インバータ回路を示している。１つの実施例において、nおよびp型チャネルデバイスの効果的なゲートの仕事関数は、それぞれ４.９５および４.５５eVである。ゲート金属電極６０２および９０２の電圧は、それぞれデバイス１３００および１３０２のソース端子に応じて対応して表示される。図１３に示された実施の形態では、高性能（“HP”）、低動作電力（“LOP”）、および低待機電力（“LSTP”）デバイスを実施するのに用いられ得る。
ここで述べられた全てのトランジスタは、１つまたは１つ以上のトランジスタに用いられる任意の電子デバイスおよび／または回路に有利に実施され得ることが認識されるであろう。
一つ以上の実施の形態の前述の表現および説明において、本開示の精神及び範囲を逸脱しない限り、その形式および詳細において種々の変更がここで形成され得ることが当業者であれば、理解できるであろう。例えば、上述の方法の種々のステップは、異なる順序で実行されるか、または順次に実行されるか、統合されるか、または分割されるか、もう１つのステップに置き換えられるか、または完全に除去される。また、本開示の方法に示された、または別に述べられた種々の機能は、組み合わせられて付加の、および／または他の機能を提供しててもよい。よって、請求の範囲は、この明細書に記載したような一般的な発明の概念と一致する最も広義な解釈が与えられるべきである。
１００ 構造
１０２ ゲート金属
１０４ 高kゲート誘電体
１０６ 低い電子の有効質量
１０８ 高い電子の有効質量
１１０ 広バンドギャップ被覆半導体層
１１２ 基板
１１４ １０６〜１１０の層
３００ 構造
３０２ ゲート金属
３０４ 高kゲート誘電体
３０６ 半導体障壁層
３０８ 低い電子の有効質量
３１０ 高い電子の有効質量
３１２ 広バンドギャップ被覆半導体層
３１４ 基板
３１６ ３０６〜３１２の層
５００ MOSFET
５０２ N型延伸部
６００ 構造
６０２ ゲート金属
６０４ 高kゲート誘電体
６０６ 伝導帯底
６０８ 広バンドギャップ被覆半導体層
６１０ 価電子帯の頂上
６１２ 広バンドギャップ半導体のバッファ層
６１４ ドープされた広バンドギャップ半導体のバッファ層
６１６ 基板
６１８ ６０６〜６１４の層
９００ 構造
９０２ ゲート金属
９０４ 高kゲート誘電体
９０６ 伝導帯底
９０８ 広バンドギャップ被覆半導体層
９１０ 価電子帯の頂上
９１２ 広バンドギャップ半導体のバッファ層
９１４ ドープされた広バンドギャップ半導体のバッファ層
９１６ 基板
９１８ ９０６〜９１４の層

Claims (22)

  1. nチャネルトランジスタを製作するのに用いる層構造であって、前記層構造は、
    伝導帯底EC1を有する第１の半導体層、
    離散正孔準位H0を有する第２の半導体層、
    前記第１と前記第２の半導体層との間に配置された広バンドギャップ半導体バリア層、
    前記第１の半導体層の上方に配置されたゲート誘電体層、
    前記ゲート誘電体層の上方に配置されたゲート金属層、
    前記第２の半導体層の下方に配置された広バンドギャップ半導体バッファ層、
    前記広バンドギャップ半導体バッファ層の下方に配置されたp型ドープの広バンドギャップ半導体バッファ層、および
    前記p型ドープの広バンドギャップ半導体バッファ層の下方に配置された基板を含み、
    前記離散正孔準位H0は、前記伝導帯底EC1の下方に位置され、前記ゲート金属層にゼロバイアスが供給される層構造。
  2. 前記伝導帯底EC1は、−４.９eVである請求項１に記載の層構造。
  3. 前記第１半導体層の電子密度は、前記ゲート金属層に正バイアスを加えた時、急激に増加する請求項１に記載の層構造。
  4. 前記広バンドギャップ半導体バリア層は、アンチモン化砒化アルミニウム（AlAsSb）を含み、かつ約２nmの層厚を有する請求項１に記載の層構造。
  5. 前記第１の半導体層は、ヒ化インジウム（InAs）を含み、かつ約２nmの層厚を有する請求項１に記載の層構造。
  6. 前記第２の半導体層は、アンチモン化ガリウム（GaSb）を含み、かつ約２nmの層厚を有する請求項１に記載の層構造。
  7. 前記広バンドギャップ半導体バッファ層は、アンチモン化砒化アルミニウム（AlAsSb）を含み、かつ約２０nmの層厚を含む請求項１に記載の層構造。
  8. 前記p型広バンドギャップ半導体バッファ層は、p型ドープのAlAsSbを含む請求項１に記載の層構造。
  9. 前記nチャネルトランジスタは、低動作電力（“LOP”）デバイス、高性能（“HP”）デバイス、または低待機電力（“LSTP”）デバイスに用いられる請求項１に記載の層構造。
  10. p型チャネルトランジスタを製作するのに用いる層構造であって、
    前記層構造は、
    離散正孔準位H0を有する第１の半導体層、
    伝導帯底EC2を有する第２の半導体層、
    前記第１と前記第２の半導体層との間に配置された広バンドギャップ半導体バリア層、
    前記第１の半導体層の上方に配置されたゲート誘電体層、
    前記ゲート誘電体層の上方に配置されたゲート金属層、
    前記第２の半導体層の下方に配置された広バンドギャップ半導体バッファ層、
    前記広バンドギャップ半導体バッファ層の下方に配置されたn型ドープの広バンドギャップ半導体バッファ層、および
    前記n型ドープの広バンドギャップ半導体バッファ層の下方に配置された基板を含み、
    前記離散正孔準位H0は、伝導帯底EC2の下方に位置され、前記ゲート金属層にゼロバイアスが供給される層構造。
  11. 前記伝導帯底EC2は、−４.９eVである請求項１０に記載の層構造。
  12. 前記第１半導体層の正孔密度は、前記ゲート金属層に負バイアスを加えた時、急激に増加する請求項１０に記載の層構造。
  13. 前記広バンドギャップ半導体バリア層は、アンチモン化砒化アルミニウム（AlAsSb）を含み、かつ約２nmの層厚を有する請求項１０に記載の層構造。
  14. 前記第１の半導体層は、アンチモン化ガリウム（GaSb）を含み、かつ約２nmの層厚を有する請求項１０に記載の層構造。
  15. 前記第２の半導体層は、ヒ化インジウム（InAs）を含み、かつ約２nmの層厚を有する請求項１０に記載の層構造。
  16. 前記広バンドギャップ半導体バッファ層は、アンチモン化砒化アルミニウム（AlAsSb）を含み、かつ約２０nmの層厚を含む請求項１０に記載の層構造。
  17. 前記n型広バンドギャップ半導体バッファ層は、n型ドープのAlAsSbを含む請求項１０に記載の層構造。
  18. 前記nチャネルトランジスタは、低動作電力（“LOP”）デバイス、高性能（“HP”）デバイス、または低待機電力（“LSTP”）デバイスに用いられる請求項１０に記載の層構造。
  19. 本質的に平面なインバータ回路であって、
    伝導帯底EC1を有する第１の半導体層、
    第１の離散正孔準位H0を有する第２の半導体層、
    前記第１と前記第２の半導体層との間に配置された第１の広バンドギャップ半導体バリア層、
    前記第１の半導体層の上方に配置された第１のゲート誘電体層、および
    前記第１のゲート誘電体層の上方に配置された第１のゲート金属層を含み、
    前記第１の離散正孔準位H0は、前記伝導帯底EC1の下方に位置され、前記第１のゲート金属層にゼロバイアスが供給される、第１の層構造を用いたnチャネルトランジスタ、および
    前記第２の離散正孔準位H0を有する第３の半導体層、
    伝導帯底EC2を有する第４の半導体層、
    前記第３と前記第４の半導体層との間に配置された第２の広バンドギャップ半導体バリア層、
    前記第３の半導体層の上方に配置された第２のゲート誘電体層、
    前記第２のゲート誘電体層の上方に配置された第２のゲート金属層、を有する第２の層構造を用いたp型チャネルトランジスタを含み、
    前記第１の層構造は、
    前記第２の半導体層の下方に配置された第１の広バンドギャップ半導体バッファ層、および
    前記第１の広バンドギャップ半導体バッファ層の下方に配置されたp型ドープの広バンドギャップ半導体バッファ層を含み、かつ
    前記第２の層構造は、
    前記第４の半導体層の下方に配置された第２の広バンドギャップ半導体バッファ層、および
    前記第２の広バンドギャップ半導体バッファ層の下方に配置されたn型ドープの広バンドギャップ半導体バッファ層を含み、
    前記第２の離散正孔準位H0は、伝導帯底EC1の下方に位置され、前記第２のゲート金属層にゼロバイアスが供給されるインバータ回路。
  20. 前記第１半導体層の電子密度は、前記第１のゲート金属層に正バイアスを加えた時、急激に増加する請求項１９に記載のインバータ回路。
  21. 前記第３半導体層の正孔密度は、前記第２のゲート金属層に負バイアスを加えた時、急激に増加する請求項１９に記載のインバータ回路。
  22. 前記インバータ回路は、低動作電力（“LOP”）デバイス、高性能（“HP”）デバイス、または低待機電力（“LSTP”）デバイスに用いられる請求項１９記載のインバータ回路。
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