TWI535009B - 用於ｎ型或ｐ型通道電晶體之疊層結構及平面反向電路 - Google Patents

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Description

用於n型或p型通道電晶體之疊層結構及平面反向電路
本發明係有關於具有高遷移率之量子井通道及對能帶密度(density of states，DOS)具有設計之場效電晶體，且特別是有關於一種能急遽變換通道載子密度及汲極電流之互補式場效電晶體。
習知的高遷移率金氧半場效電晶體(MOSFET)係為在高遷移率之塊材中形成導電通道(例如，參見Xuan et al.所發表的“High Performance submicron inversion-type enhancement-mode InGaAs MOSFETs with ALD Al2O3,HfO2 and HfAlO as gate dielectrics,”IEDM Tech Dig.,p. 637(2007))；或以高能隙半導體層包覆高遷移率之量子井(例如，參見R.J.W. Hill et al.,“1 μm gate length,In0.53Ga0.47As channel thin body n-MOSFET on InP substrate with transconductance of 737 μS/μm,”Electron Lett.,Vol. 44,p. 498(2008))。具有高遷移率之塊材(例如In0.53Ga0.47As)之電子有效質量偏低(mn=0.044)，導致有效能階密度(DOS mn)偏低，而使裝置的最大電流受到限制。一般的包覆層(cladded layers)，例如In0.5Al0.5As，僅具有稍微較高的質量(mn=0.086)，無法在量子井的設計中實質上提升平均電子有效質量(unified electron effective mass)。
習知的金氧半場效電晶體(MOSFET)係為依靠電荷載子的熱活化(thermal activation)，且在室溫下的次臨界擺幅(subthreshold swing)S需限制在60 mV/dec以下。對於小尺寸的的互補式金氧半導體(CMOS)裝置來說，由於短通道效應，S可輕易超過100 mV/dec。因此，導致實質的源極-汲極漏電流，且過剩的功率消耗及所產生的熱限制了小尺寸的CMOS電路的效能。
本發明實施例係提供一種用於n型通道電晶體之層疊結構，包括：一第一半導體層，具有一導帶最低能階EC1；一第二半導體層，具有一分離的電洞能階H0一寬能隙半導體阻障層，位於此第一及此第二半導體層之間；一閘極介電層，位於此第一半導體層上；以及一閘極金屬層，位於此閘極介電層上；其中此分離的電洞能階H0低於此導帶最低能階EC1，以施予零偏壓至此閘極金屬層。
本發明實施例亦提供一種用於p型通道電晶體之層疊結構，包括：一第一半導體層，具有一分離的電洞能階H0；一第二半導體層，具有一導帶最低能階EC2一寬能隙半導體阻障層，位於此第一及此第二半導體層之間；一閘極介電層，位於此第一半導體層上；以及一閘極金屬層，位於此閘極介電層上；其中此分離的電洞能階H0低於此導帶最低能階EC2，以施予零偏壓至此閘極金屬層。
本發明實施例再提供一種平面反向電路，包括：一使用一第一層疊結構之n型通道電晶體，包含：一第一半導體層，具有導帶最低能階EC1；一第二半導體層，具有分離的第一電洞能階H0；一第一寬能隙半導體阻障層，位於此第一及此第二半導體層之間；一第一閘極介電層，位於此第一半導體層上；及一第一閘極金屬層，位於此第一閘極介電層上；其中此分離的第一電洞能階H0低於此導帶最低能階EC1，以施予零偏壓至此第一閘極金屬層；以及一使用一第二層疊結構之p型通道電晶體，包含：一第三半導體層，具有分離的第二電洞能階H0；一第四半導體層，具有導帶最低能階EC2；一第二寬能隙半導體阻障層，位於此第三及此第四半導體層之間；一第二閘極介電層，位於此第三半導體層上；及一第二閘極金屬層，位於此第二閘極介電層上；其中此分離的第二電洞能階H0低於此導帶最低能階EC2，以施予零偏壓至此第二閘極金屬層。
為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：
本發明接下來將會提供許多不同的實施例以實施本發明中不同的特徵。各特定實施例中的組成及配置將會在以下作描述以簡化本發明。這些為實施例並非用於限定本發明。此外，本說明書中顯示兩層或多層膜層相互接觸，可能是直接接觸，亦有可能是有其他額外元件使這些膜層為非直接接觸，例如透過非直接的連接。
本發明之實施例在此提供一種高遷移率之MOSFET，其實質上具有增大的平均有效質量(increased unified effective mass)，以增加最大電流。本發明之實施例在此更提供一種MOSFET，其能突然變換通道載子濃度，以急遽地減少CMOS裝置的斷路電流。第1A至5圖顯示具有增大的電子有效質量之層疊結構。第6A至13圖顯示用於能快速轉換之互補式裝置的兩種不同的層疊結構。
在第1A圖中，顯示本發明一實施例之使用於對能階密度作設計之MOSFET(DOS engineered MOSFET)中的層疊結構100。層疊結構100包含閘極金屬102、高介電常數介電層104、具有低電子有效質量mn1之寬能隙半導體通道層106、具有高電子有效質量mn2之寬能隙半導體包覆層108、寬能隙半導體緩衝層110及基材112。包覆層可選用使電子有效質量mn2遠大於mn1之材料。膜層106至110為半導體層，一併標號為114。
第1B圖顯示層疊結構100之一實施例之詳細圖示。如第1B圖所示，具有低電子有效質量之高遷移率半導體通道層106之厚度約2至10 nm，且包含InAs(mn1=0.023)。具有高電子有效質量之寬能隙半導體包覆層108之厚度約20 nm，且包含AlAsSb(mn2=0.33)。寬能隙半導體緩衝層110包含p+摻雜之AlAsSb。如第1B圖所示，閘極介電層之厚度約30 nm。
第1C圖顯示第1B圖所示之層疊結構100之能帶圖。此層疊結構100具有厚度為5 nm之InAs層106及分離的電子能階E0及電洞能階H0。由於量子尺寸效應，InAs量子井層之能隙EG為0.48 eV，較InAs塊材之0.36 eV增加0.12 eV。
第2A圖顯示第1B圖所示之層疊結構100之平均有效質量，其中點200、202及204各自表示為InAs膜層厚度各自為2、5、10 nm時的平均有效質量。2 nm之InAs量子井之平均有效質量達到0.067，超過InAS塊材之有效質量(mn1=0.023)至2.9倍，並同樣導致其能階密度(DOS)增加至InAS塊材的2.9倍。
第2B圖顯示如第1B圖所示之厚度各自為2 nm(mn=0.067)、5 nm(mn=0.038)之InAs層之層疊結構100的電子氣片載子濃度(electron sheet carrier concentration)圖，各自表示為線210、212。具有增大的mn之較薄的InAs量子井具有較高的能階密度，且其反而在相同的費米能階EF-E0分離(Fermi level EF-E0 separation)下，具有較高的電子氣片載子濃度。
第3A圖顯示依照本發明另一實施例之使用於對能階密度作設計之MOSFET的層疊結構300。如第3A圖所示，層疊結構300包含閘極金屬層302、高介電常數介電層304、半導體阻障層306、具有低電子有效質量mn1之高遷移率半導體通道層308、具有高電子有效質量mn2之高遷移率半導體包覆層310、寬能隙半導體緩衝層312及基材314。包覆層可選用使電子有效質量mn2遠大於mn1之材料。半導體阻障層306將位於高遷移率半導體通道層306中之導電通道的電子與氧化物-半導體界面分隔開來。阻障層306可增進電子傳輸，或可使氧化物-半導體界面基本上具有較少的缺陷，上述兩種因素皆為達到理想的MOSFET操作的重要因素。膜層306-312為半導體層，一併標號為316。
第3B圖顯示第3A圖所示之用於對能階密度作設計之n型通道電晶體(n-channel transistors)之層疊結構300之一實施例之的詳細圖示。如第3B圖所示，半導體阻障層306厚度約1 nm之，且包含GaSb。具有低電子有效質量之高遷移率半導體通道層308之厚度約2至10 nm，且包含InAs(mn1=0.023)。具有高電子有效質量之寬能隙半導體包覆層310之厚度約20 nm，且包含AlAsSb(mn2=0.33)。寬能隙半導體緩衝層312包含p+摻雜之AlAsSb。
第3C圖顯示第3B圖所示之層疊結構300之能帶圖。此層疊結構300具有厚度為5 nm之InAs層308及分離的電子能階E0及電洞能階H0、H1。由於量子尺寸效應，InAs量子井層之能隙EG為0.53 eV，較InAs塊材之0.36 eV上升0.17 eV。平均電子有效質量mn為0.033。
第4A及4B圖顯示如第1B圖所示之具有5 nm InAs層之層疊結構100之片電子密度(sheet electron density)對閘極偏壓的函數圖(在第4A、4B圖中各自表示為線400、401，mn=0.038)，及如第3B圖所示之具有1 nm GaSb/5 nm InAs層之層疊結構100之片電子密度(sheet electron density)對閘極偏壓的函數圖(在第4A、4B圖中各自表示為線402、403，mn=0.038)，其中第4A圖為指數刻度、第4B圖為線性刻度。由於第1B圖所述之實施例其具有較高的平均有效質量mn及較薄的等效氧化層厚度(lower equivalent oxide thickness，EOT)，因而具有較高的片電子密度。
第5圖顯示使用如第1B圖所示之層疊結構100之MOSFET 500。可知的是，MOSFET 500亦可使用如第3B圖所示之層疊結構300。可使用常用的手段來形成N型延伸502，例如離子佈植。
第6A圖顯示依照本發明另一實施例之使用於n型通道電晶體的層疊結構600。層疊結構600包含閘極金屬層602、高介電常數介電層604、具有導帶最低能階(conduction band minimum)之半導體通道層606、寬能隙半導體阻障層608、具有價帶最高能階(valence band maximum)之半導體層610、寬能隙半導體緩衝層612、摻雜之寬能隙半導體緩衝層614及基材616。閘極金屬層602可選用具有合適功函數之金屬。在此實施例中，具有價帶最高能階(valence band maximum)之半導體層610之價帶最高能階Ev2可位於具有導帶最低能階(conduction band minimum)之半導體通道層606的導帶最低能階Ec1附近。膜層606-614為半導體層，一併標號為618。
第6B圖顯示如第6A圖所示之使用於n型通道電晶體之層疊結構600之一實施例之詳細圖示。寬能隙阻障層608及寬能隙緩衝層612各自之厚度約2 nm及20 nm，且皆包含AlAsSb。具有價帶最高能階(valence band maximum)之半導體層610之厚度約2 nm，且包含GaSb。具有導帶最低能階(conduction band minimum)之半導體通道層606之厚度約2 nm，且包含InAs。在一實施例中，使用如上所述之材料，EV2為-4.79 eV and EC1為-4.9 eV。摻雜之寬能隙半導體緩衝層包含p+摻雜之AlAsSb層614。在一實施例中，高介電常數介電層604之厚度約30 nm，且可包含HfO2。在相同或另一實施例中，閘極金屬層602可包含氮化鉭(TaN)。
第7A圖顯示經計算的能帶圖，其顯示如第6B圖所示之n型通道裝置層疊結構600，在含有分離的電子能階E0(電子基態能階)及電洞能階(重或輕電洞能階，heavy or light hole level)之熱平衡下(偏壓為0V)之相對能階。費米能階EF(虛線)位於能量為0 eV的位置。在平衡及零偏壓時，分離的電洞能階H0(與其波函數ΨHo一併顯示)低於InAs導帶最低能階Ec1。既然分離的InAs電子能階E0實質上高於EF，電晶體為關閉的，且具有偏低的電子氣片載子濃度ns。在第7A圖所示之實施例中，ns為5.7x106 cm-2。分離的能階E0之平均有效電子質量mn為0.067，且H0之平均有效電洞質量mp估算為0.4。閘極金屬有效功函數為4.95 eV。
第7B圖顯示經計算的能帶圖，其顯示第6B圖所示之n型通道裝置層疊結構600，在施予+0.1V之偏壓至閘極電極時之相對能階。如圖所示，形成了混成態(hybrid state)EH(於模擬元件無法計算混成態，混成態功函數ΨH在此僅顯示在GaSb層中的功函數ΨH)。使用如第7B圖所示之EF及EH之能階位置，計算得到InAs層中的電子密度δon為1.2x1012 cm-2，估算混成態之平均有效質量mH為0.2。在混成態未形成的瞬間，層疊結構為關閉的，且在InAs層中具有由E0所導致的電子密度δoff為6.3x107 cm-2，及產生“混成變換值(hybrid switching ratio，HSR)”，混成變換值為δon/δoff為1.9x104。當在合適的閘極偏壓下形成混成態，係假設轉換能幾乎在變換電壓Vs的瞬間發生。由於膜層之組成成分、厚度等在膜層的橫向中不均勻，轉換可能不會如預測般急遽變動。Vs有可能稍低於+0.1V，但在接下來之敘述中設定為等於+0.1V以便於表示。相對於閘極電壓之微分閘極效率(在混成態EH形成前，InAs導帶最低能階Ec相對於H0的模組)為55%。
混成態的校正及自恰計算(self-consistent calculation)將使混成態的能階位置、功函數、平均有效質量及載子密度有些許調整，且由於EH上的耦極電荷(dipole charge)，將更可在GaSb及InAs層之間增加額外的電場。所有的調整均可使δon及HSR稍微降低，且使Vs相較於其在此之預測值有些許的遷移。事實上，在理想清況下的最大電子密度δon(系統中僅有電荷與EH上的耦極作用)可經由δon=0.5 kT mH/(π)*ln(2)估算為7.5x1011 cm-2，其中mH=0.2，k、T及各自為波茲曼常數、絕對溫度及約化普朗克常數。δon之真實值為約3-4x1011 cm-2，使InAs層在室溫下可達到的HSR值降低約5000。較薄的InAs層可達到較高的HSR。通常來說，HSR上限可使用0.5*ln(2)*(mH/mn)*exp(E0-Ec)/kT推算，其約等同於exp(E0-Ec)/kT，其中mH=0.2、mn=0.067。當InAs之厚度各自為1.5、2及5 nm時，E0-Ec各自為0.38、0.29及0.11 eV，所得到之室溫下的理論HSR值各自為2.4x106、7.3x104及70。
第8A及8B圖各自顯示，在指數刻度(第8A圖)及線性刻度下(第8B圖)，如第6B圖所示之n型通道結構600之電子氣片載子濃度ns對閘極偏壓的函數圖。可知的是，ns在第8A及8B圖中各自表示為線800、801，且ns在相對於Vs或高於Vs時，為使用能階H0估算得到的值。氧化層電容Cox在第8A及8B圖中各自表示為線802、803。由於在GaSb層中存在有高電洞濃度，限制了關閉狀態(99 mV/dec)之次臨界擺幅S。雖然次臨界擺幅S上升，但電洞層位在僅低於通道4 nm的位置，可有效抑制短通道效應。一般而言，混成態基本上扮演強效的電子密度增幅器(electron density booster)，使裝置幾乎立即達到高δon，為“毫伏開關(millivolt switch)”的理想性質。第6A至8B圖所揭示之實施例可使用在高效能(high performance，HP)、低操作功率(low operating power，LOP)及低待機功率(low standby power，LSTP)裝置。。
第9A圖顯示依照本發明另一實施例之使用於p型通道電晶體(p-channel transistor)之層疊結構900，其包含閘極金屬層902、高介電常數介電層904、具有價帶最高能階之半導體通道層906、寬能隙半導體阻障層908、具有導帶最低能階之半導體通道層910、寬能隙半導體緩衝層912、摻雜之寬能隙半導體緩衝層914及基材916。閘極金屬層902可選用具有合適功函數之金屬。在此實施例中，具有價帶最高能階之半導體通道層906之價帶最高能階Ev1可位於具有導帶最低能階之半導體通道層910的導帶最低能階Ec2附近。膜層906-914為半導體層，一併標號為918。
第9B圖顯示第9A圖所示之層疊結構900應用於p型通道電晶體之一實施例之詳細圖示。寬能隙阻障層及寬能隙緩衝層908、912、914包含AlAsSb。具有價帶最高能階之半導體通道層906包含GaSb。具有導帶最低能階之半導體通道層910包含InAs。在一實施例中，使用如上所述之材料，EV1為-4.79 eV且EC2為-4.9 eV。摻雜之寬能隙半導體緩衝層包含n+摻雜之AlAsSb層。在一實施例中，高介電常數閘極介電層904之厚度約30 nm，且包含HfO2。在相同或不同實施例中，閘極金屬層902可包含氮化鉭(TaN)。
第10A圖顯示經計算的能帶圖，其顯示如第9B圖所示之p型通道裝置層疊結構，在含有分離的電子能階E0(電子基態能階)及電洞能階H0(重或輕電洞能階，heavy or light hole level)之熱平衡下(偏壓為0V)之相對能階。費米能階EF位於能量為0 eV的位置。在平衡及零偏壓時，分離的電洞能階H0(與其功函數ΨHo一併顯示)低於InAs導帶最低能階Ec2。既然分離的GaSb電洞能階H0實質上低於費米能階EF，電晶體為關閉的，並具有偏低的電洞氣片載子濃度(hole sheet carrier concentration)ps。在第10A圖所示之實施例中，ps為3.4x106 cm-2。閘極金屬有效功函數為4.55 eV。
第10B圖顯示經計算之能帶圖，其顯示第9B圖所示之p型通道裝置層疊結構在施予-0.1V偏壓至閘極電極時的相對能階。如圖所示，形成了混成態EH(如圖所示，形成了混成態(hybrid state)EH(混成態功函數ΨH在此僅顯示在GaSb層中的功函數ΨH)。為了使在混成態上的電子電洞價數相等，當混成態EH形成時(未顯示)，EH將被拉升至等同於EF的能態。假設理想情況下(系統中僅有電荷與混成態EH上的耦極作用)，可估算δon為7.5x1011 cm-2。在更真實的情況下，可估算δon為4.1x1011 cm-2。在混成態尚未形成的瞬間，層疊結構之由GaSb層中的H0所導致的電洞密度δoff為5.3x107 cm-2，且產生的混成轉換值(HSR，δon/δoff)為7.7x103。由於膜層之組成成分、厚度等在膜層的橫向中不均勻，轉換可能不會如預測般急遽變動。Vs有可能稍高於-0.1 V，但在接下來之敘述中設定為等於-0.1以便於表示。相對於閘極電壓之微分閘極效率(在混成態EH形成前，InAs導帶最低能階Ec相對於H0的模組)為39%。
混成態的校正及自恰計算(self-consistent calculation)將導致混成態的能階位置、功函數、平均有效質量及載子密度有些許調整，且由於EH上的耦極電荷(dipole charge)，將更可在GaSb及InAs層之間增加額外的電場。由於p型通道裝置的本質(在轉換時需將混成能階提升300 meV)，對應於閘極電壓的轉換(switching)可能會有些許的遲滯。
第11A及11B圖各自顯示，在指數刻度(第8A圖)及線性刻度下(第8B圖)，如第9B圖所示之p型通道結構在之電子氣片載子濃度ns對閘極偏壓的函數圖。可知的是，在此函數中，Ps在相對於Vs及低於Vs時為估算值。由於在GaSb層中存在有高電子濃度，限制了關閉狀態(87 mV/dec)之次臨界擺幅S。雖然次臨界擺幅S上升，但電子層位在僅低於通道4 nm的位置，可有效抑制短通道效應。一般而言，混成態基本上扮演強效的電洞密度增幅器(hole density booster)，使裝置幾乎立即達到高δon，為“毫伏開關(millivolt switch)”的理想性質。
第12A及12B圖各自顯示第8及11圖所示之用於互補式n型通道裝置(表示為線1200、1201)及P型通道裝置(表示為線1202、1203)之數據摘要圖示。既然n型及p型通道裝置在開路(on-state)時，皆透過平均有效質量相同(mH=0.2)的混成態EH進行導電，可預期p型通道之開路特性(on-state characteristics)為n型通道的鏡像行為。第9A至12B圖所述之實施例可應用於高效能(high performance，HP)、低操作功率(low operating power，LOP)及低待機功率(low standby power，LSTP)裝置。
第13圖顯示一種含n型通道裝置(使用如第6B圖所示之層疊結構)1300及p型通道裝置(使用如第9B圖所示)串聯之層疊結構1302的反向電路。在一實施例中，n型及p型通道裝置之閘極有效功函數各自為4.95及4.55 eV。閘極電極602及902之電壓表示在相對於對應之裝置1300及1302之源極端。第13圖所述之實施例可應用於高效能(high performance，HP)、低操作功率(low operating power，LOP)及低待機功率(low standby power，LSTP)裝置。
可知的是，上述所有的電晶體可應用於任何電子裝置及/或含一或多個電晶體之電路。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作更動、替代與潤飾。再者，本發明之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本發明揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大體相同功能或獲得大體相同結果皆可使用於本發明中。因此，本發明之保護範圍應以較寬廣的範圍或意義來解讀。
100．．．層疊結構
102．．．閘極金屬
104．．．高介電常數介電層
106．．．具有低電子有效質量之高遷移率半導體通道層
108．．．具有高電子有效質量之寬能隙半導體包覆層
110．．．寬能隙半導體緩衝層
112．．．基材
114．．．半導體層
200．．．含2 nm InAs層之層疊結構之平均有效質量
202．．．含5 nm InAs層之層疊結構之平均有效質量
204．．．含10 nm InAs層之層疊結構之平均有效質量
210．．．含2 nm InAs層之層疊結構之電子氣片載子濃度
212．．．含5 nm InAs層之層疊結構之電子氣片載子濃度
300．．．層疊結構
302．．．閘極金屬
304．．．高介電常數介電層
306．．．半導體阻障層
308．．．具有低電子有效質量之高遷移率半導體通道層
310．．．具有高電子有效質量之寬能隙半導體包覆層
312．．．寬能隙半導體緩衝層
314．．．基材
316．．．半導體層
400、401．．．含5 nm InAs層之層疊結構之片電子濃度對閘極偏壓之函數
402、403．．．含1 nm GaSb/5 nm InAs層之層疊結構之平均有效質量
500．．．含層疊結構之MOSFET
600．．．層疊結構
602．．．閘極金屬層
604．．．高介電常數介電層
606．．．具有導帶最低能階之高遷移率半導體通道層
608．．．寬能隙半導體阻障層
610．．．具有價帶最高能階之半導體層
612．．．寬能隙半導體緩衝層
614．．．摻雜之寬能隙半導體緩衝層
616．．．基材
618．．．半導體層
800、801．．．n型通道結構之電子氣片載子濃度對閘極偏壓之函數
802、803．．．n型通道結構之等效氧化層厚度
900．．．含層疊結構之p型通道電晶體
900．．．層疊結構
902．．．閘極金屬層
904．．．高介電常數介電層
906．．．具有價帶最高能階之高遷移率半導體通道層
908．．．寬能隙半導體阻障層
910．．．具有導帶最低能階之半導體層
912．．．寬能隙半導體緩衝層
914．．．摻雜之寬能隙半導體緩衝層
916．．．基材
918．．．半導體層
1200、1201．．．n型通道結構之函數
1202、1203．．．p型通道結構之函數
1300．．．互補式反向電路之n型通道結構
1302．．．互補式反向電路之p型通道結構
第1A圖顯示依照本發明實施例之用於對能階密度作設計之金氧半場效電晶體中之層疊結構。
第1B圖顯示依照第1A圖之層疊結構之實施例之詳細圖示。
第1C圖顯示如第1B圖之實施例之能帶圖。
第2A圖顯示如第1B圖所示之層疊結構，在InAs層為2、5及10 nm時的平均有效質量。
第2B圖顯示如第1B圖所示之層疊結構，在InAs層為2及5 nm時的電子氣片載子濃度。
第3A圖顯示依照本發明另一實施例之用於對能階密度作設計之金氧半場效電晶體中之層疊結構。
第3B圖顯示如第3A圖所示之層疊結構之實施例之詳細圖示。
第3C圖顯示如第3B圖所示之層疊結構之能帶圖。
第4A及4B圖顯示第1A圖及第3B圖所示之層疊結構之片電子密度對閘極偏壓的函數，在指數及線性刻度下的函數圖。
第5圖顯示含第1B或3B所示之膜層疊結構之金氧半場效電晶體。
第6A圖顯示依照本發明實施例之用於n型通道電晶體之金氧半場效電晶體。
第6B圖顯示如第6A圖所示之層疊結構之實施例之詳細圖示。
第7A圖顯示經計算得到的能帶圖，其顯示如第6B圖所示之層疊結構在熱平衡下之相對能階。
第7B圖顯示經計算得到的能帶圖，其顯示如第6B圖所示之層疊結構在施予-0.1V偏壓至閘極電壓之條件下的相對能階。
第8A及8B顯示為如第6B圖所示之層疊結構之計算得到的電子氣片載子濃度對閘極偏壓的函數，在指數刻度及線性刻度下的函數圖。
第9A圖顯示依照本發明實施例之用於p型通道電晶體中之層疊結構。
第9B圖顯示依照第9A圖所示之層疊結構之實施例之詳細圖示。
第10A圖顯示經計算得到之能帶圖，其顯示如第9B圖所示之層疊結構在熱平衡下之相對能階。
第10B圖顯示經計算得到之能帶圖，其顯示如第9B圖所示之層疊結構在施予-0.1V之偏壓至閘極電極之條件下的相對能階。
第11A及11B圖顯示為如第9B圖所示之層疊結構之計算得到的電洞氣片載子濃度對閘極偏壓的函數，在指數刻度及線性刻度下的函數圖。
第12A及12B圖顯示互補式n型通道及p型通道裝置如於第8A至8B及11A至11B圖之數據摘要圖。
第13圖顯示依照本發明實施例之含n型及p型通道裝置串聯之互補式反向電路。
100．．．層疊結構
102．．．閘極金屬
104．．．高介電常數介電層
106．．．具有低電子有效質量之高遷移率半導體通道層
108．．．具有高電子有效質量之寬能隙半導體包覆層
110．．．寬能隙半導體緩衝層
112．．．基材
114．．．半導體層

Claims (25)

  1. 一種用於n型通道電晶體之層疊結構，包括：一第一半導體層，具有一導帶最低能階EC1；一第二半導體層，具有一分離的電洞能階H0一寬能隙半導體阻障層，位於該第一及該第二半導體層之間；一閘極介電層，位於該第一半導體層上；以及一閘極金屬層，位於該閘極介電層上；其中該分離的電洞能階H0低於該導帶最低能階EC1，以施予零偏壓至該閘極金屬層。
  2. 如申請專利範圍第1項所述之用於n型通道電晶體之層疊結構，其中該導帶最低能階EC1為-4.9eV。
  3. 如申請專利範圍第1項所述之用於n型通道電晶體之層疊結構，其中在施予該閘極金屬層一正向偏壓時，該第一半導體層之電子密度相對應地急遽增加。
  4. 如申請專利範圍第1項所述之用於n型通道電晶體之層疊結構，其中該寬能隙半導體阻障層之厚度約2nm，且包含AlAsSb。
  5. 如申請專利範圍第1項所述之用於n型通道電晶體之層疊結構，其中該第一半導體層之厚度約2nm，且包含InAs。
  6. 如申請專利範圍第1項所述之用於n型通道電晶體之層疊結構，其中該第二半導體層之厚度約2nm，且包含GaSb。
  7. 如申請專利範圍第1項所述之用於n型通道電晶體 之層疊結構，更包含：一寬能隙半導體緩衝層，位於該第二半導體層下；一p型摻雜之寬能隙半導體緩衝層，位於該寬能隙半導體緩衝層下；以及一基材，位於該p型摻雜之寬能隙半導體緩衝層下方。
  8. 如申請專利範圍第7項所述之用於n型通道電晶體之層疊結構，其中該寬能隙半導體緩衝層之厚度約20nm，且包含AlAsSb。
  9. 如申請專利範圍第7項所述之用於n型通道電晶體之層疊結構，其中該p型摻雜之寬能隙半導體緩衝層包含p型摻雜之AlAsSb。
  10. 如申請專利範圍第1項所述之用於n型通道電晶體之層疊裝置，其中該n型通道電晶體用於一低操作功率裝置、一高效能裝置或一低待機功率裝置。
  11. 一種用於p型通道電晶體之層疊結構，包括：一第一半導體層，具有一分離的電洞能階H0；一第二半導體層，具有一導帶最低能階EC2一寬能隙半導體阻障層，位於該第一及該第二半導體層之間；一閘極介電層，位於該第一半導體層上；以及一閘極金屬層，位於該閘極介電層上；其中該分離的電洞能階H0低於該導帶最低能階EC2，以施予零偏壓至該閘極金屬層。
  12. 如申請專利範圍第11項所述之用於p型通道電晶 體之層疊結構，其中該導帶最低能階EC2為-4.9eV。
  13. 如申請專利範圍第11項所述之用於p型通道電晶體之層疊結構，其中在施予該閘極金屬層一負向偏壓時，該第一半導體層之電洞密度相對應地急遽增加。
  14. 如申請專利範圍第11項所述之用於p型通道電晶體之層疊結構，其中該寬能隙半導體阻障層之厚度約2nm，且包含AlAsSb。
  15. 如申請專利範圍第11項所述之用於p型通道電晶體之層疊結構，其中該第一半導體層之厚度約2nm，且包含GaSb。
  16. 如申請專利範圍第11項所述之用於p型通道電晶體之層疊結構，其中該第二半導體層之厚度約2nm，且包含InAs。
  17. 如申請專利範圍第11項所述之用於p型通道電晶體之層疊結構，更包含：一寬能隙半導體緩衝層，位於該第二半導體層下；一n型摻雜之寬能隙半導體緩衝層，位於該寬能隙半導體緩衝層下；以及一基材，位於該n型摻雜之寬能隙半導體緩衝層下。
  18. 如申請專利範圍第17項所述之用於p型通道電晶體之層疊結構，其中該寬能隙半導體緩衝層之厚度約20nm，且包含AlAsSb。
  19. 如申請專利範圍第17項所述之用於p型通道電晶體之層疊結構，其中該n型摻雜之寬能隙半導體緩衝層包含n型摻雜之AlAsSb。
  20. 如申請專利範圍第11項所述之用於p型通道電晶體之層疊裝置，其中該p型通道電晶體用於一低操作功率裝置、一高效能裝置或一低待機功率裝置。
  21. 一種平面反向電路，包括：一使用一第一層疊結構之n型通道電晶體，包含：一第一半導體層，具有導帶最低能階EC1；一第二半導體層，具有分離的第一電洞能階H0；一第一寬能隙半導體阻障層，位於該第一及該第二半導體層之間；一第一閘極介電層，位於該第一半導體層上；及一第一閘極金屬層，位於該第一閘極介電層上；其中該分離的第一電洞能階H0低於該導帶最低能階EC1，以施予零偏壓至該第一閘極金屬層；以及一使用一第二層疊結構之p型通道電晶體，包含：一第三半導體層，具有分離的第二電洞能階H0；一第四半導體層，具有導帶最低能階EC2；一第二寬能隙半導體阻障層，位於該第三及該第四半導體層之間；一第二閘極介電層，位於該第三半導體層上；及一第二閘極金屬層，位於該第二閘極介電層上；其中該分離的第二電洞能階H0低於該導帶最低能階EC2，以施予零偏壓至該第二閘極金屬層。
  22. 如申請專利範圍第21項所述之平面反向電路，其中在施予該第一閘極金屬層一正向偏壓時，該第一半導體層之電子密度相對應地急遽增加。
  23. 如申請專利範圍第21項所述之平面反向電路，其中在施予該第二閘極金屬層一負向偏壓時，該第三半導體層之電洞密度相對應地急遽增加。
  24. 如申請專利範圍第21項所述之平面反向電路，其中該第一層疊結構更包含：一第一寬能隙半導體緩衝層，位於該第二半導體層下方；以及一p型摻雜之寬能隙半導體緩衝層，位於該第一寬能隙半導體緩衝層下方；且其中該第二結構更包含；一第二寬能隙半導體緩衝層，位於該第四半導體層下方；以及一n型摻雜之寬能隙半導體緩衝層，位於該第二寬能隙半導體緩衝層下方。
  25. 如申請專利範圍第21項所述之平面反向電路，其中該平面反向電路用於一低操作功率裝置、一高效能裝置或一低待機功率裝置。
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