CN104766800B - 一种低压铝栅器件的加工方法及低压铝栅器件 - Google Patents
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- 229910052782 aluminium Inorganic materials 0.000 title claims abstract description 43
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 title claims abstract description 43
- 238000003672 processing method Methods 0.000 title claims abstract description 23
- 239000010410 layer Substances 0.000 claims description 33
- 238000001259 photo etching Methods 0.000 claims description 14
- 230000008859 change Effects 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 12
- 230000007797 corrosion Effects 0.000 claims description 7
- 238000005260 corrosion Methods 0.000 claims description 7
- 238000011161 development Methods 0.000 claims description 7
- 230000003647 oxidation Effects 0.000 claims description 7
- 238000007254 oxidation reaction Methods 0.000 claims description 7
- 239000011241 protective layer Substances 0.000 claims description 6
- 238000002347 injection Methods 0.000 claims description 5
- 239000007924 injection Substances 0.000 claims description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 4
- 229910052796 boron Inorganic materials 0.000 claims description 4
- 229910052760 oxygen Inorganic materials 0.000 claims description 4
- 239000001301 oxygen Substances 0.000 claims description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 3
- 229910052698 phosphorus Inorganic materials 0.000 claims description 3
- 239000011574 phosphorus Substances 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 abstract description 11
- 238000004519 manufacturing process Methods 0.000 abstract description 7
- 238000000034 method Methods 0.000 description 27
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 22
- 230000015556 catabolic process Effects 0.000 description 22
- 229910052710 silicon Inorganic materials 0.000 description 22
- 239000010703 silicon Substances 0.000 description 22
- 230000008569 process Effects 0.000 description 11
- 229940037003 alum Drugs 0.000 description 8
- 238000010586 diagram Methods 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 239000004411 aluminium Substances 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 238000013461 design Methods 0.000 description 4
- 230000006872 improvement Effects 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 238000002955 isolation Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 238000004528 spin coating Methods 0.000 description 3
- 238000000137 annealing Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910000831 Steel Inorganic materials 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000010422 painting Methods 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 239000010959 steel Substances 0.000 description 1
- 239000004575 stone Substances 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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Abstract
本发明提供一种低压铝栅器件的加工方法及低压铝栅器件；涉及半导体MOS制造工艺技术领域，为解决现有技术中低压铝栅应用电压偏低导致的有时不能满足需求的问题而发明；其中，低压铝栅器件包括第一MOS器件和第二MOS器件，所述第一MOS器件的隔离环与源漏极之间存在第一距离；所述第二MOS器件的隔离环与源漏极之间存在第二距离。本发明提供的方案应用电压相对较高，在生产成本未增加的前提下进一步满足了应用需求。
Description
技术领域
本发明涉及半导体MOS制造工艺技术领域，特别是指一种低压铝栅器件的加工方法及低压铝栅器件。
背景技术
随着铝栅的发展，现有技术中已经出现低压铝栅和高压铝栅（铝栅器件中同时包括PMOS与NMOS），可是低压铝栅的应用电压偏低有时不能满足需求，而高压铝栅的生产工艺相对复杂，成本相对较高。
半导体低压铝栅MOS工艺通常称为金属-氧化物-半导体，该器件为三端结构，一个输入端源极，一个输出端漏极，一个控制端栅极，分别定义为Source(源区)、Drain(漏区)、Gate(栅区)。
其中，PMOS的开关状态：N型衬底提供了容纳PMOS的空间，正常情况下，衬底里有很少的空穴载流子存在，多数都为电子。PMOS的源漏多子为空穴，这样源漏与沟道之间就存在一个势磊，在外界不加电压或加正电压在栅端的情况下，空穴无法越过势磊而使PMOS保持关闭状态。当外界在栅端施加大于阀值电压threshold voltage的负电压情况下，沟道里的电子被排斥到衬底里，同时沟道表面形成强反型的空穴载流子，此时势垒消失，并产生了沟道电流，达到PMOS开通的状态。
NMOS的开关与上述PMOS原理相同，不同处为沟道电流由电子提供。电子与空穴的迁移率不同，通常情况下典型的μn=1350cm2/Vs，μp=480cm2/Vs，可见电子的迁移率是空穴的2倍多，器件测量饱和电流时，相同的长宽尺寸MOS管，NMOS的饱和电流Ion接近PMOS饱和电流Ion的2倍多。
除了上述的讨论的阀值电压和饱和电流外，MOS还有一项关键参数击穿电压Breakdown voltage。产品应用电压上限基本由MOS的击穿电压决定，高的应用电压，就要有高的击穿电压相配合。铝栅结构为隔离环guard band包围MOS管，其隔离技术为P/N结隔离，这就说明MOS击穿电压主要由P/N结击穿电压决定。
发明内容
本发明要解决的技术问题是提供一种低压铝栅器件的加工方法及低压铝栅器件，解决现有技术中低压铝栅应用电压偏低导致的有时不能满足需求的问题。
为解决上述技术问题，本发明的实施例提供一种低压铝栅器件的加工方法，包括如下步骤：
生成第一MOS器件的源极、漏极和隔离环，同时形成所述隔离环与所述源极和所述漏极之间的第一距离；
在所述第一MOS器件的基础上生成第二MOS器件的源极、漏极和隔离环，同时形成所述第二MOS器件的隔离环与所述第二MOS器件的源极和漏极之间的第二距离；
在所述第二MOS器件的基础上进行栅氧化，形成所述源极、所述漏极和所述隔离环的氧化层；
在所述源极和所述漏极的氧化层上进行引线孔腐蚀，形成引线接触孔；
在所述源极、所述漏极和所述隔离环的氧化层基础上形成电路布线层；
在所述电路布线层上进行电路布线；
在所述电路布线层的基础上形成保护层。
上述的加工方法，其中，所述第一MOS器件为NMOS器件，其中生成所述第一MOS器件的源极、漏极和隔离环及所述第一距离的步骤具体为：
在预设P阱中，进行光刻、曝光、显影、注入预设浓度的磷、推进，进而生成所述NMOS器件的源极、漏极和隔离环，同时形成所述第一距离。
上述的加工方法，其中，所述第二MOS器件为PMOS器件，其中生成所述第二MOS器件的源极、漏极和隔离环及所述第二距离的步骤具体为：
在预设N型衬底中，与所述NMOS器件进行对准，进而进行光刻、曝光、显影、注入预设浓度的硼，进而生成所述PMOS器件的源极、漏极和隔离环，同时形成所述第二距离。
上述的加工方法，其中，所述第一距离为1.5um。
上述的加工方法，其中，所述第二距离为1.5um。
本发明还提供了一种低压铝栅器件，包括第一MOS器件和第二MOS器件，其中，所述第一MOS器件的隔离环与源漏极之间存在第一距离；所述第二MOS器件的隔离环与源漏极之间存在第二距离。
上述的低压铝栅器件，其中，所述第一MOS器件为NMOS器件。
上述的低压铝栅器件，其中，所述第二MOS器件为PMOS器件。
上述的低压铝栅器件，其中，所述第一距离为1.5um。
上述的低压铝栅器件，其中，所述第二距离为1.5um。
本发明的上述技术方案的有益效果如下：
上述方案中，所述加工方法不需要增加额外的光刻，工艺上的改变也不会增加成本，工艺平台仍然使用低压铝栅工艺，为了能让产品安全稳定应用，本方法可以提供5V-9V的产品使用，可见应用电压提高接近一倍，但制造成本并未提高。本发明提供的方案还可以根据应用电压的要求，灵活的选择隔离环到源漏的距离，从而确定最小的设计面积，节省原料，降低成本。
附图说明
图1为本发明实施例改进前的NMOS结构示意图；
图2为本发明实施例改进后的NMOS结构示意图；
图3为本发明实施例改进前的PMOS结构示意图；
图4为本发明实施例改进后的PMOS结构示意图；
图5为本发明实施例改进前的P/N结交界处总掺杂浓度变化示意图；
图6为本发明实施例改进后的P/N结交界处总掺杂浓度变化示意图；
图7为本发明实施例改进前的P/N击穿电压示意图；
图8为本发明实施例改进后的P/N击穿电压示意图。
具体实施方式
为使本发明要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具体实施例进行详细描述。
本发明针对现有的技术中低压铝栅应用电压偏低导致的有时不能满足需求的问题，提供一种低压铝栅器件的加工方法，包括如下步骤：
生成第一MOS器件的源极、漏极和隔离环，同时形成所述隔离环与所述源极和所述漏极之间的第一距离；
在所述第一MOS器件的基础上生成第二MOS器件的源极、漏极和隔离环，同时形成所述第二MOS器件的隔离环与所述第二MOS器件的源极和漏极之间的第二距离；
在所述第二MOS器件的基础上进行栅氧化，形成所述源极、所述漏极和所述隔离环的氧化层；
在所述源极和所述漏极的氧化层上进行引线孔腐蚀，形成引线接触孔；
在所述源极、所述漏极和所述隔离环的氧化层基础上形成电路布线层；
在所述电路布线层上进行电路布线；
在所述电路布线层的基础上形成保护层。
本发明实施例提供的所述加工方法，其中，所述第一MOS器件为NMOS器件，生成所述第一MOS器件的源极、漏极和隔离环及所述第一距离的步骤具体为：在预设P阱中，进行光刻、曝光、显影、注入预设浓度的磷、推进，进而生成所述NMOS器件的源极、漏极和隔离环，同时形成所述第一距离；所述第二MOS器件为PMOS器件，生成所述第二MOS器件的源极、漏极和隔离环及所述第二距离的步骤具体为：在预设N型衬底中，与所述NMOS器件进行对准，进而进行光刻、曝光、显影、注入预设浓度的硼，进而生成所述PMOS器件的源极、漏极和隔离环，同时形成所述第二距离。
具体的，本发明实施例提供的所述加工方法中所述第一距离为1.5um；所述第二距离为1.5um；所述NMOS器件结构的沟道宽度为3.0um，长度为2.5um；所述PMOS器件结构的沟道宽度为3.0um，长度为2.5um。
下面具体说明本发明实施例提供的所述加工方法。
生成第一MOS器件前期准备：
先准备硅片，确认材料的电阻率，并送入氧化炉管进行氧化，氧化后，在硅片上生长出一定厚度的氧化层。继续进入下一步P阱光刻，先进行匀胶，用旋涂的方式在硅片表面形成一定厚度的光刻胶，然后送入步进曝光机进行紫外线曝光，经过曝光的光刻胶会被显影液洗掉，此时没有光刻胶位置称为P阱，并送入下一步P阱腐蚀，将先前长出的氧化层腐蚀掉，露出衬底，并进行P阱注入，形成P型掺杂，为了让其有一定的深度和浓度，后续去掉表面的光刻胶，将硅片送入高温炉管，进行P阱推进，在横断面上看，类似一个阱，此P阱的目的是为了容纳NMOS.
第一MOS器件（NMOS器件）的形成：
NMOS做在P阱里，NMOS形成主要靠光刻，注入，推进三个步骤。首先做NMOS光刻，光刻图形由光刻版定义，包括源极、漏极和隔离环，全部尺寸信息都设计在光刻版里，比如沟道长宽尺寸，源漏区尺寸，隔离环宽度，都在光刻版里。首先进行旋涂匀一定厚度的光刻胶，然后送入步进曝光机进行曝光，紫外灯与硅片之间会放入一张光刻版，作为NMOS数据复制到硅片上的母板，曝光通过重复步进的方式批量生产，完成曝光后，送入显影机，将被曝光的区域进行去掉光刻胶处理，此时裸露出的位置即为第一MOS器件的源极、漏极和隔离环,并通过注入磷元素的方式，在硅片内部形成NMOS的掺杂形成过程。为了让掺杂的杂质具有一定深度和电性，需要通过高温炉管进行退火处理。
第二MOS器件(PMOS器件)的形成：
PMOS做在非P阱区，即N型衬底里。PMOS同样需要经过光刻注入的方式生成，但更重要的是，此次的光刻曝光时，需要精确的与先前在硅片表面形成的NMOS(第一MOS)进行对准，因为在设计光刻版时，数据是分层出现在不同的光刻版里，通过数据的叠加形成有逻辑功能的芯片产品。实际过程是将PMOS的光刻版送入光刻机，进行版与光刻机的精准对位，并将版固定，然后硅片进入光刻机，机台会自动寻找上步生成NMOS留在硅片里的标记，并进行精确的对准，然后曝光，显影。此时在硅片裸露的位置称为第二MOS器件的源极、漏极和隔离环，第二MOS与第一MOS现在都出现在硅片，并且两个MOS的相对位置尺寸非常精确。后续通过注入硼元素的方式，在硅片内部形成PMOS的掺杂过程,并通过高温炉管退火处理，激活杂质。
栅氧化层的形成：
先将硅片表面的氧化层去掉，在硅片内部已有两个MOS的全部结构，用氢氟酸腐蚀掉表面的全部氧化层后，送入氧化炉管，通过氧气与衬底生成一层高质量的氧化层，在源漏之间的生成的氧化层称为栅氧，同时在源漏上也会长出相应氧化层。
引线接触孔的形成：
氧化层为绝缘介质，为了让导电铝线在硅片表面进行布线，需要让源、漏、隔离环位置形成引线孔。先进行引线孔的光刻处理，在硅片表面形成一个一个的孔，通过氢氟酸腐蚀，将孔内部的氧化层腐蚀干净，然后去掉光刻胶，在硅片表面形成引线孔。
电路布线层的形成及布线：
硅片送入铝溅射机台，在表面形成一定厚度的铝膜，此为电路布层，为了让器件能独立的逻辑工作，需要通过金属光刻方式，在硅片表面形成铝线的布线，裸露出的位置是需要去掉的金属，通过金属刻蚀去掉，此时硅片表面已形成铝布线。
保护层的形成：
铝布线完成后，芯片已经完成了逻辑功能加工，为了防止后端加工处理造成对芯片的刮伤损坏问题，在硅片表面淀积保护层，后续通过护层的光刻，护层刻蚀工艺，将焊接打线Pad位置露出，为后续的测试，打线最电路引出端。
其中，MOS管layout（版图制作）时，如图1、图2、图3和图4所示，将NMOS的隔离环c到源极a和漏极b的距离e由原工艺中的0微米改为了1.5微米，沟道d的宽度和长度不改变；将PMOS的隔离环h到源极f和漏极g的距离j由原工艺中的0微米改为了1.5微米，沟道i的宽度和长度不改变；首先要测量其输出特性曲线的变化，将栅电压VG设定多个不同步进电压，对于NMOS，VG分别设定为0.5V、1.0V、1.5V、2.0V、2.5V等，然后对源进行电压扫描，可以看到三个区域，截至、线性、饱和。改变前后的输出特性曲线并没有改变，因为沟道的长宽没有改变，沟道内的杂质浓度及栅氧厚度维持原态，同时也并未改变NMOS的源漏电阻，所以NMOS的饱和压降，导通电阻，阀值电压都不会改变，即NMOS的特性不变。
对于PMOS的测量与NMOS相同，但要将电压改为负值，因其沟道电流由空穴提供，由于降低了P+的掺杂浓度，使导通电阻略微提高，空穴的迁移率变小，其线性区域会轻微向前倾斜，饱和电流会略微下降，但整体输出特性曲线无明显改变。
MOS输出电流表达式：
其中，W为MOS管沟道宽度；L为MOS管沟道长度；μp为载流子迁移率；Cox为单位面积栅氧化层电容；VGS为栅源电压；VT为阀值开启电压；VDS为漏源电压。
击穿电压表达式：
其中，Ecrit为击穿的临界电场；NB为PN结中低掺杂一侧的浓度；εS为氧化层介电常数；e为电子电量。
击穿情况的考虑，MOS管共有四类P/N结，分别为P+/N+结，P+/N型衬底结，N+/P阱结，N型衬底/P阱结。其中，击穿电压最小的结是P+/N+结，此为齐纳击穿，而另外三项则为雪崩击穿。击穿电压主要由相对低掺杂一侧的浓度决定，在铝栅工艺里，P+杂质的浓度为8.5E18/cm3,N+杂质的浓度为2.0E20/cm3。可见P+决定击穿电压的大小，理论击穿电压在6-7V左右，实际测量WAT值为7.2V,如提高击穿电压，可降低P+掺杂浓度。当我们把P+/N+结的间距拉到1.5um后，因为提供更大的空间电荷区的宽度，可以降低电场强度，进而提高击穿电压。
同时如图5和图6所示，也可以看到P/N结交界处，与原工艺中P/N结交界处总掺杂浓度相比，本发明实施例提供的所述加工方法中P/N结交界处P+的浓度有一个变淡的过度，这也符合降低P+掺杂一侧的浓度，提高击穿的要求。通过仿真软件Silvaco对击穿电压的模拟，可以看到原条件的击穿电压只有6.0V，而改进的结构在14.3V，如图7和图8所示。
经过如上过程，设计者可以根据应用电压的要求，灵活的选择隔离环到源漏的距离，从而确定最小的设计面积。因为低压铝栅工艺的介质层相对较薄，建议产品应用电压不超过9V，否则有静态电流大的风险。超过此电压应用的产品，可以选择厚介质层的高压铝栅工艺。
为解决上述技术问题，本发明实施例还提供了一种低压铝栅器件的加工方法：工艺流程维持原工艺，P+的工艺条件做调整：先做P阱，然后在P阱里做N+，此为NMOS。继续在N型衬底里做PMOS。P+的注入剂量由原来的1.4E14个/cm2变为1.0E14个/cm2。后续进行栅氧化，引线孔腐蚀，金属线，保护层。
本发明实施例提供的加工方法通过工艺的改进，以及新型的设计规则，达到提升产品应用电压的要求，传统的低压铝栅工艺典型应用电压范围在1.5V-5.0V,高压铝栅应用电压范围在18V-24V,但高压铝栅比低压铝栅多一层光刻，成本相对较高。本发明通过改变MOS管的源漏掺杂浓度，同时在IC layout(版图画法)做改进处理，达到提高应用电压的要求，从仿真结果看，MOS管的击穿电压能提高到14.3V，本方法不需要增加额外的光刻，工艺上的改变也不会增加成本，工艺平台仍然使用低压铝栅工艺，为了能让产品安全稳定应用，本方法可以提供5V-9V的产品使用，可见应用电压提高接近一倍，但制造成本并未提高。
为解决上述技术问题，本发明实施例还提供了一种低压铝栅器件，包括第一MOS器件和第二MOS器件，其中，所述第一MOS器件的隔离环与源漏极之间存在第一距离；所述第二MOS器件的隔离环与源漏极之间存在第二距离。
进一步的，本发明实施例提供的低压铝栅器件中所述第一MOS器件为NMOS器件；所述第二MOS器件为PMOS器件；所述第一距离为1.5um；所述第二距离为1.5um。
本发明实施例提供的所述低压铝栅器件的应用电压相对较高，生产成本并未增加，进一步满足了应用需求。
需要说明的是，上述低压铝栅器件加工方法的所述实现实施例均适用于该低压铝栅器件的实施例中，也能达到相同的技术效果。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (5)
1.一种低压铝栅器件的加工方法，其特征在于，包括如下步骤：
生成第一MOS器件的源极、漏极和隔离环，同时形成所述隔离环与所述源极和所述漏极之间的第一距离；
在所述第一MOS器件的基础上生成第二MOS器件的源极、漏极和隔离环，同时形成所述第二MOS器件的隔离环与所述第二MOS器件的源极和漏极之间的第二距离；
在所述第二MOS器件的基础上进行栅氧化，形成所述源极、所述漏极和所述隔离环的氧化层；
在所述源极和所述漏极的氧化层上进行引线孔腐蚀，形成引线接触孔；
在所述源极、所述漏极和所述隔离环的氧化层基础上形成电路布线层；
在所述电路布线层上进行电路布线；
在所述电路布线层的基础上形成保护层；
其中，所述第一MOS器件为NMOS器件，所述第二MOS器件为PMOS器件，所述NMOS器件结构的沟道宽度为3.0um，长度为2.5um，所述PMOS器件结构的沟道宽度为3.0um，长度为2.5um。
2.根据权利要求1所述的加工方法，其特征在于，生成所述第一MOS器件的源极、漏极和隔离环及所述第一距离的步骤具体为：
在预设P阱中，进行光刻、曝光、显影、注入预设浓度的磷、推进，进而生成所述NMOS器件的源极、漏极和隔离环，同时形成所述第一距离。
3.根据权利要求2所述的加工方法，其特征在于，生成所述第二MOS器件的源极、漏极和隔离环及所述第二距离的步骤具体为：
在预设N型衬底中，与所述NMOS器件进行对准，进而进行光刻、曝光、显影、注入预设浓度的硼，进而生成所述PMOS器件的源极、漏极和隔离环，同时形成所述第二距离。
4.根据权利要求1所述的加工方法，其特征在于，所述第一距离为1.5um。
5.根据权利要求1所述的加工方法，其特征在于，所述第二距离为1.5um。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410008617.8A CN104766800B (zh) | 2014-01-08 | 2014-01-08 | 一种低压铝栅器件的加工方法及低压铝栅器件 |
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| Application Number | Priority Date | Filing Date | Title |
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| CN201410008617.8A CN104766800B (zh) | 2014-01-08 | 2014-01-08 | 一种低压铝栅器件的加工方法及低压铝栅器件 |
Publications (2)
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| CN104766800A CN104766800A (zh) | 2015-07-08 |
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ID=53648558
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| Application Number | Title | Priority Date | Filing Date |
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| CN201410008617.8A Active CN104766800B (zh) | 2014-01-08 | 2014-01-08 | 一种低压铝栅器件的加工方法及低压铝栅器件 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104766800B (zh) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102169899A (zh) * | 2010-02-10 | 2011-08-31 | 台湾积体电路制造股份有限公司 | 用于n型或p型沟道晶体管的层叠结构及平面反向电路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010177240A (ja) * | 2009-01-27 | 2010-08-12 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2011187478A (ja) * | 2010-03-04 | 2011-09-22 | Toshiba Corp | 半導体装置およびその製造方法 |
-
2014
- 2014-01-08 CN CN201410008617.8A patent/CN104766800B/zh active Active
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN102169899A (zh) * | 2010-02-10 | 2011-08-31 | 台湾积体电路制造股份有限公司 | 用于n型或p型沟道晶体管的层叠结构及平面反向电路 |
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| Title |
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| n+p+ p-n结隔离CMOS铝栅工艺;初桂珍;《微电子学》;19940430;第24卷(第2期);正文第3部分"n+p+ p-n结隔离CMOS电路工艺"，图1 * |
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| Publication number | Publication date |
|---|---|
| CN104766800A (zh) | 2015-07-08 |
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