CN102169899B - 用于n型或p型沟道晶体管的层叠结构及平面反向电路 - Google Patents

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Abstract

本发明提供了用于n型或p型沟道晶体管的层叠结构及平面反向电路。在一实施例中，层叠结构可用于制造n型沟道晶体管。层叠结构包含一第一半导体层，具有一导带最低能阶EC1；一第二半导体层，具有一分离的空穴能阶H0；一宽能隙半导体阻挡层，位于此第一及此第二半导体层之间；一栅极介电层，位于此第一半导体层上；一栅极金属层，位于此栅极金属层上，其中此分离的空穴能阶H0低于导带最低能阶EC1，以施予零偏压至此栅极金属层。采用本发明实施例中的层叠结构的晶体管，具有增大的平均有效质量，并能急遽变换沟道载子密度及漏极电流。

Description

用于n型或p型沟道晶体管的层叠结构及平面反向电路
技术领域
本发明涉及具有高迁移率的量子阱沟道及对能带密度(density of states，DOS)具有设计的场效晶体管，尤其涉及一种能急遽变换沟道载子密度及漏极电流的互补式场效晶体管。
背景技术
公知的高迁移率金属氧化物半导体场效晶体管(MOSFET)为在高迁移率的块材中形成导电沟道(例如，参见Xuan et al.所发表的“High Performancesubmicron inversion-type enhancement-mode InGaAs MOSFETs with ALDAl2O3，HfO2 and HfAlO as gate dielectrics，”IEDM Tech Dig.，p.637(2007))；或以高能隙半导体层包覆高迁移率的量子阱(例如，参见R.J.W.Hill et al.，“1μm gate length，In0.53Ga0.47As channel thin body n-MOSFET on InP substratewith transconductance of 737 μS/μm，”Electron Lett.，Vol.44，p.498(2008))。具有高迁移率的块材(例如In0.53Ga0.47As)的电子有效质量偏低(mn＝0.044)，导致有效能阶密度(DOS∝mn)偏低，而使装置的最大电流受到限制。一般的包覆层(cladded layers)，例如In0.5Al0.5As，仅具有稍微较高的质量(mn＝0.086)，无法在量子阱的设计中实质上提升平均电子有效质量(unifiedelectron effective mass)。
公知的金属氧化物半导体场效晶体管(MOSFET)为依靠电荷载子的热活化(thermal activation)，且在室温下的次临界摆幅(subthreshold swing)S需限制在60mV/dec以下。对于小尺寸的的互补式金属氧化物半导体导体(CMOS)装置来说，由于短沟道效应，S可轻易超过100mV/dec。因此，导致实质的源极-漏极漏电流，且过剩的功率消耗及所产生的热限制了小尺寸的CMOS电路的效能。
发明内容
为了解决上述问题，本发明实施例提供一种用于n型沟道晶体管的层叠结构，包括：一第一半导体层，具有一导带最低能阶EC1；一第二半导体层，具有一分离的空穴能阶H0一宽能隙半导体阻挡层，位于此第一及此第二半导体层之间；一栅极介电层，位于此第一半导体层上；以及一栅极金属层，位于此栅极介电层上；其中此分离的空穴能阶H0低于此导带最低能阶EC1，以施予零偏压至此栅极金属层。
本发明实施例亦提供一种用于p型沟道晶体管的层叠结构，包括：一第一半导体层，具有一分离的空穴能阶H0；一第二半导体层，具有一导带最低能阶EC2；一宽能隙半导体阻挡层，位于此第一及此第二半导体层之间；一栅极介电层，位于此第一半导体层上；以及一栅极金属层，位于此栅极介电层上；其中此分离的空穴能阶H0低于此导带最低能阶EC2，以施予零偏压至此栅极金属层。
本发明实施例再提供一种平面反向电路，包括：一使用一第一层叠结构的n型沟道晶体管，包含：一第一半导体层，具有导带最低能阶EC1；一第二半导体层，具有分离的第一空穴能阶H0；一第一宽能隙半导体阻挡层，位于此第一及此第二半导体层之间；一第一栅极介电层，位于此第一半导体层上；及一第一栅极金属层，位于此第一栅极介电层上；其中此分离的第一空穴能阶H0低于此导带最低能阶EC1，以施予零偏压至此第一栅极金属层；以及一使用一第二层叠结构的p型沟道晶体管，包含：一第三半导体层，具有分离的第二空穴能阶H0；一第四半导体层，具有导带最低能阶EC2；一第二宽能隙半导体阻挡层，位于此第三及此第四半导体层之间；一第二栅极介电层，位于此第三半导体层上；及一第二栅极金属层，位于此第二栅极介电层上；其中此分离的第二空穴能阶H0低于此导带最低能阶EC2，以施予零偏压至此第二栅极金属层。
采用本发明实施例中的层叠结构的晶体管，其实质上具有增大的平均有效质量(increased unified effective mass)，以增加最大电流。采用本发明实施例中的层叠结构的晶体管，还能突然变换沟道载子浓度，以急遽地减少CMOS装置的断路电流。
为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出优选实施例，并配合附图，作详细说明如下。
附图说明
图1A显示依照本发明实施例的用于对能阶密度作设计的金属氧化物半导体场效晶体管中的层叠结构。
图1B显示依照图1A的层叠结构的实施例的详细图示。
图1C显示如图1B的实施例的能带图。
图2A显示如图1B所示的层叠结构，在InAs层为2、5及10nm时的平均有效质量。
图2B显示如图1B所示的层叠结构，在InAs层为2及5nm时的电子气片载子浓度。
图3A显示依照本发明另一实施例的用于对能阶密度作设计的金属氧化物半导体场效晶体管中的层叠结构。
图3B显示如图3A所示的层叠结构的实施例的详细图示。
图3C显示如图3B所示的层叠结构的能带图。
图4A及图4B显示图1A及图3B所示的层叠结构的片电子密度对栅极偏压的函数，在指数及线性刻度下的函数图。
图5显示含图1B或图3B所示的膜层叠结构的金属氧化物半导体场效晶体管。
图6A显示依照本发明实施例的用于n型沟道晶体管的金属氧化物半导体场效晶体管。
图6B显示如图6A所示的层叠结构的实施例的详细图示。
图7A显示经计算得到的能带图，其显示如图6B所示的层叠结构在热平衡下的相对能阶。
图7B显示经计算得到的能带图，其显示如图6B所示的层叠结构在施予-0.1V偏压至栅极电压的条件下的相对能阶。
图8A及图8B显示为如图6B所示的层叠结构的计算得到的电子气片载子浓度对栅极偏压的函数，在指数刻度及线性刻度下的函数图。
图9A显示依照本发明实施例的用于p型沟道晶体管中的层叠结构。
图9B显示依照图9A所示的层叠结构的实施例的详细图示。
图10A显示经计算得到的能带图，其显示如图9B所示的层叠结构在热平衡下的相对能阶。
图10B显示经计算得到的能带图，其显示如图9B所示的层叠结构在施予-0.1V的偏压至栅极电极的条件下的相对能阶。
图11A及图11B显示为如图9B所示的层叠结构的计算得到的空穴气片载子浓度对栅极偏压的函数，在指数刻度及线性刻度下的函数图。
图12A及图12B显示互补式n型沟道及p型沟道装置如于图8A至图8B及图11A至图11B的数据摘要图。
图13显示依照本发明实施例的含n型及p型沟道装置串联的互补式反向电路。
上述附图中的附图标记说明如下：
100～层叠结构 102～栅极金属
104～高介电常数介电层
106～具有低电子有效质量的高迁移率半导体沟道层
108～具有高电子有效质量的宽能隙半导体包覆层
110～宽能隙半导体缓冲层
112～基材 114～半导体层
200～含2nm InAs层的层叠结构的平均有效质量
202～含5nm InAs层的层叠结构的平均有效质量
204～含10nm InAs层的层叠结构的平均有效质量
210～含2nm InAs层的层叠结构的电子气片载子浓度
212～含5nm InAs层的层叠结构的电子气片载子浓度
300～层叠结构 302～栅极金属
304～高介电常数介电层 306～半导体阻挡层
308～具有低电子有效质量的高迁移率半导体沟道层
310～具有高电子有效质量的宽能隙半导体包覆层
312～宽能隙半导体缓冲层
314～基材 316～半导体层
400、401～含5nm InAs层的层叠结构的片电子浓度对栅极偏压的函数
402、403～含1nm GaSb/5nm InAs层的层叠结构的平均有效质量
500～含层叠结构的MOSFET
600～层叠结构 602～栅极金属层
604～高介电常数介电层
606～具有导带最低能阶的高迁移率半导体沟道层
608～宽能隙半导体阻挡层
610～具有价带最高能阶的半导体层
612～宽能隙半导体缓冲层
614～掺杂的宽能隙半导体缓冲层
616～基材 618～半导体层
800、801～n型沟道结构的电子气片载子浓度对栅极偏压的函数
802、803～n型沟道结构的等效氧化层厚度
900～含层叠结构的p型沟道晶体管
900～层叠结构 902～栅极金属层
904～高介电常数介电层
906～具有价带最高能阶的高迁移率半导体沟道层
908～宽能隙半导体阻挡层
910～具有导带最低能阶的半导体层
912～宽能隙半导体缓冲层
914～掺杂的宽能隙半导体缓冲层
916～基材 918～半导体层
1200、1201～n型沟道结构的函数
1202、1203～p型沟道结构的函数
1300～互补式反向电路的n型沟道结构
1302～互补式反向电路的p型沟道结构
具体实施方式
本发明接下来将会提供许多不同的实施例以实施本发明中不同的特征。各特定实施例中的组成及配置将会在以下作描述以简化本发明。这些为实施例并非用于限定本发明。此外，本说明书中显示两层或多层膜层相互接触，可能是直接接触，亦有可能是有其他额外元件使这些膜层为非直接接触，例如通过非直接的连接。
本发明的实施例在此提供一种高迁移率的MOSFET，其实质上具有增大的平均有效质量(increased unified effective mass)，以增加最大电流。本发明的实施例在此还提供一种MOSFET，其能突然变换沟道载子浓度，以急遽地减少CMOS装置的断路电流。图1A至图5显示具有增大的电子有效质量的层叠结构。图6A至图13显示用于能快速转换的互补式装置的两种不同的层叠结构。
在图1A中，显示本发明一实施例的使用于对能阶密度作设计的MOSFET(DOS engineered MOSFET)中的层叠结构100。层叠结构100包含栅极金属102、高介电常数介电层104、具有低电子有效质量mn1的宽能隙半导体沟道层106、具有高电子有效质量mn2的宽能隙半导体包覆层108、宽能隙半导体缓冲层110及基材112。包覆层可选用使电子有效质量mn2远大于mn1的材料。膜层106至110为半导体层，一并标号为114。
图1B显示层叠结构100的一实施例的详细图示。如图1B所示，具有低电子有效质量的高迁移率半导体沟道层106的厚度约2至10nm，且包含InAs(mn1＝0.023)。具有高电子有效质量的宽能隙半导体包覆层108的厚度约20nm，且包含AlAsSb(mn2＝0.33)。宽能隙半导体缓冲层110包含p+掺杂的AlAsSb。如图1B所示，栅极介电层的厚度约30nm。
图1C图显示图1B所示的层叠结构100的能带图。此层叠结构100具有厚度为5nm的InAs层106及分离的电子能阶E0及空穴能阶H0。由于量子尺寸效应，InAs量子阱层的能隙EG为0.48eV，较InAs块材的0.36eV增加0.12eV。
图2A显示图1B所示的层叠结构100的平均有效质量，其中点200、202及204各自表示为InAs膜层厚度各自为2、5、10nm时的平均有效质量。2nm的InAs量子阱的平均有效质量达到0.067，超过InAS块材的有效质量(mn1＝0.023)至2.9倍，并同样导致其能阶密度(DOS)增加至InAS块材的2.9倍。
图2B显示如图1B所示的厚度各自为2nm(mn＝0.067)、5nm(mn＝0.038)的InAs层的层叠结构100的电子气片载子浓度(electron sheet carrierconcentration)图，各自表示为线210、212。具有增大的mn的较薄的InAs量子阱具有较高的能阶密度，且其反而在相同的费米能阶EF-E0分离(Ferrnilevel EF-E0 separation)下，具有较高的电子气片载子浓度。
图3A显示依照本发明另一实施例的使用于对能阶密度作设计的MOSFET的层叠结构300。如图3A所示，层叠结构300包含栅极金属层302、高介电常数介电层304、半导体阻挡层306、具有低电子有效质量mn1的高迁移率半导体沟道层308、具有高电子有效质量mn2的高迁移率半导体包覆层310、宽能隙半导体缓冲层312及基材314。包覆层可选用使电子有效质量mn2远大于mn1的材料。半导体阻挡层306将位于高迁移率半导体沟道层306中的导电沟道的电子与氧化物-半导体界面分隔开来。阻挡层306可增进电子传输，或可使氧化物-半导体界面基本上具有较少的缺陷，上述两种因素皆为达到理想的MOSFET操作的重要因素。膜层306-312为半导体层，一并标号为316。
图3B显示图3A所示的用于对能阶密度作设计的n型沟道晶体管(n-channel transistors)的层叠结构300的一实施例的的详细图示。如图3B所示，半导体阻挡层306厚度约1nm的，且包含GaSb。具有低电子有效质量的高迁移率半导体沟道层308的厚度约2至10nm，且包含InAs(mn1＝0.023)。具有高电子有效质量的宽能隙半导体包覆层310的厚度约20nm，且包含AlAsSb(mn2＝0.33)。宽能隙半导体缓冲层312包含p+掺杂的AlAsSb。
图3C显示图3B所示的层叠结构300的能带图。此层叠结构300具有厚度为5nm的InAs层308及分离的电子能阶E0及空穴能阶H0、H1。由于量子尺寸效应，InAs量子阱层的能隙EG为0.53eV，较InAs块材的0.36eV上升0.17eV。平均电子有效质量mn为0.033。
图4A及图4B显示如图1B所示的具有5nm InAs层的层叠结构100的片电子密度(sheet electron density)对栅极偏压的函数图(在图4A、图4B中各自表示为线400、401，mn＝0.038)，及如图3B所示的具有1nm GaSb/5nm InAs层的层叠结构100的片电子密度(sheet electron density)对栅极偏压的函数图(在图4A、图4B中各自表示为线402、403，mn＝0.038)，其中图4A为指数刻度、图4B为线性刻度。由于图1B所述的实施例其具有较高的平均有效质量mn及较薄的等效氧化层厚度(lower equivalent oxidethickness，EOT)，因而具有较高的片电子密度。
图5显示使用如图1B所示的层叠结构100的MOSFET 500。可知的是，MOSFET 500亦可使用如图3B所示的层叠结构300。可使用常用的手段来形成N型延伸502，例如离子注入。
图6A显示依照本发明另一实施例的使用于n型沟道晶体管的层叠结构600。层叠结构600包含栅极金属层602、高介电常数介电层604、具有导带最低能阶(conduction band minimum)的半导体沟道层606、宽能隙半导体阻挡层608、具有价带最高能阶(valence band maximum)的半导体层610、宽能隙半导体缓冲层612、掺杂的宽能隙半导体缓冲层614及基材616。栅极金属层602可选用具有合适功函数的金属。在此实施例中，具有价带最高能阶(valence band maximum)的半导体层610的价带最高能阶Ev2可位于具有导带最低能阶(conduction band minimum)的半导体沟道层606的导带最低能阶Ec1附近。膜层606-614为半导体层，一并标号为618。
图6B显示如图6A所示的使用于n型沟道晶体管的层叠结构600的一实施例的详细图示。宽能隙阻挡层608及宽能隙缓冲层612各自的厚度约2nm及20nm，且皆包含AlAsSb。具有价带最高能阶(valence band maximum)的半导体层610的厚度约2nm，且包含GaSb。具有导带最低能阶(conductionband minimum)的半导体沟道层606的厚度约2nm，且包含InAs。在一实施例中，使用如上所述的材料，EV2为-4.79eV and EC1为-4.9eV。掺杂的宽能隙半导体缓冲层包含p+掺杂的AlAsSb层614。在一实施例中，高介电常数介电层604的厚度约30nm，且可包含HfO2。在相同或另一实施例中，栅极金属层602可包含氮化钽(TaN)。
图7A显示经计算的能带图，其显示如图6B所示的n型沟道装置层叠结构600，在含有分离的电子能阶E0(电子基态能阶)及空穴能阶(重或轻空穴能阶，heavy or light hole level)的热平衡下(偏压为0V)的相对能阶。费米能阶EF(虚线)位于能量为0eV的位置。在平衡及零偏压时，分离的空穴能阶H0(与其波函数ΨHo一并显示)低于InAs导带最低能阶Ec1。既然分离的InAs电子能阶E0实质上高于EF，晶体管为关闭的，且具有偏低的电子气片载子浓度ns。在图7A所示的实施例中，ns为5.7x106cm-2。分离的能阶E0的平均有效电子质量mn为0.067，且H0的平均有效空穴质量mp估算为0.4。栅极金属有效功函数为4.95eV。
图7B显示经计算的能带图，其显示图6B所示的n型沟道装置层叠结构600，在施予+0.1V的偏压至栅极电极时的相对能阶。如图所示，形成了混成态(hybrid state)EH(于模拟元件无法计算混成态，混成态功函数ΨH在此仅显示在GaSb层中的功函数ΨH)。使用如图7B所示的EF及EH的能阶位置，计算得到InAs层中的电子密度δon为1.2x1012cm-2，估算混成态的平均有效质量mH为0.2。在混成态未形成的瞬间，层叠结构为关闭的，且在InAs层中具有由E0所导致的电子密度δoff为6.3x107cm-2，及产生“混成变换值(hybrid switching ratio，HSR)”，混成变换值为δon/δoff为1.9x104。当在合适的栅极偏压下形成混成态，系假设转换能几乎在变换电压Vs的瞬间发生。由于膜层的组成成分、厚度等在膜层的横向中不均匀，转换可能不会如预测般急遽变动。Vs有可能稍低于+0.1V，但在接下来的叙述中设定为等于+0.1V以便于表示。相对于栅极电压的微分栅极效率(在混成态EH形成前，InAs导带最低能阶Ec相对于H0的模组)为55％。
混成态的校正及自恰计算(self-consistent calculation)将使混成态的能阶位置、功函数、平均有效质量及载子密度有些许调整，且由于EH上的耦极电荷(dipole charge)，将更可在GaSb及InAs层之间增加额外的电场。所有的调整均可使δon及HSR稍微降低，且使Vs相较于其在此的预测值有些许的迁移。事实上，在理想清况下的最大电子密度δon(系统中仅有电荷与EH上的耦极作用)可经由
Figure BSA00000431335000091
估算为7.5x1011cm-2，其中mH＝0.2，k、T及
Figure BSA00000431335000092
各自为波兹曼常数、绝对温度及约化普朗克常数。δon的真实值为约3-4x1011cm-2，使InAs层在室温下可达到的HSR值降低约5000。较薄的InAs层可达到较高的HSR。通常来说，HSR上限可使用0.5*ln(2)*(mH/mn)*exp(E0-Ec)/kT推算，其约等同于exp(E0-Ec)/kT，其中mH＝0.2、mn＝0.067。当InAs的厚度各自为1.5、2及5nm时，E0-Ec各自为0.38、0.29及0.11eV，所得到的室温下的理论HSR值各自为2.4x106、7.3x104及70。
图8A及图8B各自显示，在指数刻度(图8A)及线性刻度下(图8B)，如图6B所示的n型沟道结构600的电子气片载子浓度ns对栅极偏压的函数图。可知的是，ns在图8A及图8B中各自表示为线800、801，且ns在相对于Vs或高于Vs时，为使用能阶H0估算得到的值。氧化层电容Cox在图8A及图8B中各自表示为线802、803。由于在GaSb层中存在有高空穴浓度，限制了关闭状态(99mV/dec)的次临界摆幅S。虽然次临界摆幅S上升，但空穴层位在仅低于沟道4nm的位置，可有效抑制短沟道效应。一般而言，混成态基本上扮演强效的电子密度增幅器(electron density booster)，使装置几乎立即达到高δon，为“毫伏开关(millivolt switch)”的理想性质。图6A至图8B所揭示的实施例可使用在高效能(high performance，HP)、低操作功率(low operating power，LOP)及低待机功率(low standby power，LSTP)装置。
图9A显示依照本发明另一实施例的使用于p型沟道晶体管(p-channeltransistor)的层叠结构900，其包含栅极金属层902、高介电常数介电层904、具有价带最高能阶的半导体沟道层906、宽能隙半导体阻挡层908、具有导带最低能阶的半导体沟道层910、宽能隙半导体缓冲层912、掺杂的宽能隙半导体缓冲层914及基材916。栅极金属层902可选用具有合适功函数的金属。在此实施例中，具有价带最高能阶的半导体沟道层906的价带最高能阶Ev1可位于具有导带最低能阶的半导体沟道层910的导带最低能阶Ec2附近。膜层906-914为半导体层，一并标号为918。
图9B显示图9A所示的层叠结构900应用于p型沟道晶体管的一实施例的详细图示。宽能隙阻挡层及宽能隙缓冲层908、912、914包含AlAsSb。具有价带最高能阶的半导体沟道层906包含GaSb。具有导带最低能阶的半导体沟道层910包含InAs。在一实施例中，使用如上所述的材料，EV1为-4.79eV且EC2为-4.9eV。掺杂的宽能隙半导体缓冲层包含n+掺杂的AlAsSb层。在一实施例中，高介电常数栅极介电层904的厚度约30nm，且包含HfO2。在相同或不同实施例中，栅极金属层902可包含氮化钽(TaN)。
图10A显示经计算的能带图，其显示如图9B所示的p型沟道装置层叠结构，在含有分离的电子能阶E0(电子基态能阶)及空穴能阶H0(重或轻空穴能阶，heavy or light hole level)的热平衡下(偏压为0V)的相对能阶。费米能阶EF位于能量为0eV的位置。在平衡及零偏压时，分离的空穴能阶H0(与其功函数ΨHo一并显示)低于InAs导带最低能阶Ec2。既然分离的GaSb空穴能阶H0实质上低于费米能阶EF，晶体管为关闭的，并具有偏低的空穴气片载子浓度(hole sheet carrier concentration)ps。在图10A所示的实施例中，ps为3.4x106cm-2。栅极金属有效功函数为4.55eV。
图10B显示经计算的能带图，其显示图9B所示的p型沟道装置层叠结构在施予-0.1V偏压至栅极电极时的相对能阶。如图所示，形成了混成态EH(如图所示，形成了混成态(hybrid state)EH(混成态功函数ΨH在此仅显示在GaSb层中的功函数ΨH)。为了使在混成态上的电子空穴价数相等，当混成态EH形成时(未显示)，EH将被拉升至等同于EF的能态。假设理想情况下(系统中仅有电荷与混成态EH上的耦极作用)，可估算δon为7.5x1011cm-2。在更真实的情况下，可估算δon为4.1x1011cm-2。在混成态尚未形成的瞬间，层叠结构的由GaSb层中的H0所导致的空穴密度δoff为5.3x107cm-2，且产生的混成转换值(HSR，δon/δoff)为7.7x103。由于膜层的组成成分、厚度等在膜层的横向中不均匀，转换可能不会如预测般急遽变动。Vs有可能稍高于-0.1V，但在接下来的叙述中设定为等于-0.1以便于表示。相对于栅极电压的微分栅极效率(在混成态EH形成前，InAs导带最低能阶Ec相对于H0的模组)为39％。
混成态的校正及自恰计算(self-consistent calculation)将导致混成态的能阶位置、功函数、平均有效质量及载子密度有些许调整，且由于EH上的耦极电荷(dipole charge)，将更可在GaSb及InAs层之间增加额外的电场。由于p型沟道装置的本质(在转换时需将混成能阶提升300meV)，对应于栅极电压的转换(switching)可能会有些许的迟滞。
图11A及图11B各自显示，在指数刻度(图8A)及线性刻度下(图8B)，如图9B所示的p型沟道结构在的电子气片载子浓度ns对栅极偏压的函数图。可知的是，在此函数中，Ps在相对于Vs及低于Vs时为估算值。由于在GaSb层中存在有高电子浓度，限制了关闭状态(87mV/dec)的次临界摆幅S。虽然次临界摆幅S上升，但电子层位在仅低于沟道4nm的位置，可有效抑制短沟道效应。一般而言，混成态基本上扮演强效的空穴密度增幅器(holedensity booster)，使装置几乎立即达到高δon，为“毫伏开关(millivolt switch)”的理想性质。
图12A及图12B各自显示图8及图11所示的用于互补式n型沟道装置(表示为线1200、1201)及P型沟道装置(表示为线1202、1203)的数据摘要图示。既然n型及p型沟道装置在开路(on-state)时，皆通过平均有效质量相同(mH＝0.2)的混成态EH进行导电，可预期p型沟道的开路特性(on-state characteristics)为n型沟道的镜像行为。图9A至图12B所述的实施例可应用于高效能(high performance，HP)、低操作功率(low operatingpower，LOP)及低待机功率(low standby power，LSTP)装置。
图13显示一种含n型沟道装置(使用如图6B所示的层叠结构)1300及p型沟道装置(使用如图9B所示)串联的层叠结构1302的反向电路。在一实施例中，n型及p型沟道装置的栅极有效功函数各自为4.95及4.55eV。栅极电极602及902的电压表示在相对于对应的装置1300及1302的源极端。图13所述的实施例可应用于高效能(high performance，HP)、低操作功率(low operating power，LOP)及低待机功率(low standby power，LSTP)装置。
可知的是，上述所有的晶体管可应用于任何电子装置及/或含一或多个晶体管的电路。
虽然本发明已以优选实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作更动、替代与润饰。再者，本发明的保护范围并未局限于说明书内所述特定实施例中的工艺、机器、制造、物质组成、装置、方法及步骤，任何所属技术领域中普通技术人员可从本发明揭示内容中理解现行或未来所发展出的工艺、机器、制造、物质组成、装置、方法及步骤，只要可以在此处所述实施例中实施大体相同功能或获得大体相同结果皆可使用于本发明中。因此，本发明的保护范围应以较宽广的范围或意义来解读。

Claims (25)

1.一种用于n型沟道晶体管的层叠结构，包括：
一第一半导体层，具有一导带最低能阶EC1；
一第二半导体层，具有一分离的空穴能阶H0；
一宽能隙半导体阻挡层，位于该第一及该第二半导体层之间；
一栅极介电层，位于该第一半导体层上；以及
一栅极金属层，位于该栅极介电层上；
其中该分离的空穴能阶H0低于该导带最低能阶EC1，以施予零偏压至该栅极金属层。
2.如权利要求1所述的用于n型沟道晶体管的层叠结构，其中该导带最低能阶EC1为-4.9eV。
3.如权利要求1所述的用于n型沟道晶体管的层叠结构，其中在施予该栅极金属层一正向偏压时，该第一半导体层的电子密度相对应地急遽增加。
4.如权利要求1所述的用于n型沟道晶体管的层叠结构，其中该宽能隙半导体阻挡层的厚度约2nm，且包含AlAsSb。
5.如权利要求1所述的用于n型沟道晶体管的层叠结构，其中该第一半导体层的厚度约2nm，且包含InAs。
6.如权利要求1所述的用于n型沟道晶体管的层叠结构，其中该第二半导体层的厚度约2nm，且包含GaSb。
7.如权利要求1所述的用于n型沟道晶体管的层叠结构，还包含：
一宽能隙半导体缓冲层，位于该第二半导体层下；
一p型掺杂的宽能隙半导体缓冲层，位于该宽能隙半导体缓冲层下；及
一基材，位于该p型掺杂的宽能隙半导体缓冲层下方。
8.如权利要求7所述的用于n型沟道晶体管的层叠结构，其中该宽能隙半导体缓冲层的厚度约20nm，且包含AlAsSb。
9.如权利要求7所述的用于n型沟道晶体管的层叠结构，其中该p型掺杂的宽能隙半导体缓冲层包含p型掺杂的AlAsSb。
10.如权利要求1所述的用于n型沟道晶体管的层叠结构，其中该n型沟道晶体管用于一低操作功率装置、一高效能装置或一低待机功率装置。
11.一种用于p型沟道晶体管的层叠结构，包括：
一第一半导体层，具有一分离的空穴能阶H0；
一第二半导体层，具有一导带最低能阶EC2；
一宽能隙半导体阻挡层，位于该第一及该第二半导体层之间；
一栅极介电层，位于该第一半导体层上；以及
一栅极金属层，位于该栅极介电层上；
其中该分离的空穴能阶H0低于该导带最低能阶EC2，以施予零偏压至该栅极金属层。
12.如权利要求11所述的用于p型沟道晶体管的层叠结构，导带最低能阶EC2为-4.9eV。
13.如权利要求11所述的用于p型沟道晶体管的层叠结构，其中在施予该栅极金属层一负向偏压时，该第一半导体层的空穴密度相对应地急遽增加。
14.如权利要求11所述的用于p型沟道晶体管的层叠结构，其中该宽能隙半导体阻挡层的厚度约2nm，且包含AlAsSb。
15.如权利要求11所述的用于p型沟道晶体管的层叠结构，其中该第一半导体层的厚度约2nm，且包含GaSb。
16.如权利要求11所述的用于p型沟道晶体管的层叠结构，其中该第二半导体层的厚度约2nm，且包含InAs。
17.如权利要求11所述的用于p型沟道晶体管的层叠结构，还包含：
一宽能隙半导体缓冲层，位于该第二半导体层下；
一n型掺杂的宽能隙半导体缓冲层，位于该宽能隙半导体缓冲层下；及
一基材，位于该n型掺杂的宽能隙半导体缓冲层下。
18.如权利要求17所述的用于p型沟道晶体管的层叠结构，其中该宽能隙半导体缓冲层的厚度约20nm，且包含AlAsSb。
19.如权利要求17所述的用于p型沟道晶体管的层叠结构，其中该n型掺杂的宽能隙半导体缓冲层包含n型掺杂的AlAsSb。
20.如权利要求11所述的用于p型沟道晶体管的层叠结构，其中该p型沟道晶体管用于一低操作功率装置、一高效能装置或一低待机功率装置。
21.一种平面反向电路，包括：
一使用一第一层叠结构的n型沟道晶体管，包含：
一第一半导体层，具有导带最低能阶EC1；
一第二半导体层，具有分离的第一空穴能阶H0；
一第一宽能隙半导体阻挡层，位于该第一及该第二半导体层之间；
一第一栅极介电层，位于该第一半导体层上；及
一第一栅极金属层，位于该第一栅极介电层上；其中该分离的第一空穴能阶H0低于该导带最低能阶EC1，以施予零偏压至该第一栅极金属层；以及
一使用一第二层叠结构的p型沟道晶体管，包含：
一第三半导体层，具有分离的第二空穴能阶H0；
一第四半导体层，具有导带最低能阶EC2；
一第二宽能隙半导体阻挡层，位于该第三及该第四半导体层之间；
一第二栅极介电层，位于该第三半导体层上；及
一第二栅极金属层，位于该第二栅极介电层上；其中该分离的第二空穴能阶H0低于该导带最低能阶EC2，以施予零偏压至该第二栅极金属层。
22.如权利要求21所述的平面反向电路，其中在施予该第一栅极金属层一正向偏压时，该第一半导体层的电子密度相对应地急遽增加。
23.如权利要求21所述的平面反向电路，其中在施予该第二栅极金属层一负向偏压时，该第三半导体层的空穴密度相对应地急遽增加。
24.如权利要求21所述的平面反向电路，其中该第一层叠结构还包含：
一第一宽能隙半导体缓冲层，位于该第二半导体层下方；及
一p型掺杂的宽能隙半导体缓冲层，位于该第一宽能隙半导体缓冲层下方；
且其中该第二结构还包含；
一第二宽能隙半导体缓冲层，位于该第四半导体层下方；及
一n型掺杂的宽能隙半导体缓冲层，位于该第二宽能隙半导体缓冲层下方。
25.如权利要求21所述的平面反向电路，其中该平面反向电路用于一低操作功率装置、一高效能装置或一低待机功率装置。
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