KR20110093647A - Ｄｏｓ 공법의 전계효과 트랜지스터 - Google Patents

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Abstract

상태밀도(density of states, DOS) 공법의 FET가 게시된다. 일 실시형태는 n-채널 트랜지스터의 제조에 사용되는 층상 구조를 구비한다. 상기 층상 구조는 전도대역 최저점(EC1)을 구비하는 제1 반도체층; 분산정공 레벨(H0)을 구비하는 제2 반도체층; 상기 제1 및 제2 반도체층 사이에 배치된 와이드 밴드갭 반도체 베리어층; 상기 제1 반도체층의 상부에 배치된 게이트 유전층; 및 상기 게이트 유전층의 상부에 배치된 게이트 금속층을 포함하며, 상기 분산정공 레벨(H0)은 상기 전도대역 최저점(Ec1)의 하부에 위치되어 상기 게이트 금속층으로 제로 바이어스가 인가되도록 한다.

Description

ＤＯＳ 공법의 전계효과 트랜지스터{Density of states engineered field effect transistor}
본 특허 청구항은 본 게시내용에서 그 전체가 참조로 인용된 미합중국 특허출원 제61/303,009(출원일 2010년 2월 10일)에 기반한 것이다.
본 게시내용은 고 이동성 양자우물 채널 및 설계(engineered)된 상태밀도(density of states (DOS)) 공법의(engineered) 전계효과 트랜지스터에 관한 것으로, 더욱 상세하게는, 급격한 채널 캐리어의 전환 및 드레인 전류를 구비한 상보적 전계효과 트랜지스터에 관한 것이다.
종래의 고 이동성 금속-산화물-반도체 전계효과 트랜지스터(MOSFET)의 경우, 고 이동성 벌크 소재(예를 들어, Y. Xuan et al. 의 "High Performance submicron inversion-type enhancement-mode InGaAs MOSFETs with ALD Al2O3, HfO2 and HfAlO as gate dielectrics", IEDM Tech Dig., p. 637 (2007) 참조 바람) 또는 더 높은 밴드갭의 반도체층에 의해 피복된 고 이동성 양자우물 (예를 들어, R.J.W. Hill et al.의 "1 μm gate length, In0 .53Ga0 .47As channel thin body n-MOSFET on InP substrate with transconductance of 737 μs/μm", Electron Lett., Vol. 44, p. 498 (2008) 참조바람) 내에 전도성 채널을 형성한다. In0 .53Ga0 .47As 와 같이 고 이동성의 벌크 소재가 가지는 유효전자질량은 작으며(mn =0.044) 그 결과 유효 상태밀도가 낮게 되며(DOS ∝ mn), 이로 인해 최대 소자전류가 제한될 수 있다. In0 .5Al0 .5As 와 같은 일반적 피복층은 질량만 조금 높다 뿐이지(mn = 0.086), 양자우물 설계에서 통합된(unified) 전자 유효질량(mn)을 실질적으로 증가시키지는 못한다.
종래의 MOSFET는 충전 캐리어(charge carrier)의 열적 활성화에 의존하며 실온에서의 60 mV/dec의 문턱전압 이하에서의 기울기(subthreshold swing, S)에 한정된다. 규모화된(scaled) CMOS 소자의 경우, S는 단채널 효과로 인해 쉽게 100 mV/dec 를 초과한다. 이로 인해 열의 발생은 물론, 상당량의 소스-드레인 누출 및 과도한 전력소실이 발생하고, 규모화된 CMOS 회로의 성능(performance) 또한 제한된다.
본 발명의 일 실시형태에 따르면, n-채널트랜지스터의 제조에 사용하기 위한 층상 구조(layer structure)가 포함된다. 상기 층상 구조는 전도대역 최저점(conduction band minimum, (EC1))을 가지는 제1 반도체층; 분산정공 레벨(discrete hole level, (H0))을 가지는 제2 반도체층; 상기 제1 및 제2 반도체층 사이에 배치된 와이드 밴드갭 반도체 베리어층; 및 상기 제1 반도체층 위에 배치되는 게이트 유전체층; 을 포함하며, 상기 분산정공 레벨(H0)은 상기 전도대역 최저점(Ec1)의 하부에 위치되어서 상기 게이트 금속 층으로 제로(0) 바이어스가 인가되도록 한다.
또 다른 실시형태에 따르면, p-채널트랜지스터의 제조에 사용하기 위한 층상 구조를 포함한다. 상기 층상 구조는 분산정공 레벨(H0)을 가지는 제1 반도체층; 전도대역 최저점(EC2)을 가지는 제2 반도체층; 상기 제1 및 제2 반도체층 사이에 배치된 와이드 밴드갭 반도체 배리어층; 상기 제1 반도체층 상부에 배치되는 게이트 유전체층; 및 상기 게이트 유전체 층 상부에 배치되는 게이트 금속층을 포함하며, 상기 분산정공 레벨(H0)은 상기 전도대역 최저점(Ec2) 하부에 위치되어 게이트 금속층으로 제로(0) 바이어스가 인가되도록 한다.
또 다른 실시형태에 따르면, n-채널트랜지스터의 제조에 사용하기 위한 층상 구조를 포함한다. 상기 층상 구조는 전도대역 최저점(EC1)을 가지는 층; 분산정공 레벨(H0)을 가지는 층을 제공하기 위한 수단; 전도대역 최저점의 가지는 층 및 분산정공 레벨을 가지는 층 사이에 와이드 밴드갭을 제공하는 수단을 포함한다. 상기 층상 구조는 또한 전도대역 최저점을 가지는 층의 상부에 고 k-유전층을 제공하기 위한 수단; 및 상기 고 k-유전층의 상부에 배치된 게이트 금속층을 제공하기 위한 수단;을 포함한다. 상기 분산정공 레벨(H0)은 상기 전도대역 최저점(Ec1)의 하부에 위치되어 상기 게이트 금속수단에 제로 바이어스가 인가되도록 한다.
또 다른 실시형태는 p-채널트랜지스터의 제조에 사용하기 위한 층상 구조를 포함한다. 상기 층상 구조는 분산정공 레벨(H0)을 가지는 층을 제공하기 위한 수단; 전도대역 최저점(EC2)을 가지는 층을 제공하기 위한 수단; 및 전도대역최저점(EC2)을 갖는 층 및 분산정공 레벨을 갖는 층 사이에 와이드 밴드갭 베리어를 제공하기 위한 수단;을 포함한다. 상기 층상 구조는 또한 분산정공 레벨을 가지는 층 상부에 고 k-유전층을 제공하기 위한 수단; 및 상기 고 k-유전층의 상부에 배치되는 게이트 금속층을 제공하기 위한 수단;을 더 포함한다. 상기 분산정공 레벨(H0)은 전도대역 최저점(Ec2)의 하부에 위치되어 제로 바이어스가 상기 게이트 금속수단으로 인가되도록 한다.
또 다른 실시형태는 제1 층상 구조를 채용하는 n-채널트랜지스터 및 제2 층상 구조를 채용하는 p-채널트랜지스터를 포함하는 근본적으로 평면의 인버터 회로를 포함한다. 상기 제1 층상 구조는 전도대역 최저점(EC1)을 가지는 제1 반도체층; 제1 분산정공 레벨(H0)을 가지는 제2 반도체층; 상기 제1 및 제2 반도체 층 사이에 배치된 제1 와이드 밴드갭 반도체 베리어층; 상기 제1 반도체층 상부에 배치된 제1 게이트 유전층; 및 상기 제1 게이트 유전층 상부에 배치된 제1 게이트 금속층을 포함하며, 상기 제1 분산정공 레벨(H0)은 상기 전도대역 최저점(Ec1)의 하부에 위치되어 상기 제1 게이트 금속층으로 제로 바이어스가 인가되도록 한다. 상기 제2 층상 구조는 제2 분산정공 레벨(H0)을 가지는 제3 반도체층; 전도대역 최저점(EC2)을 가지는 제4 반도체층; 상기 제3 및 제4 반도체층 사이에 배치된 제2 와이드 밴드갭 반도체 베리어층; 상기 제3 반도체층 상부에 배치된 제2 게이트 유전층; 및 상기 제2 게이트 유전층 상부에 배치된 제2 게이트 금속층을 포함하며, 상기 제2 분산정공 레벨(H0)은 상기 전도대역 최저점(Ec2)의 하부에 위치되어 상기 제2 게이트 금속층으로 제로 바이어스가 인가되도록 한다.
또 다른 실시형태에 따르면, 제1 구조를 채용하는 n-채널트랜지스터 및 제2 구조를 채용하는 p-채널트랜지스터를 포함하는 근본적으로 평면의 인버터 회로를 포함한다. 상기 제1 구조는 전도대역 최저점(EC1)을 가지는 층을 제공하기 위한 수단; 분산정공 레벨(H0)을 가지는 제1 층을 제공하기 위한 수단; 및 전도대역 최저점(EC1)을 가지는 상기 층 및 분산정공 레벨을 가지는 상기 제1 층의 사이에 제1 와이드 밴드갭 베리어를 제공하기 위한 수단을 포함한다. 상기 제1 구조는 또한 전도대역 최저점(EC1)을 가지는 상기 층의 상부에 제1 고 k-유전층을 제공하기 위한 수단; 및 상기 제1 고 k-유전층 상부에 배치된 제1 게이트 금속층을 제공하기 위한 수단을 더 포함한다. 상기 분산정공 레벨(H0)은 상기 전도대역 최저점(EC1)의 하부에 위치되어 상기 제1 게이트 금속층으로 제로 바이어스가 인가되도록 한다. 상기 제2 구조는 분산정공 레벨(H0)을 가지는 제2 층을 제공하기 위한 수단; 전도대역 최저점(EC2)을 가지는 층을 제공하기 위한 수단; 및 전도대역 최저점(EC2)을 가지는 상기 층 및 분산정공 레벨을 가지는 상기 제2 층 사이에 제2 와이드 밴드갭을 제공하기 위한 수단을 포함한다. 상기 제2 구조는 분산정공 레벨을 가지는 상기 제2 층의 상부에 제2 고 k-유전층을 제공하기 위한 수단; 및 상기 제2 고 k-유전층의 상부에 배치된 제2 게이트 금속층을 제공하기 위한 수단을 더 포함한다. 상기 분산정공 레벨(H0)은 상기 전도대역 최저점(Ec2)의 하부에 위치되어 상기 제1 게이트 금속층으로 제로 바이어스가 인가되도록 한다.
또 다른 실시형태에 따르면, 전도대역 최저점(EC1)을 가지는 제1 반도체층; 분산정공 레벨(H0)을 가지는 제2 반도체층; 및 상기 제1 및 제2 반도체 층 사이에 배치된 와이드 밴드갭 반도체 베리어 층을 포함하는 층상 구조를 이용하여 제조되는 n-채널 트랜지스터를 포함하는 장치를 포함한다. 상기 층상 구조는 상기 제1 반도체층의 상부에 배치되는 게이트 유전층; 및 상기 게이트 유전층의 상부에 배치되는 게이트 금속층을 더 포함한다. 상기 분산정공 레벨(H0)은 상기 전도대역 최저점(Ec1)의 하부에 위치되어 상기 게이트 금속층으로 제로 바이어스가 인가되도록 한다.
또 다른 실시형태에 따르면, 분산정공 레벨(H0)을 가지는 제1 반도체층; 전도대역 최저점(EC2)을 가지는 제2 반도체층; 및 상기 제1 및 제2 반도체층 사이에 배치된 와이드 밴드갭 반도체 베리어층을 포함하는 층상 구조를 사용하여 제조되는 p-채널트랜지스터를 포함한다. 상기 층상 구조는 상기 제1 반도체층 상부에 배치되는 게이트 유전층; 및 상기 게이트 유전층의 상부에 배치되는 게이트 금속층을 더 포함한다. 상기 분산정공 레벨(H0)은 상기 전도대역 최저점(Ec2)의 하부에 위치되어 상기 게이트 금속층으로 제로 바이어스가 인가되도록 한다.
또 다른 실시형태에 따르면, 제1 층상 구조를 채용하는 n-채널 트랜지스터 및 제2 층상 구조를 채용하는 p-채널 트랜지스터를 포함하는 근본적으로 평면의 인버터 회로를 포함하는 장치를 포함한다. 상기 제1 층상 구조는 전도대역 최저점(EC1)을 가지는 제1 반도체층; 제1 분산정공 레벨(H0)을 가지는 제2 반도체층; 상기 제1 및 제2 반도체층 사이에 배치된 제1 와이드 밴드갭 반도체 베리어층; 상기 제1 반도체층의 상부에 배치된 제1 게이트 유전층; 및 상기 제1 게이트 유전층의 상부에 배치된 제1 게이트 금속층을 포함한다. 상기 제1 분산정공 레벨(H0)은 상기 전도대역 최저점(Ec1)의 하부에 위치되어 상기 제1 게이트 금속층으로 제로 바이어스가 인가되도록 한다. 상기 제2 층상 구조는 제2 분산정공 레벨(H0)을 가지는 제3 반도체층; 전도대역 최저점(EC2)을 가지는 제4 반도체층; 상기 제3 및 제4 반도체층 사이에 배치된 제2 와이드 밴드갭 반도체 베리어층; 상기 제3 반도체층의 상부에 배치된 제2 게이트 유전층; 및 상기 제2 게이트 유전층의 상부에 배치된 제2 게이트 금속층을 포함한다. 상기 제2 분산정공 레벨(H0)은 상기 전도대역 최저점(Ec2)의 하부에 위치되어 상기 제2 게이트 금속층으로 제로 바이어스가 인가되도록 한다.
여기 설명된 모든 트랜지스터들은 하나 이상의 트랜지스터를 구비하는 어떠한 전자장치 및/또는 회로에라도 효과적으로 도입될 수 있을 것이다.
도 1a는 일 실시예에 따른 DOS 공법의 MOSFET 에서 사용되는 층상 구조를 도시한 도이다.
도 1b는 도 1a의 층상 구조의 일 실시형태를 더 상세히 도시한 도이다.
도 1c는 도 1b의 층상 구조의 에너지 대역도이다.
도 2a는 인듐 아세나이드(InAs)층 두께 2, 5 및 10nm 를 위한 도 1b의 층상 구조의 통합된 유효질량을 도시한 도이다.
도 2b는 InAs 층 두께 2 nm 및 5nm의 도 1b의 층상 구조의 전자 시트 캐리어 농도(concentration)를 도시한 도이다.
도 3a는 다른 실시형태에 따른 DOS 공법의 MOSFET에 사용되는 층상 구조를 도시한 도이다.
도 3b는 도 3a의 층상 구조의 일 실시형태를 도시한 상세도이다.
도 3c는 도 3b에 도시된 층상 구조의 에너지 대역도이다.
도 4a 및 4b는 도 1b 및 도 3b에 도시된 층상 구조의 게이트 바이어스의 함수로서의 시트 전자밀도 그래프를 로그함수적(logarithmic) 및 선형적 스케일 상에서 도시한다.
도 5는 도 1b 또는 도 3b에 도시된 층상 구조를 포함하는 MOSFET를 도시한다.
도 6a는 일 실시형태에 따른 n-채널트랜지스트에 사용되는 층상 구조를 도시한다.
도 6b는 도 6a의 층상 구조의 실시형태를 도시한 상세도이다.
도 7a는 열평형(thermal equilibrium) 내의 도 6b에 도시된 층상 구조의 상대적 에너지 레벨을 나타내는 계산된 대역도를 도시한다.
도 7b는 게이트 전극으로 인가되는 바이어스 -0.1 V 하에서의 도 6b에 도시된 층상 구조의 계산된 에너지 대역도를 도시한다.
도 8a 및 8b는 도 6b에 도시된 층상 구조를 위한 게이트 바이어스의 함수로서 계산된 전자시트 캐리어밀도의 그래프로서, 로그함수적(logarithmic) 및 선형적 스케일 상에서 나타낸 것이다.
도 9a는 본 발명의 일 실시형태에 따른 p-채널트랜지스터 내에 사용되는 층상 구조를 도시한 도이다.
도 9b는 도 9a의 층상 구조의 일 실시형태를 도시한 상세도이다.
도 10a는 열평형 내의 도 9b에 도시된 층상 구조의 상대적 에너지 레벨을 나타내는 계산된 대역도를 도시한다.
도 10b는 그의 게이트 전극으로 인가되는 바이어스 -0.1 V 하에서의 도 9b에 도시된 층상 구조의 상대적 에너지 레벨을 도시하는 대역도이다.
도 11a 및 도 11b는 도 9b에 도시된 그의 게이트 바이어스의 함수로 계산된 정공시트 캐리어 밀도의 그래프로, 이를 로그함수적 스케일 및 선형스케일 상으로 나타내었다.
도 12a 및 도 12b는 상보적 n- 및 p-채널 소자 각각 위한 도 8a 및 8b 및 11a 및 11b에 도시된 데이터를 정리한 그래프이다.
도 13은 일 실시형태에 따른 직렬 연결의 n- 및 p-채널 소자를 구비한 상보적 인버터 회로를 도시한다.
본 게시내용의 실시형태를 첨부된 도면과 함께 연관하여 다음에 상세히 설명함으로써 이해될 것이다. 업계의 일반적 관행에 따라 다양한 특징들을 정확히 반영한것은 아님을 주지해야 할 것이다. 즉, 다양한 특징의 치수들은 설명의 편의를 위해 임의적으로 증가 또는 축소가 되었을 수도 있다. 더 나아가, 다음의 설명내용에서는 두 개 이상의 층이 서로 접촉하여 있음을 나타낸다. 이와 같은 접촉은 직접적인 물리적 접촉, 또는 간접적 접촉, 즉 그 사이에 간접 결합(coupling)등을 통해 중간층이 개입되어 있을 수 있다.
여기 설명되는 실시형태들은 최대 전류레벨을 증가시키기 위해 실질적으로 증가된 통합유효질량의 고 이동성 MOSFET를 제공한다. 여기에 게시되는 실시형태들은 또한 CMOS 장치에서 오프(off) 상태 전류 레벨을 확연히 감소시키기 위해 급격한 채널층의 스위칭을 가지는 MOSFET를 더 설명한다. 도 1a 내지 도5는 증가된 유효전자질량을 가지는 층상 구조를 도시한다. 도 6A 내지 도 13은 급격한 스위칭을 나타내는 상보적 소자를 위한 두 개의 각기 다른 층상 구조를 도시한다.
도 1a에는 일 실시형태에 따라 DOS 공법의 MOSFET에 사용되는 층상 구조가 도시되며, 이를 참조번호 100으로 나타낸다. 상기 구조(100)는 게이트 금속(102), 고 k-게이트 유전체(104), 저 전자유효질량(mn1)을 갖는 고 이동성 채널 반도체층(106), 고 전자유효질량(mn2 )을 갖는 와이드 밴드갭 피복 반도체층(108), 와이드 밴드갭 반도체 버퍼층(110), 및 기판(112)을 포함한다. 상기 피복층은 전자유효질량이 mn2 >> mn1이 되도록 선택된다. 층(106-110)은 참조번호 114로 통칭 될 수 있다.
도 1b는 상기 층상 구조(100)의 실시형태를 더욱 상세히 도시한 도이다. 도 1b에 도시된 바와 같이, 상기 저 전자유효질량을 갖는 고 이동성 채널 반도체층(106)은 약 2~10 nm의 두께의 InAs(mn1 = 0.023)를 가지며, 상기 고 전자유효질량을 갖는 와이드 밴드갭 피복 반도체층(108)은 약 20 nm 두께의 알루미늄 아세나이트 안티모나이드(AlAsSb)(mn2 = 0.33)를 가지고, 상기 와이드 밴드갭 반도체 버퍼층(110)은 p+ 도핑된 AlAsSb를 가진다. 도 1b에 도시된 바와 같이, 상기 게이트 유전층의 두께는 약 30 nm이다.
도 1c는 5 nm InAs 층(106), 분산전자에너지 레벨(E0) 및 정공에너지 레벨(H0)를 구비한 도 1b에 도시된 층상 구조(100)의 에너지 대역도(energy band diagram)를 도시한다. InAs 양자 우물층의 밴드갭(EG)은 0.48 eV 이고 양자크기 효과로 인해 InAs 벌크 값인 0.36 eV 에서 0.12 eV 만큼 증가된다.
도 2a는 각각 점(200, 202, 204)으로 대표되는 두께 2, 5 및 10 nm의 InAs층을 위한 도 1b의 층상 구조(100)의 통합 유효질량(mn)의 그래프를 도시한다. 상기 통합 유효질량은 2 nm InAs 양자우물의 경우 0.067에 이르며, 이는 인수 2.9로 벌크 InAs의 유효질량을(mn1 = 0.023) 초과하고, 결과적으로 벌크 InAs에 비해 동일한 2.9 DOS 증가가 나타난다.
도 2b는 2 nm(mn = 0.067) 및 5 nm(mn = 0.038) InAs 층두께를 위한 도 1b에 도시된 층상 구조(100)의 전자 시트 캐리어 농도(electron sheet carrier concentration)의 그래프를 도시한 것으로 실선(210)은 2nm, 점선(212)은 5nm인 것이다. 두께가 상대적으로 얇은 InAs 양자우물에서의 (mn) 증가는, 선(210, 212)으로 각각 대표되듯이 더 높은 DOS를 유도하며, 이로 인해 동일한 페르미준위(Fermi level, (EF - E0 )) 분리에 대해 더 높은 전자 시트 캐리어 농도가 나타난다.
다른 실시형태에 따른 DOS 공법의 MOSFET에 사용되는 층상 구조가 도 3a에 도시되며 이는 참조번호 300으로 지칭한다. 도 3a에 도시된 바와 같이, 층상 구조(300)는 게이트 금속층(302), 고 k-게이트 유전층(304), 반도체 베리어층(306), 저 전자유효질량(mn1)을 갖는 고 이동성 채널 반도체층(308), 고 전자유효질량(mn2)을 갖는 와이드 밴드갭 피복 반도체층(310), 와이드 밴드갭 반도체 버퍼층(312) 및 기판(314)을 포함한다. 상기 피복층(310)은 그 전자유효질량이 mn2 >> mn1를 만족하도록 선택된다. 반도체 베리어층(306)은 고 이동성 채널 반도체층(308)에 위치된 전도채널 전자를 산화물-반도체 계면(interface)에서 분리한다. 베리어층(306)은 최적 MOSFET 작동을 성취하는데 중요한 요소인 전자전이의 개선 또는 저 결함의 산화물 반도체 계면을 이루는데 필수사항이 된다. 층(306-312)은 참조번호 316으로 총칭된다.
도 3b는 DOS 공법의 n-채널 트랜지스터를 실현하기 위한 도 3a의 층상 구조(300)의 일 실시형태를 도시한 상세도이다. 도 3b에 도시된 바와 같이, 반도체 베리어층(306)은 약 1 nm 두께의 갈륨 안티모나이드(GaSb)를 포함하며, 저 전자유효질량의 고 이동성 채널 반도체층(308)은 약 2-10 nm 두께의 InAs(mn1 = 0.023)를 포함하고, 고 전자유효질량의 와이드 밴드갭 피복 반도체층(310)은 약 20 nm 두께의 AlAsSb (mn2 = 0.33) 를 포함하고, 와이드 밴드갭 반도체 버퍼층(312)은 p+ 도핑된 AlAsSb를 포함한다.
도 3c는, 도 3b에 도시된, 5 nm INAs층(308) 및 분산전자에너지 레벨(E0) 및 정공에너지 레벨(H0 및 H1)를 갖는 층상 구조(300)의 에너지 대역도를 도시한다. InAs 양자우물층의 밴드갭은 0.53 eV 이며 이는 양자사이즈 효과로 인해 InAs 벌크값인 0.36 eV보다 0.17 eV 만큼 증가한다. 통합된(unified) 전자 유효질량(mn)은 0.033이다.
도 4a 및 4b는 게이트 바이어스의 함수로서의 시트 전자밀도 그래프로 로그함수적(도 4a) 및 선형적 스케일(도 4b)로 나타낸 것인데, 점선 400 및 401(mn=0.038)은 도 1b에 도시된 InAs 층 5nm 두께를 갖는 층상 구조(100)에 대한 것이고, 실선 402 및 403(mn=0.033)은 도 3b에 도시된 1 nm GaSb/5 nm InAs 층 두께를 갖는 층상 구조(300)에 대한 것이다. 도 1b에 도시된 실시형태가 더 높은 시트 전자밀도를 가진 이유는 통합 유효질량(mn)이 더 높으면서 대응되는 등가산화막두께(equivalent oxide thickness,(EOT))가 더 낮은 것에 기인한다.
도 5는 도 1b에 도시된 층상 구조(100)를 사용하여 형성된 층상 구조를 포함하는 MOSFET(500)를 도시한다. MOSFET(500)은 또한 도 3b에 도시된 층상 구조(100)를 사용하여 형성될 수 있음을 주지해야 할 것이다. N-형 확장부(502)가 이온 주입법과 같은 일반적 수단을 사용하여 형성될 수 있다.
도 6A는 다른 실시형태에 따른 n-채널트랜지스트에 사용되는 층상 구조(600)를 도시하며, 이는 게이트 금속층(602), 고 k-게이트 유전층(604), 전도대역 최저점을 갖는 제1 반도체 채널층(606), 와이드 밴드갭 반도체 베리어층(608), 가전자대 최고점(valence band maximum)을 갖는 제2 반도체층(610), 와이드 밴드갭 반도체 버퍼층(612), 도핑된 와이드 밴드갭 반도체 버퍼층(614) 및 기판(616)을 포함한다. 상기 게이트 금속층(602)는 적정 일함수(workfunction)의 금속으로 선택된다. 상기 가전자대 최고점을 갖는 제2 반도체층(610)은 가전자대 최고점(Ev2)이 전도대역 최저점을 갖는 제1 반도체 채널층(606)의 전도대역 최저점(Ec1) 근처에 위치하도록 선택된다.층(606-614)은 참조번호 618로 총칭된다.
도 6b는 n-채널 트랜지스터를 도입하기 위한 도 6A의 층상 구조(600)의 실시형태를 도시한 상세도이다. 상기 와이드 밴드갭 베리어 및 버퍼층(608, 612)들은 각각 약 2 nm 및 20 nm 두께의 AlAsSb를 포함하며, 가전자대 최고점(EV2)을 갖는 제2 반도체층(610)은 약 2 nm 두께의 GasB를 포함하고, 전도대역 최저점(EC1)을 갖는 제1 반도체 채널층(606)은 약 2 nm 두께의 InAs를 포함한다. 선택된 재료에 있어서, EV2 = -4.79 eV 및 EC1 = -4.9 eV이다. 도핑된 와이드 밴드갭 반도체 버퍼층은 p+ 도핑된 AlAsSb층(614)을 포함한다. 일 실시형태에서, 고 k-게이트 유전층(604)은 약 30nm 두께의 하프늄 옥사이드(HfO2)을 포함할 수 있다. 동일 또는 다른 실시형태에서, 상기 게이트 금속층(602)은 탄탈륨 나이트라이드(tantalum nitride; TaN)을 포함할 수 있다.
도 7a는 분산전자에너지 레벨(E0 , 전자기저준위(electron ground level)) 및 정공에너지 레벨(중 또는 경(heavy or light) 정공레벨)을 포함하는 열평형(thermal equilibrium, bias = 0V)) 내의 도 6b에 도시된 n-채널소자 층상 구조(600)의 상대적 에너지 레벨을 나타내는 계산된 대역도를 도시한다. 페르미 준위(EF, 점선표시)가 0 eV 에너지로 위치된다. 평형 및 제로 바이어스에서, 상기 분리정공에너지 레벨(H0 , 그 파동함수 ΨHo로 도시됨)이 InAs 전도대역 최저점(Ec1)의 하부에 위치된다. 분산 InAs 전자에너지 레벨(E0)이 실질적으로 EF 상부에 위치하므로, 트랜지스터는 오프(off) 상태이고 전자시트 캐리어 농도(ns)는 낮다. 도 7a에 도시된 것과 같은 경우, ns = 5.7x106 cm-2이다. 분산레벨(E0 )의 유효 통합전자질량(mn)은 0.067이고 H0에 대한 유효통합 정공질량(mp)은 0.4이다. 유효게이트 금속 일함수는 4.95 eV 이다.
도 7b는 게이트 전극으로 인가되는 바이어스 +0.1 V 하에서의 도 6b에 도시된 n-채널소자 층상 구조(600)의 계산된 에너지 대역도를 도시한다. 하이브리드 상태(EH)(시뮬레이터는 하이브리드 상태를 계산할 수 없으므로 그 파동함수는(ΨH) GaSb층에만 도시되어 있다)가 형성된다. 도 7b에 도시된 에너지 위치 EF 및 EH를 이용하여, InAs 층에서의 전자밀도 δon = 1.2x1012 cm-2 이 계산되며, 이와 함께 하이브리드 상태의 통합유효질량은 mH = 0.2 으로 예측된다. 하이브리드 상태의 형성이 있기 직전에, 층상 구조는 상태이고, 전자밀도는 InAs 층 내의 E0 으로 인해 δoff = 6.3x107 cm-2 가 되며, 이로 인해 "하이브리드 스위칭 비율"은 HSR = δon/δoff = 1.9 x 104 가 된다. 적정 게이트 바이어스 하에서 하이브리드 상태가 형성될 때 스위치전압 Vs 에서 스위칭은 거의 즉각적으로 발생하는 것으로 간주된다. 층두께 내의 측방향 불균등, 조성물 등등으로 인해 스위칭이 설명한 것과 같이 즉각적이지 않을 수도 있다. Vs 는 대략 +0.1 V 이하에 있을 가능성이 있고 설명의 편이를 위해 이후 도시에서는 +0.1 V와 동일한 것으로 설정된다. 게이트 전압에 대한 차등적 게이트효율(EH 형성 이전의 H0 에 대한 InAs 전도대역 최저점(Ec)의 변조)은 55% 이다.
하이브리드화 상태의 정확하면서 일관성 있는 계산으로 캐리어밀도는 물론 그 에너지위치, 파동함수, 통합 유효질량에 소정의 조정을 가할 수 있으며, 따라서 EH 상의 다이폴 전하로 인해 GaSb 및 InAs 층들간에 추가적인 전계가 발생하게 된다. 이들 모든 조정은 여기 설명한 값들에 비교할 때 소정 분량 정도 더 낮은 δon 및 HSR 및 변동 Vs 를 발생시킬 수 있다. 실제로, 최적조건 하에서(시스템 내의 유일한 전하가 EH 상의 다이폴에 관련된 것임) 최대 δon는, δon = 0.5 kT mH/(πh) * ln (2) = 7.5x1011 cm-2 (mH =0.2)를 사용하여 예측할 수 있다. 여기서, k, T 및h는 볼쯔만(Boltzmann) 상수, 절대 온도, 및 감소된 플랑크상수를 각각 나타낸다. δon의 실제적인 값은 3-4x1011 cm- 2 로 2 nm InAs 층두께에서 실온에서 약 5000 으로 성취가능한 HSR 값을 낮추게 된다. InAs층이 얇을수록, 더 높은 SNR이 얻어질 수 있다. 일반적으로, HSR의 상한선은 0.5* ln (2) * (mH/mn) *exp (E0 - Ec)/kT 을 이용하여 예측할 수 있으며, 이는 exp (E0 - Ec)/kT (mH =0.2 및 mn = 0.067)에 대략적으로 대응된다. 1.5, 2 및 5 nm InAs 두께의 경우, E0- Ec는 0.38, 0.29, 및 0.11 eV 이며, 따라서 이론적으로는 실온에서 각각 HSR이 2.4x106, 7.3x104, 및 70 이 된다.
도 8a 및 8b는 도 6b에 도시된 n-채널 구조(600)을 위한 게이트 바이어스의 함수로서 계산된 전자시트 캐리어밀도(ns)의 그래프로서, 로그함수적(도 8A) 및 선형적 스케일(도 8B) 상에서 나타낸 것이다. Vs 또는 그 위의 ns는 실선(800, 801)로 표시되는 상태 H0의 위치, 또는 점선(802, 803)으로 표시되는 산화물 정전용량(Cox)을 이용해 예측됨을 주지해야 할 것이다. 오프(off) 상태(99mV/dec)에서 문턱전압 이하에서의 기울기(subthreshold swing)는 GaSb 층내의 강력한 정공밀도의 존재로 인해 한정된다. S는 상승하지만, 정공층의 존재는 채널에서 단지 4 nm 아래에 존재하기 때문에 단채널효과를 효과적으로 억제할 수 있게 된다. 일반적으로 하이브리드 상태는 근본적으로 소자를 거의 즉각적으로 높은 δon 으로 이끌어주는 극적인(dramatic) 전자밀도 부스터(booster)의 역할을 한다. 이는 "밀리볼트 스위치"에 대한 바람직한 특성이다. 도 6A 내지 도 8B에 도시된 실시형태들은 고성능(High performance, HP), 낮은 작동전력(Low operating power, LOP) 및 낮은 대기전력(Low standby power, LSTP) 장치를 도입하는데 사용될 수 있다.
도 9A는 본 발명의 다른 실시형태에 따른 p-채널트랜지스터 내에 사용되는 층상 구조(900)를 도시한 도로, 게이트 금속층(902), 고 k-게이트 유전층(904), 가전자대 최고점을 구비하는 제1 반도체 채널층(906), 와이드 밴드갭 반도체 베리어층(908), 전도대역 최저점을 갖는 반도체층(910), 와이드 밴드갭 반도체 버퍼층(912), 도핑된 와이드 밴드갭 반도체 버퍼층(914) 및 기판(916)을 포함한다. 상기 게이트 금속층(902)은 적절한 일함수의 금속을 포함한다. 가전자대 최고점을 갖는 제1 반도체층(906)은 가전자대 최고점(Ev1 )이 전도대역 최저점을 갖는 제2 반도체층(910)의 전도대역 최저점(Ec2)의 근처에 위치되도록 선택되는 소재를 포함한다. 층(906-916)은 참조번호 918로 총칭된다.
도 9B는 p-채널 트랜지스터를 위한 도 9A의 층상 구조(900)의 일 실시형태를 도시한 도이다. 와이드 밴드갭 베리어 및 버퍼층(908, 912, 914)는 AlAsSb를, 가전자대 최고점(EV1)을 갖는 제1 채널층(906)은 GaSb를, 전도대역 최저점(EC2)을 갖는 제2 층(910)은 InAs를 포함한다. 선택된 재료에 있어서, EV1 = -4.79 eV 및 EC2 = -4.9 eV이다. 도핑된 와이드 밴드갭 반도체 버퍼층은 n+ 도핑된 AlAsSb 층을 포함한다. 일 실시형태에서, 상기 고 k-게이트 유전층(904)은 약 30nm 두께의 하프늄 옥사이드(HfO2)를 포함할 수 있다. 동일한 또는 다른 실시형태에서, 상기 게이트 금속층(902)은 탄탈륨 나이트라이드(TaN)를 포함할 수 있다.
도 10A는 분산전자에너지 레벨(E0 , 전자기저준위(electron ground level)) 및 정공에너지 레벨(중 또는 경(heavy or light) 정공레벨)을 포함하는 열평형(thermal equilibrium, bias = 0V)) 내의 도 9B에 도시된 n-채널소자 층상 구조의 상대적 에너지 레벨을 나타내는 계산된 대역도를 도시한다. 페르미 준위(EF)가 0 eV 에너지로 위치된다. 평형 및 제로 바이어스에서, 상기 분리정공에너지 레벨(H0, 그 파동함수 ΨHo로 도시됨)이 InAs 전도대역 최저점(Ec2)의 하부에 위치된다. 분산 InAs 전자에너지 레벨(E0)이 실질적으로 EF 하부에 위치하므로, 트랜지스터는 오프(off) 상태이고 정공시트 캐리어 농도(ps)는 낮다. 도 10A에 도시된 것과 같은 경우, ps = 3.4x106 cm- 2 이다. 분산레벨(E0)의 유효게이트 금속 일함수는 4.55 eV 이다.
도 10B는 게이트 전극으로 인가되는 바이어스 -0.1 V 하에서의 도 9B에 도시된 p-채널소자 층상 구조의 계산된 에너지 대역도를 도시한다. 하이브리드 상태(EH)(그 파동함수는(ΨH) GaSb층에만 도시되어 있다)가 형성된다. 하이브리드 상태에서 전자 및 정공 전하를 균등하게 하기 위해서, EH 형성시(미도시) EF의 것과 동일한 위치로 이끌어진다. 이상적인 경우, 즉 시스템 내의 유일한 전하는 EH 상의 디오폴과 관련된 전하인 경우를 고려해 볼 때, δon은 7.5x1011 cm- 2 로 계산될 수 있다. 좀 더 실시가능한 상황에서는, 4.1x1011 cm- 2 의 δon 이 예측된다. 하이브리드 상태의 형성이 있기 직전에, 층상 구조는 오프(off) 상태이고, 정공밀도는 GaSb층 내의 H0 으로 인해 δoff = 5.3x107 cm-2 가 되며, 이로 인해 "하이브리드 스위칭 비율"은 HSR = δon/δoff = 7.7 x 103 이 된다. 적정 게이트 바이어스 하에서 하이브리드 상태가 형성될 때 스위치전압 Vs 에서 스위칭은 거의 즉각적으로 발생하는 것으로 간주된다. 층두께 내의 측방향 불균등, 조성물 등등으로 인해 스위칭이 설명한 것과 같이 즉각적이지 않을 수도 있다. Vs 는 대략 -0.1 V 이상에 있을 가능성이 있고 설명의 편이를 위해 이후 도시에서는 -0.1 V와 동일한 것으로 설정된다. 게이트 전압에 대한 차등적 게이트효율(EH 형성 이전의 H0 에 대한 InAs 전도대역 최저점(Ec)의 변조)은 39% 이다.
하이브리드화 상태의 정확하면서 일관성 있는 계산으로 캐리어밀도는 물론 그 에너지위치, 파동함수, 통합 유효질량에 소정의 조정을 가할 수 있으며, 따라서 EH 상의 다이폴 전하로 인해 GaSb 및 InAs 층들 간에 추가적인 전계가 발생하게 된다. 제안된 p-채 장치의 스위칭 특성으로 인해(스위칭 도중에는 300 meV 정도로 하이브리드 레벨이 올라감), 게이트 전압에 대한 자기이력현상(hysteresis)가 발생할 수 있다.
도 11a 및 도 11b는 도 9B에 도시된 p-채널 구조를 위한 게이트 바이어스의 함수로 계산된 정공시트 캐리어 밀도(ps)의 그래프로, 이를 로그함수적(도 11a) 및 선형스케일(도 11b) 상으로 나타내었다. Vs 및 그 이하에서 ps 가 예측됨을 주지해야 할 것이다. 오프-상태(87 mV/dec)에서 문턱전압 이하에서의 기울기(subthreshold swing)는 InAs 층 내의 강력한 정공밀도의 존재로 인해 한정된다. S는 상승하지만, 정공층의 존재는 채널에서 단지 4 nm 아래에 존재하기 때문에 단채널효과를 효과적으로 억제할 수 있게 된다. 일반적으로 하이브리드 상태는 근본적으로 소자를 거의 즉각적으로 높은 δon 으로 이끌어주는 극적인(dramatic) 전자밀도 부스터(booster)의 역할을 한다. 이는 "밀리볼트 스위치"에 대한 바람직한 특성이다.
도 12a 및 도 12b는 상복적인 n-채널 소자(실선 1200, 1201로 표시) 및 p-채널 소자(점선 1202, 1203으로 표시) 각각에 대한 도 8 및 11에 도시된 데이터를 정리한 그래프이다. 온(on)-상태에서의 전도는 n- 및 p-채널 소자 둘을 위한 동일한 유효통합 질량(mH = 0.2)으로 하이브리드 레벨(EH)을 통해 이루어지기 때문에, on-상태 특성의 p-채널은 n-채널의 양상(behavior)과 거울상(mirror)이 될 것으로 기대된다. 도 9A 내지 도 12B에 도시된 실시형태들은 고성능(High performance, HP), 낮은 작동전력(Low operating power, LOP) 및 낮은 대기전력(Low standby power, LSTP) 장치를 도입하는데 사용될 수 있다.
도 13은 직렬 연결된 n-채널 소자(1300, 도 6B의 층상 구조 이용함) 및 p-채널 소자(1302, 도 9B의 n- 및 p-채널 소자를 이용함)를 구비한 상보적 인버터 회로를 도시한다. 일 실시형태에서, n- 및 p-채널 소자의 유효 게이트 일함수는 각각 4.95 및 4.55 eV이다. 게이트 금속전극(602, 902)에서의 전압은 각각 장치(1300, 1302)의 대응 소스단말에 대해 표현된다. 도 13의 실시형태들은 고성능(High performance, HP), 낮은 작동전력(Low operating power, LOP) 및 낮은 대기전력(Low standby power, LSTP) 장치를 도입하는데 사용될 수 있다.
여기 설명된 모든 트랜지스터들은 하나 이상의 트랜지스터를 구비하는 어떠한 전자장치 및/또는 회로에라도 효과적으로 도입될 수 있을 것이다.
위에서 하나 이상의 실시형태를 도시하고 설명했으나, 당업자라면 본 게시내용의 정신과 범주를 벗어나지 않는 한도 내에서 다양한 형태 및 세부사항의 변화가 가능함을 이해할 것이다. 예를 들어, 게시된 방법의 다양한 단계들은 각기 다른 순서로 수행되거나, 순차적으로 수행, 조합, 추가 분할, 대체 단계와 대체, 또는 전적이 삭제가 가능할 것이다. 더 나아가, 본 방법에서 도시되거나 게시 내용에서 설명된 다양한 기능들은 부가적 및/또는 대체적 기능을 제공하기 위해 조합될 수 있다. 따라서, 청구항은 본 게시내용에 일관되도록 넓은 범주로 해석되어야 할 것이다.

Claims (25)

  1. 전도대역 최저점(EC1)을 갖는 제1 반도체층;
    분산정공 레벨(H0)을 구비하는 제2 반도체층;
    상기 제1 및 제2 반도체층 사이에 배치된 와이드 밴드갭 반도체 베리어층;
    상기 제1 반도체층의 상부에 배치된 게이트 유전층; 및
    상기 게이트 유전층의 상부에 배치된 게이트 금속층;을 포함하며, 상기 분산정공 레벨(H0)은 상기 전도대역 최저점(Ec1)의 하부에 위치되어 상기 게이트 금속층으로 제로 바이어스가 인가되도록 하는 것을 특징으로 하는 n-채널 트랜지스터의 제조에 사용하기 위한 층상 구조.
  2. 제 1항에 있어서,
    상기 EC1 = -4.9 eV 인 것을 특징으로 하는 n-채널 트랜지스터의 제조에 사용하기 위한 층상 구조.
  3. 제 1항에 있어서, 상기 제1 반도체층의 전자밀도는 상기 게이트 금속층에 양(positive)의 바이어스가 인가됨에 따라 급격히 증가하는 것을 특징으로 하는 n-채널 트랜지스터의 제조에 사용하기 위한 층상 구조.
  4. 제 1항에 있어서,
    상기 와이드 밴드갭 반도체 베리어층은 AlAsSb 를 포함하며 약 2 nm의 두께를 가지는 것을 특징으로 하는 n-채널 트랜지스터의 제조에 사용하기 위한 층상 구조.
  5. 제 1항에 있어서,
    상기 제1 반도체층은 InAs를 포함하며 약 2 nm의 두께를 가지는 것을 특징으로 하는 n-채널 트랜지스터의 제조에 사용하기 위한 층상 구조.
  6. 제 1항에 있어서,
    상기 제2 반도체층은 GaSb를 포함하며 약 2 nm의 두께를 가지는 것을 특징으로 하는 n-채널 트랜지스터의 제조에 사용하기 위한 층상 구조.
  7. 제 1항에 있어서,
    상기 제2 반도체층 하부에 배치되는 와이드 밴드갭 반도체 버퍼층;
    상기 와이드 밴드갭 반도체 버퍼층의 하부에 배치되는 p-도핑의 와이드 밴드갭 반도체 버퍼층; 및
    상기 p-도핑의 와이드 밴드갭 반도체 버퍼층의 하부에 배치되는 기판을 포함하는 것을 특징으로 하는 n-채널 트랜지스터의 제조에 사용하기 위한 층상 구조.
  8. 제 7항에 있어서,
    상기 와이드 밴드갭 반도체 버퍼층은 AlAsSb 을 포함하며 약 20 nm의 두께를 가지는 것을 특징으로 하는 n-채널 트랜지스터의 제조에 사용하기 위한 층상 구조.
  9. 제 7항에 있어서,
    상기 p-도핑의 와이드 밴드갭 반도체 버퍼층은 p-도핑의 AlAsSb를 포함하는 것을 특징으로 하는 n-채널 트랜지스터의 제조에 사용하기 위한 층상 구조.
  10. 제 1항에 있어서,
    상기 n-채널 트랜지스터는 낮은 작동전력(Low operating power, LOP) 장치, 고성능(High performance, HP) 장치, 및 낮은 대기전력(Low standby power, LSTP) 장치에 사용되는 것을 특징으로 하는 n-채널 트랜지스터의 제조에 사용하기 위한 층상 구조.
  11. 분산정공 레벨(H0)을 구비하는 제1 반도체층;
    전도대역 최저점(EC2)을 구비하는 제2 반도체층;
    상기 제1 및 제2 반도체층 사이에 배치되는 와이드 밴드갭 반도체 베리어층;
    상기 제1 반도체층의 상부에 배치되는 게이트 유전층; 및
    상기 게이트 유전층의 상부에 배치되는 게이트 금속층;
    을 포함하며,
    상기 분산정공 레벨(H0)은 상기 전도대역 최저점(EC2)의 하부에 위치되어 상기 게이트 금속층으로 제로 바이어스가 인가되도록 하는 것을 특징으로 하는 p-채널 트랜지스터의 제조에 사용하기 위한 층상 구조.
  12. 제 11항에 있어서,
    상기 EC2 = -4.9 eV 인 것을 특징으로 하는 p-채널 트랜지스터의 제조에 사용하기 위한 층상 구조.
  13. 제 11항에 있어서,
    상기 제1 반도체층의 정공밀도는 상기 게이트 금속층에 음의 바이어스가 인가되는 것에 대응하여 급격히 증가하는 것을 특징으로 하는 p-채널 트랜지스터의 제조에 사용하기 위한 층상 구조.
  14. 제 11항에 있어서,
    상기 와이드 밴드갭 반도체 베리어층은 AlAsSb 을 포함하며 약 2 nm의 두께를 가지는 것을 특징으로 하는 p-채널 트랜지스터의 제조에 사용하기 위한 층상 구조.
  15. 제 11항에 있어서,
    상기 제1 반도체층은 GaSb 을 포함하며 약 2 nm의 두께를 가지는 것을 특징으로 하는 p-채널 트랜지스터의 제조에 사용하기 위한 층상 구조.
  16. 제 11항에 있어서,
    상기 제2 반도체층은 InAs 을 포함하며 약 2 nm의 두께를 가지는 것을 특징으로 하는 p-채널 트랜지스터의 제조에 사용하기 위한 층상 구조.
  17. 제 11항에 있어서,
    상기 제2 반도체층의 하부에 배치된 와이드 밴드갭 반도체 버퍼층;
    상기 와이드 밴드갭 반도체 버퍼층의 하부에 배치된 n-도핑의 와이드 밴드갭 반도체 버퍼층; 및
    상기 n-도핑의 와이드 밴드갭 반도체 버퍼층의 하부에 배치된 기판;
    을 포함하는 것을 특징으로 하는 p-채널 트랜지스터의 제조에 사용하기 위한 층상 구조.
  18. 제 17항에 있어서,
    상기 와이드 밴드갭 반도체 버퍼층은 AlAsSb 을 포함하며 약 20 nm의 두께를 가지는 것을 특징으로 하는 p-채널 트랜지스터의 제조에 사용하기 위한 층상 구조.
  19. 제 17항에 있어서,
    상기 n-도핑의 와이드 밴드갭 반도체 버퍼층은 n-도핑의 AlAsSb를 포함하는 것을 특징으로 하는 p-채널 트랜지스터의 제조에 사용하기 위한 층상 구조.
  20. 제 11항에 있어서,
    상기 p-채널 트랜지스터는 낮은 작동전력(Low operating power, LOP) 장치, 고성능(High performance, HP) 장치, 및 낮은 대기전력(Low standby power, LSTP) 장치에 사용되는 것을 특징으로 하는 p-채널 트랜지스터의 제조에 사용하기 위한 층상 구조.
  21. 전도대역 최저점(EC1)을 구비하는 제1 반도체층;
    제1 분산정공 레벨(H0)을 구비하는 제2 반도체층;
    상기 제1 및 제2 반도체층 사이에 배치된 제1 와이드 밴드갭 반도체 베리어층;
    상기 제1 반도체층의 상부에 배치된 제1 게이트 유전층;
    상기 제1 게이트 유전층의 상부에 배치된 제1 게이트 금속층;
    을 포함하고 상기 제1 분산정공 레벨(H0)은 상기 전도대역 최저점(EC1)의 하부에 위치되어 상기 제1 게이트 금속층으로 제로 바이어스가 인가되도록 하는 제1 층상 구조를 채용하는 n-채널 트랜지스터; 및
    제2 분산정공 레벨(H0)을 구비하는 제3 반도체층;
    전도대역 최저점(EC2)을 구비하는 제4 반도체층;
    상기 제3 및 제4 반도체층 사이에 배치되는 제2 와이드 밴드갭 반도체 베리어층;
    상기 제3 반도체층의 상부에 배치되는 제2 게이트 유전층; 및
    상기 제2 게이트 유전층의 상부에 배치되는 제2 게이트 금속층;
    을 포함하고 상기 제2 분산정공 레벨(H0)은 상기 전도대역 최저점(EC2)의 하부에 위치되어 상기 제2 게이트 금속층으로 제로 바이어스가 인가되도록 하는 제2 층상 구조를 채용하는 p-채널 트랜지스터를 포함하는 것을 특징으로 하는 근본적으로 평면의 인버터 회로.
  22. 제 21항에 있어서,
    상기 제1 반도체층의 전자밀도는 상기 제1 게이트 금속층에 양의 바이어스가 인가되는 것에 대응하여 급격히 증가하는 것을 특징으로 하는 근본적으로 평면의 인버터 회로.
  23. 제 21항에 있어서,
    상기 제3 반도체층의 정공밀도는 상기 제2 게이트 금속층에 음의 바이어스가 인가되는 것에 대응하여 급격히 증가하는 것을 특징으로 하는 근본적으로 평면의 인버터 회로.
  24. 제 21항에 있어서,
    상기 제1 층상 구조는,
    상기 제2 반도체층의 하부에 배치되는 제1 와이드 밴드갭 반도체 버퍼층; 및
    상기 제1 와이드 밴드갭 반도체 버퍼층의 하부에 배치되는 p-도핑의 와이드 밴드갭 반도체 버퍼층;
    을 더 포함하고,
    상기 제2 층상 구조는,
    상기 제4 반도체층의 하부에 배치되는 제2 와이드 밴드갭 반도체 버퍼층;
    상기 제2 와이드 밴드갭 반도체 버퍼층의 하부에 배치되는 n-도핑의 와이드 밴드갭 반도체 버퍼층;
    을 포함하는 것을 특징으로 하는 근본적으로 평면의 인버터 회로.
  25. 제 24항에 있어서,
    상기 인버터 회로는 낮은 작동전력(Low operating power, LOP) 장치, 고성능(High performance, HP) 장치, 및 낮은 대기전력(Low standby power, LSTP) 장치에 사용되는 것을 특징으로 하는 근본적으로 평면의 인버터 회로.
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