CN1750270A - 半导体器件 - Google Patents

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Abstract

在源极电极70和漏极电极80上的钝化膜90中设置离子穿越区100、102，作为第一开口。用密封树脂涂敷钝化膜90，以封装半导体器件。此时，用密封树脂填充离子穿越区100、102，以使密封树脂与源极电极70和漏极电极80直接接触。采用该结构，在高温和高湿的环境下聚集在密封树脂与钝化膜90的界面处的可移动离子经由离子穿越区100、102，放电到源极电极70和漏极电极80，由此不影响N－型扩展漏极区30。因此，可以改善漏极击穿电压。

Description

半导体器件
发明领域
本发明涉及一种半导体器件，尤其涉及一种用密封树脂覆盖其上形成有高击穿电压晶体管的半导体衬底的半导体器件。
背景技术
近年来，随着电源IC在电源电路中的应用，开关系统的电源IC得到了利用，因为它紧凑、重量轻和高效。由于功耗和小型化的原因，通常将功率MOSFET(场效应晶体管)作为控制这种电源IC的电源的元件。基于CMOS工艺生产的功率MOSFET成本也低。
为了高速地驱动功率MOSFET，包括功率MOSFET的器件需要具有高击穿电压。例如，为了驱动晶体管，以AC 100至200V驱动的开关系统的电源IC需要具有700V或更高的击穿电压。当作为产品提供时，通常用树脂封装包括具有这样击穿电压特性的功率MOSFET的半导体器件。然而，在用树脂封装的半导体器件中，当其暴露在高温和高湿的环境中时，随着时间的流逝，漏极击穿电压会降低。为了抑制漏极击穿电压的降低，提出了各种建议。
漏极击穿电压降低的原因之一在于：在高温和高湿的环境中，可移动离子聚集在半导体器件的钝化层和用于封装半导体器件的密封树脂之间的界面上，从而扭曲了漏极电压的等势分布并导致电场的局部集中。N.Fujishima、M.Saito、A.Kitamura、Y.Urano、G.Tada和Y.Tsuruta在2001年《Proceedings of International Symposium on PowerSemiconductor Device & ICs》第255-258页的“A 700 V Lateral PowerMOSFET with Narrow Gap Double Metal Field Plates Realizing LowOn-resistence and Long-term Stability of Performance”提出了一种半导体器件，通过使源极电极和漏极电极之间的空隙变窄，其能够屏蔽聚集离子的影响，从而降低电场的局部集中。然而k在该半导体器件中，源极电极和漏极电极之间变窄的空隙加强了衬底表面上的电场，从而降低了器件的击穿电压。为了抑制器件的击穿电压的降低，制成的层间膜比通常要厚一些。例如，为了将源极电极和漏极电极之间的空隙变窄到15μm，使层间膜厚约4.5μm，而层间膜通常约厚1.5μm。然而，仅仅增加层间膜的厚度还不足以容易地形成接触孔，并且还增大了层间膜表面上的台阶(steps)。为了解决这些问题，对于源极电极和漏极电极，采用两层结构。
图13是示出包括两层结构电极的横向高击穿电压场效应晶体管(MOSFET)的结构的剖视图。在图13中，该横向高击穿电压MOSFET包括：P-型衬底310、N+型源极区320、N-型扩展漏极区330、栅极绝缘膜331、N+型漏极区340、栅极电极350、第一层间膜360、第二层间膜361、第一源极电极370、第二源极电极371、第一漏极电极380、第二漏极电极381、钝化膜390和密封树脂333。
P-型衬底310是基座衬底，作为形成MOSFET的基座。在P-型衬底310的主表面部分中，形成了N+型源极区320、N-型扩展漏极区330和N+型漏极区340。N-型扩展漏极区330和N+型漏极区340彼此相互接触。栅极绝缘膜331形成在N-型扩展漏极区330的表面上，并且使栅极绝缘膜331的一端延伸至与N+型源极区320交迭。栅极电极350形成在栅极绝缘膜331上。第一层间膜360是形成在栅极绝缘膜331上的绝缘膜，从而覆盖栅极电极350。
源极电极具有包括第一源极电极370和第二源极电极371的两层结构。第一源极电极370形成在第一层间膜360上，从而连接到N+型源极区320。形成第二源极电极371，从而连接到第一源极电极370。同样，漏极电极也具有包括第一漏极电极380和第二漏极电极381的两层结构。第一漏极电极380形成在第一层间膜360上，从而连接到N+型漏极区340。形成第二漏极电极381，从而连接到第一漏极电极380。第二层间膜361形成在第一源极电极370和第二源极电极371之间以及在第一漏极电极380和第二漏极电极381之间。在本说明书中，在P-型衬底或其等价物上形成的各种元件统称为“半导体衬底主体”。用由SiN膜形成的钝化膜390覆盖包括两层结构电极的衬底主体的表面。钝化膜390被密封树脂333所覆盖。P-型衬底310电连接到在图13中未示出的区域中的源极。
在具有上述结构的横向高击穿电压MOSFET中，当高电压施加到处于截止状态的第二漏极电极381时，反向电压施加在N-型扩展漏极区330和P-型衬底310之间的结上，并且耗尽层在N-型扩展漏极区330的纵向和横向上两维地扩展。结果，N-型扩展漏极区330是完全耗尽的，漏极电压的等势线均匀分布在N-型扩展漏极区330中。
在高温和高湿的环境中，在图13中表示为阴离子344和阳离子355的可移动离子聚集在密封树脂333与钝化膜390的界面处。当可移动离子影响N-型扩展漏极区330时，漏极电压的等势线的上述分布会被扭曲，从而导致电场的局部集中，这导致漏极击穿电压的降低。在包括两层结构电极的上述横向高击穿电压MOSFET中，由于源极电极和漏极电极之间上述变窄的空隙，在钝化膜390和密封树脂333之间的界面处聚集的可移动离子不可能影响N-型扩展漏极区330。因此，可以抑制漏极击穿电压的降低。
然而，除了生产横向MOSFET的通常步骤之外，生产包括两层结构电极的上述横向MOSFET还需要多个附加步骤，如下：(i)形成第二层间膜361的步骤；(ii)通过蚀刻第二层间膜361形成接触孔的步骤；(iii)形成第二源极电极371和第二漏极电极381的步骤；以及(iv)处理第二源极电极371和第二漏极电极381的步骤。对于(ii)和(iv)步骤中的处理，需要至少两个额外的光掩膜。从这里可以看出，包括两层结构电极的横向MOSFET具有生产工艺复杂和成本高的问题。另外，电极的两层结构有悖于在功率MOSFET领域以及其他领域中所倡导的器件微型化。
发明内容
因此，本发明的一个目的是提供一种可以通过简单方法并且以低成本生产的半导体器件，它能够防止在高温和高湿的环境中漏极击穿电压的降低，并且适合微型化。
本发明的第一个方案涉及这样一种半导体器件，其中，用密封树脂覆盖其上形成有高击穿电压晶体管的半导体衬底。所述半导体器件包括：源极区和漏极区，形成在半导体衬底的主表面部分中；栅极绝缘膜，形成在漏极区上，并且使其一端延伸至与源极区交迭；栅极电极，形成在栅极绝缘膜上；源极电极，连接到源极区；漏极电极，连接到漏极区；层间膜，用于覆盖栅极电极，并使栅极电极、源极电极和漏极电极彼此电绝缘；钝化膜，用于覆盖半导体衬底主体的整个表面；第一开口，形成在钝化膜中；以及密封树脂，形成在钝化膜上。
根据本发明的半导体器件的一个特征在于：第一开口形成在源极电极和漏极电极中至少之一上；以及密封树脂填充第一开口，并且与源极电极和漏极电极中至少之一直接接触。由于这种结构，即使在高温和高湿的环境下可移动离子聚集在密封树脂与钝化膜的界面处，可移动离子也会经由填充第一开口的密封树脂，移动到源极电极和漏极电极中至少之一，并且最后向外放电。相应地，漏极电场不受可移动离子的影响，因此，可以防止漏极击穿电压的降低。由于电极不必采用两层结构，所以可以用简单工艺、以低成本生产该半导体器件，并且其适于微型化。
本发明的第二个方案涉及这样一种半导体器件，其中，用密封树脂覆盖其上形成有高击穿电压晶体管的半导体衬底。该半导体器件包括：源极区和漏极区，形成在半导体衬底的主表面部分中；栅极绝缘膜，形成在漏极区上，并且使其一端延伸至与源极区交迭；栅极电极，形成在栅极绝缘膜上；源极电极，连接到源极区；漏极电极，连接到漏极区；层间膜，用于覆盖栅极电极，并使栅极电极、源极电极和漏极电极彼此电绝缘；钝化膜，用于覆盖半导体衬底主体的整个表面；第一开口，形成在钝化膜中；密封树脂，形成在钝化膜上；以及辅助电极，设置在钝化膜之下，并且电连接到源极电极或漏极电极。
根据本发明的半导体器件的一个特征在于：辅助电极由不同于形成源极电极或漏极电极的材料的导电材料形成，所述源极电极或漏极电极连接到所述辅助电极；第一开口形成在辅助电极上；以及密封树脂填充第一开口，并且与辅助电极直接接触。采用这样的结构，即使可移动离子在高温和高湿的环境下聚集在密封树脂与钝化膜的界面处，可移动离子也会经由填充第一开口的密封树脂移动到源极电极和漏极电极中至少之一，并且最后向外放电。相应地，漏极电场不受可移动离子的影响，因此可以防止漏极击穿电压的降低。由于电极不必采用两层结构，所以可以用简单工艺、以低成本生产该半导体器件，并且其适于微型化。另外，第一开口既可以形成在辅助电极上，也可以形成在源极电极和漏极电极上。因此，本发明适用于具有更复杂和更微型化图案的半导体器件。
在上述的每个半导体器件中，钝化膜具有通过其而形成的第二开口，用于将从半导体器件外面延伸的金属线连接到从源极电极、漏极电极和辅助电极中选出的至少一种类型。第一开口和第二开口优选彼此分离。通过提供第二开口，设置在钝化膜之下的上述各种类型电极暴露出来，从而提供通常被称为焊盘区的区域，用于连接从半导体器件外面延伸的金属线。根据本发明，第一开口和第二开口彼此分离。因此，第一开口可以形成在可移动离子聚集的一个合适位置上。这可以进一步抑制漏极击穿电压的降低。
层间膜在源极区或漏极区的一部分上具有穿过该层间膜而形成的接触孔；并且源极电极或漏极电极填充接触孔，从而分别连接到接触孔之下的源极区或漏极区。根据本发明，第一开口和接触孔最好处于在与半导体衬底垂直的方向上彼此不重叠的位置上。由于这种结构，第一开口形成在一个平面区域中，而不是在具有大台阶的接触孔上。因此，该半导体器件能够具有更高的击穿电压。
漏极区优选包括高浓度漏极区和扩展漏极区，所述高浓度漏极区具有相对高的杂质浓度，所述扩展漏极区的杂质浓度低于所述高浓度漏极区的杂质浓度。漏极优选连接到高浓度漏极区。采用该结构，半导体器件可以具有更高的击穿电压，并且可用于例如将600V或更高的高压施加到漏极电极的情况。
本发明的第三个方案涉及这样一种半导体器件，其中，用密封树脂覆盖其上形成有高击穿电压晶体管的半导体衬底。该半导体器件包括：源极区和漏极区，设置在半导体衬底的主表面部分中；栅极绝缘膜，形成在漏极区上，并且使其一端延伸至与源极区交迭；栅极电极，形成在栅极绝缘膜上；源极电极，连接到源极区；漏极电极，连接到漏极区；层间膜，用于覆盖栅极电极，并使栅极电极、源极电极和漏极电极彼此电绝缘；钝化膜，用于覆盖半导体衬底主体的整个表面；以及密封树脂，形成在钝化膜上。
根据本发明的半导体器件的一个特征在于：还包括一个浮动电极，形成在层间膜上并位于源极电极和漏极电极之间，或位于彼此相邻的源极电极之间。由于这种结构，浮动电极屏蔽在高温和高湿的环境下聚集在密封树脂中的可移动离子。因此，漏极电场不可能受到可移动离子的影响。结果，可以抑制在高温和高湿环境中漏极击穿电压的降低。另外，这样的结构不需要在钝化膜中形成开口。因此，可以用更简单的工艺和以更低的成本生产该半导体器件。
在这样的半导体器件中，漏极区优先也包括高浓度漏极区和扩展漏极区，所述高浓度漏极区具有相对高的杂质浓度，所述扩展漏极区的杂质浓度低于所述高浓度漏极区的杂质浓度。漏极电极优先连接到高浓度漏极区。由于这种结构，半导体器件可以具有更高的击穿电压，并且适用于例如将600V或更高的高压施加到漏极电极的情况。
通过下面结合附图对本发明进行的详细说明，本发明的这些和其他目的、特征、方案和优点将变得显而易见。
附图说明
图1是根据本发明第一实施例的半导体器件的一个主要部分的平面图；
图2是示出根据第一实施例的半导体器件的结构的剖面图；
图3是示出在用密封树脂封装状态下的根据第一实施例的半导体器件的剖面图；
图4是示出根据第一实施例的半导体器件的另一结构的剖面图；
图5是示出根据第一实施例的半导体器件的另一结构的剖面图；
图6是示出根据第一实施例的半导体器件的另一结构的剖面图；
图7是根据本发明第二实施例的半导体器件的平面图；
图8是示出根据第二实施例的半导体器件的结构的剖面图；
图9是示出在用密封树脂封装状态下的根据第二实施例的半导体器件的剖面图；
图10是示出根据本发明第三实施例的半导体器件的结构的剖面图；
图11是示出根据第三实施例的半导体器件的另一结构的剖面图；
图12是示出根据本发明第四实施例的半导体器件的结构的剖面图；以及
图13是示出常规横向高击穿电压功率MOSFET的结构的剖面图。
具体实施方式
第一实施例
下面说明根据本发明第一实施例的半导体器件。图1是根据第一实施例的半导体器件的一个主要部分的平面图。在图1中，半导体器件包括：层间膜60、源极电极70、漏极电极80、钝化膜90、离子穿越区100和102、源极焊盘区110、漏极焊盘区112以及键合线120和122。
作为本实施例一个特征的离子穿越区100和102每个都是形成在钝化膜90中的第一开口。通过在钝化膜90中形成离子穿越区100和102作为第一开口，设置在钝化膜90之下的源极电极70和漏极电极80部分地暴露出来。源极焊盘区110和漏极焊盘区112每个都是形成钝化膜90中的第二开口。通过在钝化膜90中形成源极焊盘区110和漏极焊盘区112作为第二开口，设置在钝化膜90之下的源极电极70和漏极电极80部分地暴露出来，从而可以连接到键合线120和122。键合线120和122是从半导体器件外面延伸的金属线。在该实施例中，键合线120连接到源极电极70，键合线122连接到漏极电极80。作为第一开口的离子穿越区100和102与作为第二开口的源极焊盘区110和漏极焊盘区112彼此分离。
图2是示出沿着图1中的线A-A’截取的半导体器件的结构的剖面图。在图2中，半导体器件包括横向高击穿电压MOSFET，其中源极电极70和漏极电极80设置在相同的平面中。半导体器件包括：P-型衬底10、N+型源极区20、N-型扩展漏极区30、N+型漏极区40、栅极电极50、层间膜60、源极电极70、漏极电极80、钝化膜90、离子穿越区100和102、栅极绝缘膜230以及接触孔250和252。
P-型衬底10是基座衬底，作为形成MOSFET的基座。在P-型衬底10的主表面部分中，形成N+型源极区20、N-型扩展漏极区30和N+型漏极区40。漏极区包括包括N+型漏极区40和N-型扩展漏极区30，该N-型扩展漏极区30具有的杂质浓度低于N+型漏极区40的杂质浓度。漏极电极80连接到具有较高杂质浓度的N+型漏极区40。这实现了高击穿电压半导体器件，它适用于例如将600V或更高的高压施加到漏极电极80的情况。P-型衬底10电连接到在图2中未示出的区域中的源极。因此，P-型衬底10和源极具有相同的电势。
栅极绝缘膜230形成在N-型扩展漏极区30的表面上，并且使栅极绝缘膜230的一端延伸至与N+型源极区20交迭。栅极电极50形成在栅极绝缘膜230上。层间膜60是形成在栅极绝缘膜230上的绝缘膜，从而覆盖栅极电极50。穿过层间膜60，形成接触孔250和252。源极电极70经由接触孔250连接到N+型源极区20，并且漏极电极80经由接触孔252连接到N+型漏极区40。在本说明书中，形成在P-型衬底10或其等价物上的元件统称为“半导体衬底主体”。钝化膜90覆盖半导体衬底主体的表面。如上所述，离子穿越区100和102形成在源极电极70和漏极电极80上。
用作实际产品的半导体器件用密封树脂130进行封装，如图3所示。图3是示出图2所示的半导体器件在用密封树脂130进行封装的状态下的剖面图。在图3中，密封树脂130覆盖半导体衬底主体的整个表面。作为本实施例的一个特征，密封树脂130填充离子穿越区100和102，并且与源极电极70和漏极电极80直接接触。该结构提供具有高漏极击穿电压的半导体器件。下面将详细说明原因。
在具有上述结构的横向高击穿电压MOSFET中，当高压施加到处于截止状态的漏极电极80时，反向电压施加在N-型扩展漏极区30和P-型衬底10之间的结上，耗尽层在N-型扩展漏极区30的纵向和横向上两维地扩展。结果，N-型扩展漏极区30是完全耗尽的，漏极电压的等势线均匀分布在N-型扩展漏极区30中。
当处于这种状态下的半导体器件暴露在高温和高湿的环境中时，图3中表示为阴离子140和阳离子150的可移动离子聚集在密封树脂130和钝化膜90的界面处。在根据本实施例的半导体器件中，离子穿越区100和102形成在钝化膜90中，并且用密封树脂130填充。因此，密封树脂130与源极电极70和漏极电极80直接接触。由于这种结构，如图3中箭头所示，聚集在密封树脂130和钝化膜90的界面处的可移动离子(阴离子140和阳离子150)经由离子穿越区100和102，移动到源极电极70和漏极电极80。最后，可移动离子放电到从半导体器件外面延伸的键合线120和122。相应地，  N-型扩展漏极区30不可能受可移动离子的影响。结果，可以抑制漏极击穿电压的降低。
根据本发明的半导体器件通常用于源极电极70的电势为0并且向漏极电极80施加高压的情况。在这种情况下，可以想到，阴离子140通过源极一侧的离子穿越区100进行放电，阳离子150通过漏极一侧的离子穿越区102进行放电。然而，任何一种类型的离子可以通过任一离子穿越区。
例如，如下生产具有上述结构的横向高击穿电压MOSFET。在P-型衬底10的主表面部分中(杂质浓度：大约1E14至大约1E15/cm3)，形成N+型漏极区40(杂质浓度：大约1E18至大约1E20/cm3)。形成N-型扩展漏极区30(杂质浓度：大约1E15至大约1E17/cm3)，从而连接到N+型漏极区40。在P-型衬底10的主表面部分中，还形成N+型源极区20(杂质浓度：大约1E18至大约1E20/cm3)。接着，在N-型扩展漏极区30上形成栅极绝缘膜230。
接下来，在栅极绝缘膜230上形成栅极电极50。形成层间膜60，从而覆盖栅极电极50。在层间膜60中，在与N+型源极区20和N+型漏极区40的相应位置处，形成接触孔250和252。接着，形成源极70和漏极80，从而填充接触孔250和252。然后，形成钝化膜90，从而覆盖源极电极70和漏极电极80。
接下来，在钝化膜90中形成源极焊盘区110和漏极焊盘区112。打开钝化膜90在源极电极70和漏极电极80上的部分，从而形成离子穿越区100和102。此时，离子穿越区100和102没有形成在与接触孔250和252重叠的位置上，优先相对于垂直于P-型衬底10的方向在远离接触孔250和252的位置处。原因在于，在接触孔250和252的正上方的位置及其附近，各电极和膜具有大的厚度，由此形成较大的台阶。
然后，用密封树脂130涂敷钝化膜90的上表面，从而封装半导体器件。此时，也用密封树脂130填充离子穿越区100和102，从而使密封树脂130与源极70电极和漏极电极80直接接触。
在如上所述生产的半导体器件中，例如，源极电极70的一端和离子穿越区100之间的距离d1(图2)大约是5μm，漏极电极80的一端和离子穿越区102之间的距离d2大约是5μm，离子穿越区100的宽度d3大约是6μm，离子穿越区102的宽度d4大约是6μm。
如上所述，通过在钝化膜90中设置开口的简单结构，根据该实施例的半导体器件能够抑制漏极击穿电压的降低。相应地，电极不必像在常规半导体器件中所要求的那样采用两层结构，由此能够通过简单的工艺并且以低成本提供半导体器件。
在上面的说明中，作为第一开口的离子穿越区100和102形成在源极电极70和漏极80电极上。但本发明不限于此，也可以在源极电极70或漏极电极80上形成第一开口。图4和图5各自示出根据第一实施例的半导体器件的另一结构的剖面图。图4和图5分别示出的基本结构与图2所示的结构基本相同。在图4中，只有离子穿越区102形成在漏极电极80上。在图5中，只有离子穿越区100形成在源极电极70上。采用这样的结构，也可以抑制漏极击穿电压的降低，这与采用图2所示的结构一样。
在上面的说明中，源极电极70和漏极电极80通过作为第一开口的离子穿越区100和102暴露出来，并与密封树脂130直接接触。但本发明不限于此，与源极电极70和漏极电极80电连接的辅助电极也可以通过离子穿越区100和102暴露出来。辅助电极由与源极电极70和漏极电极80的材料不同的材料形成，并且形成在钝化膜90之下。在源极电极70和漏极电极80是由铝制成的情况下，可以使用由多晶硅薄膜或铜薄膜形成的辅助电极。
同样，可以形成作为第二开口的源极焊盘区110和漏极焊盘区120，从而暴露从源极电极70、漏极电极80和上述辅助电极中选出的至少一种类型的电极。在这种情况下，暴露出来的电极可以连接到从半导体器件外面延伸的金属线。
图1所示的半导体器件的平面图案只是示例性的，本发明不限于这样的图案。例如，在图1中，离子穿越区100和102是U形的，并且彼此正对。离子穿越区100和102的形状和位置不限于此。在图1中，离子穿越区100和102形成得并没有到达源极电极70的一端72和漏极电极80的一端82。可选择地，离子穿越区100和102可以延伸到端72和82。
半导体衬底的结构以及形成在其中的区域不限于上述结构。本发明可用于各种类型的结构。图6是一个与图2所示的半导体器件在半导体衬底的结构以及形成在其中的区域上不同的半导体器件的剖面图。在图6中，在N-型半导体260的主表面部分中(杂质浓度：大约1E14至大约1E16/cm3)，形成N+型漏极区40(杂质浓度：大约1E18至大约1E20/cm3)和N+型源极区20(杂质浓度：大约1E18至大约1E20/cm3)。在N+型源极区20周围，形成P-型阱区181。从上面可以看出，根据本发明，可以使用图6所示的N-型漂移区260，而不是图2至图5所示的N-型保留区。
第二实施例
图7示出根据本发明第二实施例的半导体器件。作为图7所示的半导体器件的第一开口的离子穿越区具有与第一实施例中的半导体器件相同的结构。根据第二实施例的半导体器件与根据第一实施例的半导体器件在以下几点有所不同。第一实施例中的半导体器件包括横向MOSFET，其中源极70电极和漏极电极80位于相同的平面中。相比之下，第二实施例中的半导体器件包括垂直MOSFET，其中源极电极和漏极电极位于不同的平面中。
图7是根据第二实施例的半导体器件的一个主要部分的平面图。图8是沿着图7中的线B-B’截取的半导体器件的剖面图。图9是示出图8所示的半导体器件在用密封树脂进行封装状态下的剖面图。在图7中，垂直MOSFET包括：钝化膜91、离子穿越区101、源极焊盘区111、键合线121、源极电极200和层间膜220。
离子穿越区101是形成在钝化膜91中的第一开口。通过形成离子穿越区101，设置在钝化膜91之下的源极电极200部分地暴露出来。源极焊盘区111是形成在钝化膜91中的第二开口。通过形成源极焊盘区111，设置在钝化膜91下方的源极电极200部分地暴露出来，从而可连接到从半导体器件外面延伸的键合线121。离子穿越区101和源极焊盘区111彼此分离。
在图8中，包括垂直MOSFET的半导体器件包括：N+型源极区21、栅极电极5 1、钝化膜91、离子穿越区101、N+型漏极区160、N-型扩展漏极区170、P-型阱区180、P+型接触区190、源极电极200、漏极电极210、层间膜220、栅极绝缘膜231和接触孔251。
N+型漏极区160形成在半导体衬底的主表面部分中，并且N-型扩展漏极区170形成在N+型漏极区160上。在该垂直MOSFET中，漏极区包括N+型漏极区160以及杂质浓度低于N+型漏极区160的杂质浓度的N-型扩展漏极区170。漏极电极210连接到具有较高杂质浓度的N+型漏极区160。这实现了高击穿电压半导体器件，其可用于例如将600V或更高的高压施加到漏极210的情况。
在N-型扩展漏极区170的主表面上，形成P-型阱区180。在P-型阱区180中，形成N+型源极区21和P+型接触区190。栅极绝缘膜231形成在N-型扩展漏极区170的主表面上，使栅极绝缘膜231的一端延伸至与N+型源极区21交迭。在栅极绝缘膜231上，形成栅极电极51。层间膜220是绝缘膜，用于覆盖栅极绝缘膜231和栅极电极51。穿过层间膜220，形成接触孔251。源极电极200经由接触孔251，连接到N+型源极区21和P+型接触区190。钝化膜91覆盖包括上述元件的衬底主体的表面。离子穿越区101形成在源极电极200上的钝化膜91中，如上所述。
在图9中，密封树脂130覆盖半导体衬底主体的整个表面。作为本实施例的一个特征，密封树脂130填充离子穿越区101，并且与源极电极200直接接触。该结构提供了具有高漏极击穿电压的半导体器件。下面详细说明原因。
在具有上述结构的垂直MOSFET中，当高压施加在处于截止状态下的漏极电极210上时，反向电压施加在N-型扩展漏极区170和P-型阱区180之间的结上，并且耗尽层在N-型扩展漏极区170中扩展。结果，N-型扩展漏极区170是完全耗尽的，并且漏极电压的等势线均匀分布在N-型扩展漏极区170中。
当处于这种状态下的半导体器件暴露在高温和高湿的环境中时，图9中表示为阴离子140和阳离子150的可移动离子聚集在密封树脂130和钝化膜91的界面处。在根据本实施例的半导体器件中，离子穿越区101形成在钝化膜91中，并且密封树脂130经由离子穿越区101，与源极电极200直接接触，如上所述。由于这种结构，在密封树脂130和钝化膜91的界面处聚集的可移动离子(阴离子140和阳离子150)如图9中的箭头所示经由离子穿越区101，移动到源极电极200。最后，可移动离子放电到从半导体器件外面延伸的键合线121。相应地，N-型扩展漏极区170不可能受可移动离子的影响。结果，可以抑制漏极击穿电压的降低。
根据本发明的半导体器件通常用于源极电极200的电势为0并且高压施加在漏极电极210的状态。在这种情况下，可以想到，阴离子140主要通过离子穿越区101进行放电。然而，任何一种类型的离子可以通过离子穿越区101。
例如，如下生产具有上述结构的垂直高击穿电压MOSFET。在半导体衬底的主表面部分中，形成N+型漏极区160。在N+型漏极区160上，形成N-型扩展漏极区170(杂质浓度：大约1E14至大约1E16/cm3)。在N-型扩展漏极区170的主表面部分中，形成P-型阱区180。在P-型阱区180的主表面部分中，形成N+型源极区21(杂质浓度：大约1E18至大约1E20/cm3)和P+型接触区190(杂质浓度：大约1E18至大约1E20/cm3)。在N-型扩展漏极区170的主表面上，形成栅极绝缘膜231，并且其至少延伸至可以与N+型源极区21交迭。
在栅极绝缘膜231上，形成栅极电极51。形成层间膜220，从而覆盖N-型扩展漏极区170和N+型源极区21。打开N+型源极区21和P+型接触区190上的部分层间膜220，从而形成接触孔251。用源极电极200填充接触孔251。形成漏极电极210，从而连接到N+型漏极区160。然后，形成钝化膜91，从而覆盖源极电极200。
接下来，在钝化膜91中形成栅极焊盘区111和离子穿越区101使其彼此分离。此时，离子穿越区101形成在与接触孔251不重叠的位置上，优选相对于垂直于漏极区160和170的方向在远离接触孔251的位置处。原因在于，在接触孔251正上方的位置及其附近，各电极和膜具有大的厚度，由此形成较大的台阶。
然后，用密封树脂130涂敷钝化膜90的上表面，从而封装半导体器件。此时，离子穿越区101也用密封树脂130填充，从而密封树脂130与源极电极200直接接触。
如上所述，通过在钝化膜91中设置开口的简单结构，根据本实施例的半导体器件也能够抑制漏极击穿电压的降低。相应地，电极不需要像在常规半导体器件中所要求的那样采用两层结构，由此能够通过简单的工艺并且以低成本提供半导体器件。
图7所示的半导体器件的平面图案只是示例性的，并且本发明不限于这样的图案。半导体衬底的结构以及形成在其中的区域不限于上面说明的结构。本发明适用于各种类型的结构。
第三实施例
图10示出根据本发明第三实施例的半导体器件。为了抑制漏极击穿电压的降低，根据第三实施例的半导体器件与根据第一实施例的半导体器件的不同之处在于包括浮动电极240，而不是离子穿越区100和102。
在根据本实施例的半导体器件中，在钝化膜90中没有形成离子穿越区。在源极电极70和漏极80电极之间形成浮动电极240。作为本实施例一个特征的浮动电极240是具有浮动电势的电极，并且没有连接到任何其他电极。
通过设置浮动电极240，提供以下效果。即使在高温和高湿的环境下可移动离子聚集在密封树脂和钝化膜90的界面处，浮动电极240也屏蔽可移动离子的电荷。因此，漏极电压的等势分布不可能受可移动离子的影响。结果，可以抑制高温和高湿环境下的漏极击穿电压的降低。
在浮动电极240屏蔽可移动离子的情况下，漏极电压的等势线会集中在浮动电极240与漏极电极80之间。通过在浮动电极240和漏极电极80之间设置空隙，可以解决这一点并且抑制漏极击穿电压的降低。
仅仅通过改变用于形成源极电极70和漏极电极80的掩模图案的形状，使用常规公知的技术，就可以很容易地生产出浮动电极240。与第一和第二实施例中的半导体器件不同，根据本实施例的半导体器件不需要在钝化膜90或91中形成开口，所以可以通过更简单的工艺并且以更低的成本进行生产。
在上面的说明中，在源极电极70和漏极电极80之间设置一个浮动电极240。但本发明不限于这种结构。也可以在源极电极70和漏极电极80之间设置多个浮动电极，并且对于浮动电极的形状没有特殊的限制。例如，如图11所示，可以在源极电极70和漏极电极80之间设置具有梳状的浮动电极241。该结构提供与上述结构基本相同的效果。
第四实施例
图12示出根据本发明第四实施例的半导体器件。为了抑制漏极击穿电压的降低，根据第四实施例的半导体器件与根据第二实施例的半导体器件的不同之处在于包括浮动电极242，而不是离子穿越区101。浮动电极242的结构与第三实施例中所述的浮动电极240的结构相同。
采用图12所示的结构，提供以下效果。如在第三实施例中所述的那样，即使在高温和高湿的环境下可移动离子聚集在密封树脂与钝化膜91的界面处，浮动电极242也屏蔽可移动离子的电荷。因此，漏极电压的等势分布不可能受可移动离子的影响。结果，可以抑制漏极击穿电压的降低。
如上所述，根据本发明，即使在用于封装该半导体器件的密封树脂与钝化膜的界面处聚集可移动离子，在钝化膜中形成开口或在电极之间设置浮动电极的简单结构也能够防止可移动离子导致漏极区中电场的集中。因此，提供了一种即使在高温和高湿的环境中也具有高漏极击穿电压的半导体器件。根据本发明的半导体器件在高温和高湿的环境中稳定地工作，由此可用作需要在严重击穿环境中使用的功率半导体器件。
尽管已经详细说明了本发明，但是以上说明在各个方面都是说明性的而非限制性的。应该理解的是在不背偏离本发明范围的情况下，可以设计许多其他的修改和改变。

Claims (7)

1、一种半导体器件，其中用密封树脂覆盖其上形成有高击穿电压晶体管的半导体衬底，所述半导体器件包括：
源极区和漏极区，形成在所述半导体衬底的主表面部分中；
栅极绝缘膜，形成在所述漏极区上，并且使其一端延伸至与所述源极区交迭；
栅极电极，形成在所述栅极绝缘膜上；
源极电极，连接到所述源极区；
漏极电极，连接到所述漏极区；
层间膜，用于覆盖所述栅极电极，并使所述栅极电极、源极电极和漏极电极彼此电绝缘；
钝化膜，用于覆盖半导体衬底主体的整个表面；
第一开口，形成在所述钝化膜中；以及
密封树脂，形成在所述钝化膜上；
其中：
所述第一开口形成在所述源极电极和所述漏极电极中至少之一上；以及
所述密封树脂填充所述第一开口，并且与所述源极电极和所述漏极电极中至少之一直接接触。
2、一种半导体器件，其中用密封树脂覆盖其上形成有高击穿电压晶体管的半导体衬底，所述半导体器件包括：
源极区和漏极区，形成在所述半导体衬底的主表面部分中；
栅极绝缘膜，形成在所述漏极区上，并且使其一端延伸至与所述源极区交迭；
栅极电极，形成在所述栅极绝缘膜上；
源极电极，连接到所述源极区；
漏极电极，连接到所述漏极区；
层间膜，用于覆盖所述栅极电极，并使所述栅极电极、源极电极和漏极电极彼此电绝缘；
钝化膜，用于覆盖半导体衬底主体的整个表面；
第一开口，形成在所述钝化膜中；
密封树脂，形成在所述钝化膜上；以及
辅助电极，设置在所述钝化膜之下，并且电连接到所述源极电极或所述漏极电极；
其中：
所述辅助电极由不同于形成所述源极电极或所述漏极电极的材料的导电材料形成，所述源极电极或所述漏极电极连接到所述辅助电极；
所述第一开口形成在所述辅助电极上；以及
所述密封树脂填充所述第一开口，并且与所述辅助电极直接接触。
3、如权利要求1或2所述的半导体器件，其中：
所述钝化膜具有形成从其穿过的第二开口，用于将从所述半导体器件外面延伸的金属线连接到从所述源极电极、所述漏极电极和所述辅助电极中选出的至少一种电极；以及
所述第一开口和所述第二开口彼此分离。
4、如权利要求1或2所述的半导体器件，其中：
所述层间膜在所述源极区或所述漏极区的一部分上具有形成从其穿过的接触孔；
所述源极电极或所述漏极电极填充所述接触孔，从而分别连接到所述接触孔之下的所述源极区或所述漏极区；以及
所述第一开口和所述接触孔位于在垂直于所述半导体衬底的方向上彼此不重叠的位置上。
5、如权利要求1或2所述的半导体器件，其中：
所述漏极区包括高浓度漏极区和扩展漏极区，所述高浓度漏极区具有相对高的杂质浓度，所述扩展漏极区具有低于所述高浓度漏极区的杂质浓度的杂质浓度；以及
所述漏极电极连接到所述高浓度漏极区。
6、一种半导体器件，其中用密封树脂覆盖其上形成有高击穿电压晶体管的半导体衬底，所述半导体器件包括：
源极区和漏极区，设置在所述半导体衬底的主表面部分中；
栅极绝缘膜，形成在所述漏极区上，并且使其一端延伸至与所述源极区交迭；
栅极电极，形成在所述栅极绝缘膜上；
源极电极，连接到所述源极区；
漏极电极，连接到所述漏极区；
层间膜，用于覆盖所述栅极电极，并使所述栅极电极、源极电极和漏极电极彼此电绝缘；
钝化膜，用于覆盖半导体衬底主体的整个表面；
密封树脂，形成在所述钝化膜上；以及
浮动电极，形成在层间膜上并位于所述源极电极和漏极电极之间，或位于彼此相邻的所述源极电极之间。
7、如权利要求6所述的半导体器件，其中：
所述漏极区包括高浓度漏极区和扩展漏极区，所述高浓度漏极区具有相对高的杂质浓度，所述扩展漏极区具有低于所述高浓度漏极区的杂质浓度的杂质浓度；以及
所述漏极电极连接到所述高浓度漏极区。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102549636A (zh) * 2010-09-21 2012-07-04 松下电器产业株式会社 薄膜晶体管阵列装置、薄膜晶体管阵列装置的制造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9136379B2 (en) * 2013-04-26 2015-09-15 Alpha & Omega Semiconductor, Inc. Bottom source substrateless power MOSFET
US10497587B1 (en) * 2018-06-13 2019-12-03 Infineon Technologies Ag Ion manipulation methods and related apparatuses and systems for semiconductor encapsulation materials

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6298246A (ja) * 1985-10-25 1987-05-07 Matsushita Electric Works Ltd Ｍｏｓ型半導体素子
JPH0237776A (ja) * 1988-07-28 1990-02-07 Fujitsu Ltd 半導体装置
JPH06132542A (ja) * 1992-10-20 1994-05-13 Mitsubishi Electric Corp 半導体装置
US6011607A (en) * 1995-02-15 2000-01-04 Semiconductor Energy Laboratory Co., Active matrix display with sealing material
JPH09252131A (ja) * 1996-01-10 1997-09-22 Yamaha Corp 半導体装置の製法
JP3035215B2 (ja) * 1996-05-23 2000-04-24 ローム株式会社 半導体装置
JP3563877B2 (ja) * 1996-06-21 2004-09-08 三菱電機株式会社 半導体装置
EP0951064A4 (en) * 1996-12-24 2005-02-23 Nitto Denko Corp PREPARATION OF A SEMICONDUCTOR DEVICE
JP3142057B2 (ja) * 1997-11-13 2001-03-07 日本電気株式会社 半導体装置とその製造方法、及び駆動装置
JP3425131B2 (ja) * 1999-12-17 2003-07-07 松下電器産業株式会社 高耐圧半導体装置
JP2001352056A (ja) * 2000-06-08 2001-12-21 Fuji Electric Co Ltd 半導体装置
JP2002231944A (ja) * 2001-01-31 2002-08-16 Sanken Electric Co Ltd 電力用半導体装置
JP2002270830A (ja) * 2001-03-12 2002-09-20 Fuji Electric Co Ltd 半導体装置
US6617652B2 (en) * 2001-03-22 2003-09-09 Matsushita Electric Industrial Co., Ltd. High breakdown voltage semiconductor device
JP2002353444A (ja) * 2001-05-28 2002-12-06 Fuji Electric Co Ltd 半導体装置
JP2005093887A (ja) * 2003-09-19 2005-04-07 Fujitsu Ltd 半導体装置及びその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102549636A (zh) * 2010-09-21 2012-07-04 松下电器产业株式会社 薄膜晶体管阵列装置、薄膜晶体管阵列装置的制造方法
CN102549636B (zh) * 2010-09-21 2016-08-03 株式会社日本有机雷特显示器 薄膜晶体管阵列装置、薄膜晶体管阵列装置的制造方法

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