CN1744309A - 半导体器件及用于其的引线键合芯片尺寸封装 - Google Patents

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Abstract

本发明公开了一种结合引线键合芯片尺寸封装(WBCSP)中的半导体器件，设计其使得在半导体衬底的表面上形成多个焊盘，且焊盘通过导电柱连接到外部端子，其中第一和第二重布线图案分别连接到这些焊盘。所有元件用绝缘层密封，使得外部端子部分地暴露于所述表面上，其中导线的最上部位于所述重布线图案的上方且还位于所述外部端子的下端之下。这实现了焊盘和外部端子之间的短布线距离；因此，可以减小线路电阻和线路延时；可以增大布线的自由度而不导致短路故障；且能够容易地在短的时间周期内改变布线。

Description

半导体器件及用于其的引线键合芯片尺寸封装
技术领域
本发明涉及一种半导体器件及用于其的引线键合芯片尺寸封装(wire-banding chip size package，WBCSP)。
背景技术
近来，在诸如带有数码相机的笔记本个人电脑和移动电话(手机)的电子设备方面取得了很大的技术进步，因此实现了尺寸的下降、厚度的下降和重量的下降。为此，通常所知的双列直插封装已经为结合了半导体器件(或半导体元件)的芯片尺寸封装所取代。
作为芯片尺寸半导体器件的一种典型示例，日本未审查专利公开No.2000-68405公开了一种芯片尺寸封装(CSP)，其中，半导体元件通过金属凸点连接到承载衬底，金属凸点形成于承载衬底的下表面上，以便实现与印刷线路板的封装。
图10为横截面图，示出了常规所知的芯片尺寸封装的横截面。亦即，图10的芯片尺寸封装1如此设计，使得在半导体芯片2的上表面2a上以预定图案形成多个电极焊盘，通过粘合层4将尺寸与半导体芯片2基本相同的基底衬底5黏附并固定到电极焊盘上，其中信号线6、电源线7和地线8布置在基底衬底5的上表面5a上并分别附带有连接盘(land)6a、7a和8a，连接盘又附带有球形凸点9作为外部端子(用于与外部器件建立连接)。垂直通过基底衬底5的通孔10形成在对应着电极焊盘3的预定位置。电极焊盘3和导线6到8分别通过焊线11连接到一起。此外，除了对应球形凸点9的预定区域之外，基底衬底5的上表面5a被具有绝缘能力的保护膜覆盖。
日本未审查专利公开No.H11-284020中公开了一种引线键合芯片尺寸封装(WBCSP)的一个示例，其中用于和外部器件建立直接连接的金属焊盘形成于其上形成有电子电路的半导体衬底的表面。
图11为示出常规已知引线键合芯片尺寸封装的截面结构的横截面图。亦即，如此设计WBCSP 2l，使得在半导体芯片22的上表面22a的中心区域上沿着长度方向布置两行电极23，其中绝缘膜24形成于电极23的两侧，而在半导体芯片22的长度方向上于每个绝缘膜24上形成两行导电焊盘25。
导电焊盘25和电极23通过焊线26连接到一起，其中，考虑到焊线26的方向性和它们与导电焊盘25的连接点，以如下方式适当布置它们，使得它们彼此不相接触，从而不会短路。凸点电极27被固定到导电焊盘25上。除了包括凸点电极27的顶部在内的预定区域之外，所有组件，例如电极23、绝缘膜24、导电焊盘25和焊线26都被具有绝缘能力的保护膜28所覆盖，凸点电极27的顶部部分地突出到整个上表面之上。
在图10所示的CSP 1中，电极焊盘3和导线6到8通过焊线11连接到一起，导线11布置在通孔10中，具有非常纤细的尺寸。这造成了一个问题：因为通孔10使得布线的自由度必然受到限制。当在同一平面内建立线路时，整个的线路长度必然更长，这可能造成另一个问题：线路延时增加了。
非常纤细的焊线11具有较大的线路电阻，这又增大了其发热数值，对CSP 1的特性带来不良影响。
在WBCSP 21中，导电焊盘25和电极23通过焊线26连接到一起，由此有一个问题：由于焊线26的短路易于发生短路故障。
此外，所有导电焊盘25和电极23都使用焊线26连接；因此，很难减小导电焊盘25和电极之间的总距离。这可能会在进一步减小WBSCP 21的过程中造成困难。
发明内容
本发明的一个目的是提供一种半导体器件及用于其的引线键合芯片尺寸封装(WBCSP)，其中不容易发生短路故障，布线的自由度可以容易地增大，且布线能够在短时间内改变。
在本发明的第一方面中，半导体器件由如下形成：半导体衬底，该半导体衬底具有一表面，在该表面上形成有电子电路和多个焊盘；保护膜，其形成来覆盖除了对应于多个焊盘的预定区域的半导体衬底的表面，该多个焊盘通过导电柱分别连接到多个外部端子；第一重布线图案，其形成于保护膜上，且直接连接到焊盘之一；第二重布线图案，其形成于保护膜上，且通过导线连接到焊盘中的另一个；绝缘层，其形成来密封第一和第二重布线图案、导线和导电柱，使得外部端子部分地暴露于绝缘层的表面上；其中导线的最上部位于第一和第二重布线图案上方，且还位于外部端子的下端的下方。
在上述方面中，导线可以布置跨过第一或第二重布线图案交叉，从而在平面视图中水平地与第一或第二重布线图案相交叉。此外，第二重布线图案与导线连接，且还通过导电柱连接到外部端子。这里，第二重布线图案用于电源、配电和高频传输之一。此外，第一重布线图案通过导电柱直接连接到外部端子。这里，第一重布线图案用于信号传输。
上述结构使得制造者能够为重布线图案、导电柱和导线酌情选择尺寸，这样实现了焊盘和外部端子之间最短的线路；因此，可以显著地减小线路电阻和线路延时。由于导线的最上部的位置位于重布线图案的上方且还位于外部端子的下端的下方，因此能够可靠地避免在导线和重布线图案之间发生短路故障。此外，可以容易地增大与布线相关的自由度，从而能够在短的时间周期内容易地改变线路。
在本发明的第二方面中，提供了一种引线键合芯片尺寸封装以结合前述半导体器件，其中第二重布线图案通过焊线连接到另一焊盘，焊线例如由金或铝构成。
在上述方面中，第一和第二重布线图案每个均由内嵌层和铜重布线层构成，其中内嵌层具有例如由铬、镍和钛构成的叠层结构或具有由铬和铜构成的叠层结构。
附图说明
本发明的这些和其他目的、方面和实施例将参照附图进行更详细的描述，在附图中：
图1为平面图，示出了根据本发明第一实施例的引线键合芯片尺寸封装(WBSCP)的线路布局；
图2为取自图1的线A-A的截面图；
图3为部分平面图，示出了根据第一实施例的WBSCP的线路布局的改进；
图4为示出根据第一实施例的WBCSP的线路结构的截面图；
图5为示出根据本发明第二实施例的WBCSP的截面结构的截面图；
图6为示出根据本发明第三实施例的WBCSP的截面结构的截面图；
图7为示出根据本发明第四实施例的WBCSP的截面结构的截面图；
图8为示出根据本发明第五实施例的WBCSP的截面结构的截面图；
图9为示出根据本发明第六实施例的WBCSP的截面结构的截面图；
图10为示出常规已知的芯片尺寸封装的截面结构的截面图；以及
图11为示出常规已知的引线键合芯片尺寸封装的截面结构的截面图。
具体实施方式
将参照附图以举例的方式更详细地描述本发明。
1.第一实施例
图1为示出根据本发明第一实施例的引线键合芯片尺寸封装(WBSCP)的线路布图的平面图；而图2为取自图1中线A-A的截面图。
在图1和图2中，附图标记31表示在平面视图中形成集成电路(或电子电路，未示出)的基本为矩形形状的硅衬底(或半导体衬底)；附图标记32表示布置在硅衬底31的主表面周边部分中的线路焊盘；附图标记33表示沿长度方向和横向设置在硅衬底31的表面上的凸点焊盘；附图标记35表示由导电金属构成的柱，它们分别形成在凸点焊盘33上；附图标记36表示凸点电极(作为外部端子，用于和外部器件建立连接)，分别形成在柱35上；附图标记37表示布设在硅衬底31上的铜重布线层；而附图标记39表示由绝缘树脂构成的绝缘层，其密封铜重布线层37及其中的焊线38。
当所设置的焊线38与铜重布线层37交叉时，焊线38延伸跨过铜重布线层37，且在平面图中焊线38与铜重布线层37交叉，其中焊线38的最上部位于铜重布线层37上方且还位于凸点电极36的下端的下方。
图3示出了WBCSP的线路布局的改进，其中铜重布线层37和焊线38连接到单个凸点电极36，而单个焊盘32通过焊线38连接两个凸点电极36。
WBCSP的截面结构将参照图4加以描述。
在硅衬底31的表面上形成由氧化硅构成的绝缘层41。在绝缘层41上的预定区域中形成线路焊盘32和凸点焊盘33。形成由氧化硅构成的保护层42，覆盖除形成线路焊盘32和凸点焊盘33的预定区域之外的绝缘层41。在保护层42上形成由氮化硅构成的绝缘层43。此外，形成开口44a和45a以暴露凸点焊盘33的中心部分；形成开口44b和45b以暴露线路焊盘32的中心部分。
经由下阻挡金属构成的内嵌层46a在凸点焊盘33的上方形成铜重布线层37a，下阻挡金属对应于一种具有包括铬(Cr)、镍(Ni)和钛(Ti)的叠层结构，或包括铬(Cr)和铜(Cu)的叠层结构的导电金属。在该叠层结构中，例如，Ti或Cr具有1800的厚度，Cu具有6000的厚度。单个重布线图案47a由内嵌层46a和铜重布线层37a构成。
此外，例如，厚度在4μm到5μm范围内的铜重布线层37b经内嵌层46b形成于绝缘层43上。这样，与重布线图案47a不同的重布线图案47b由内嵌层46b和铜重布线层37b构成。
在重布线图案47a上方形成由铜构成的导电柱35a。在导电柱35a上形成凸点电极36a(作为外部端子，用于和外部器件建立连接)。
类似地，在重布线图案47b上方形成由铜构成的导电柱35b。在导电柱35b上形成凸点电极36b(作为外部端子，用于和外部器件建立连接)。
重布线图案47b和线路焊盘32通过焊线(例如，导线)38连接到一起。重布线图案47a和47b、导电柱35a和35b、线路焊盘32和焊线38全都被绝缘层39密封，绝缘层39由诸如环氧树脂和聚酰亚胺树脂的绝缘树脂构成。凸点电极36a和36b突出到绝缘层39的表面上方。
也就是说，焊线38的最上部位于重布线图案47a和47b的上方，且还位于凸点电极36a和36b的下端之下。
接着将描述WBCSP的制造方法。
首先，通过氧化工艺在硅衬底31的表面上形成绝缘层41。通过光刻在绝缘层41上形成线路焊盘32和凸点焊盘33。通过化学气相淀积(CVD)在绝缘层41以及线路焊盘32和凸点焊盘33上形成由氧化硅构成的保护层42。此外，执行光刻分别为凸点焊盘33的中心部分和线路焊盘32的中心部分形成开口44a和44b。
接着，通过CVD在保护层42上形成由氧化硅或氮化硅构成的绝缘层43。进行光刻形成开口45a和45b，以分别暴露凸点焊盘33的中心部分和线路焊盘32的中心部分。
接着，进行真空淀积或溅射，在绝缘层43上和凸点焊盘33的上方空间中依次形成内嵌层和铜重布线层，其中内嵌层由具有叠层结构的导电金属构成，该叠层结构包括铬(Cr)、镍(Ni)和钛(Ti)，或包括铬(Cr)和铜(Cu)。利用预定线路图案对内嵌层和铜重布线层构图，由此形成重布线图案47a和47b。
接着，通过焊线38将重布线图案47b和线路焊盘32连接到一起，焊线38例如由金(Au)或铝(Al)构成，其厚度在20μm到25μm的范围内。
在上文中，如此调节焊线38的高度和长度，使得其最上部H位于凸点电极36a和36b的下方，而凸点电极36a和36b将在后处理中形成。
结果，焊线38的最上部H位于重布线图案47a和47b的上方，且还位于凸点电极36a和36b的下端下方。
接着，在重布线图案47a和47b上方分别形成导电柱35a和35b。然后，在导电柱35a和35b上分别形成凸点电极36a和36b。
接着，为了将重布线图案47a和47b、导电柱35a和35b、线路焊盘32和焊线38全部密封在树脂内，执行旋涂方法涂布诸如环氧树脂和聚酰亚胺树脂的绝缘树脂，将绝缘树脂加热并然后利用紫外辐射硬化，这样形成绝缘层39。
结果，凸点电极36a和36b从绝缘层39的表面向上突出。
如上所述，可以根据本发明的第一实施例完全地制造WBCSP。
如上所述，如此设计和制造第一实施例的WBCSP，使得由内嵌层46a和铜重布线层37a构成的重布线图案47a形成于凸点焊盘33上方；由内嵌层46b和铜重布线层37b构成的重布线图案47b形成于绝缘层43上；重布线图案47b和线路焊盘32通过焊线38连接到一起；并且，重布线图案47a和47b，以及焊线38全部用树脂密封在绝缘层39之内，使得凸点电极36a和36b从绝缘层39的表面向上突出。因此，制造者可以就重布线图案47a和47b、导电柱35a和35b、以及焊线38适当地选择尺寸，由此实现了焊盘32和33以及凸点电极36a和36b之间短距离的布线。这显著地减小了总的线路电阻和总的线路延时。
本实施例的特征在于，焊线38的最上部H位于重布线图案47a和47b的上方，且还位于凸点电极36a和36b的下端的下方。这可靠地避免了在焊线38和重布线图案47a和47b之间短路事件的发生。
根据本发明的WBCSP，可以很容易地增大布线方面的自由度而不引起短路故障，而且制造者可以容易地在短时间内酌情改变线路。
顺便提及，上述制造方法需要在形成绝缘层39之前通过焊线38将重布线图案和线路焊盘32连接到一起。因此，例如，它们可以在形成导电柱35a和35b之前连接到一起。
在本实施例中，绝缘层39由诸如环氧树脂和聚酰亚胺树脂的绝缘树脂构成。这里，可以将诸如氧化硅的填料混合到绝缘树脂中。
此外，可以令绝缘层39具有两层结构，由保护层(由氧化硅、氮化硅或聚酰亚胺树脂构成)和绝缘层(由诸如环氧树脂和聚酰亚胺树脂的绝缘树脂构成)构成。
2.第二实施例
图5为截面图，示出了根据本发明第二实施例的WBCSP的结构，其中与图4所示的相同的部分由相同的附图标记指示。第二实施例的WBCSP和第一实施例的WBCSP不同之处在于，在第一实施例的WBCSP中，重布线图案47b通过焊线38连接到线路焊盘32，而在第二实施例的WBCSP中，重布线图案47b通过焊线38连接到另一重布线图案47c，重布线图案47c由形成于线路焊盘32上方的内嵌层46c(由导电金属构成)和铜重布线层37c构成。
第二实施例的WBCSP能够表现出类似于第一实施例的WBCSP的预定效果和操作。
3.第三实施例
图6为截面图，示出了根据本发明第三实施例的WBCSP的结构，其中和图4所示的相同的部分由相同的附图标记指示。第三实施例的WBCSP和第一实施例的WBCSP不同之处在于，在第一实施例的WBCSP中，导电柱35和凸点电极36b形成于重布线图案47b上方，重布线图案47b由形成于绝缘层43上的内嵌层46b和铜重布线层37b构成且通过焊线38连接到线路焊盘32，而在第三实施例的WBCSP中，在绝缘层41上形成线路/凸点焊盘51；在保护层42和绝缘层43中形成开口44c和45c以及44d和45d，以便暴露焊盘51的预定区域；由内嵌层46d和铜重布线层37d构成的重布线图案47d形成于焊盘51上方；且焊盘32和51通过焊线38连接到一起。
第三实施例的WBCSP能够表现出类似于第一实施例的WBCSP的预定效果和操作。
特别地，第三实施例具有特定技术特征，即，由于在焊盘32和51之间通过焊线38连接，焊线38的最上部H的高度可以根据需要降低。
4.第四实施例
图7为截面图，示出了根据本发明第四实施例的WBCSP的结构，其中和图6所示相同的部分由相同的附图标记指示。第四实施例的WBCSP和第三实施例的WBCSP不同之处在于，在第三实施例的WBCSP中，在绝缘层41上形成线路/凸点焊盘51；形成开口44c和45c以及开口44d和45d以暴露焊盘51的预定区域；且形成由内嵌层46d和铜重布线层37d构成的重布线图案47d；而在第四实施例的WBCSP中，在保护层42和绝缘层43中形成用于暴露焊盘51的开口44e和45e；且在绝缘层43上形成重布线图案47e，重布线图案47e由内嵌层46e和铜重布线层37e构成，内嵌层46e和铜重布线层37e在焊盘51以及开口44e和45e附近实现台阶状开口区域。
第四实施例的WBCSP可以表现出类似于第一实施例的WBCSP的预定效果和操作。
特别地，第四实施例具有特定技术特征，即，只需要一组开口44e和45e来暴露焊盘51；因此，有可能容易地制造第四实施例的WBCSP。
5.第五实施例
图8为截面图，示出了根据本发明第五实施例的WBCSP的结构，其中和图6所示相同的部分由相同的附图标记指示。第五实施例的WBCSP和第三实施例的WBCSP不同之处在于，在第三实施例的WBCSP中，在绝缘层41上形成线路/凸点焊盘51；在焊盘51的上方和开口45d的内部形成由内嵌层46d和铜重布线层37d构成的重布线图案47d；且通过焊线38将焊盘32和51直接连接到一起；而在第五实施例的WBCSP中，在线路焊盘32上方形成由内嵌层46f(其中心部分是空的)和铜重布线层37f构成的重布线图案47f；在焊盘51上方形成由内嵌层46g(具有对应于焊盘51的空洞)和铜重布线层37g构成的重布线图案47g；重布线图案47f和47g通过焊线38连接到一起；且在导电柱35b上形成凸点电极36b，导电柱35b形成于重布线图案47g上方。
第五实施例的WBCSP能够表现出类似于第三实施例的WBCSP的预定效果和操作。
特别地，第五实施例具有特定技术特征，即，焊线38的两端被焊接到重布线图案47f和47g的焊接部分的高度能够减小；因此，可以减小导电柱35b和绝缘层39的高度。
6.第六实施例
图9为截面图，示出了根据本发明第六实施例的WBCSP的结构，其中与图8所示相同的部分由相同的附图标记指示。第六实施例的WBCSP和第五实施例的WBCSP不同之处在于，如图9所示，焊盘32所占据的面积变大了；在线路焊盘32上方形成由内嵌层46h(其中心空洞被扩大)和铜重布线层37h构成的重布线图案47h；重布线图案47h的周边区域嵌入绝缘层43之内；且焊线38连接到重布线图案47h的中心部分。
第六实施例的WBCSP能够表现出类似于第五实施例的预定效果和操作。
如上所述，本发明基本上如此设计，使得重布线图案47a形成于凸点焊盘33的上方；重布线图案47b形成于绝缘层43的上方；重布线图案47b和线路焊盘32通过焊线38连接到一起；焊线38的最上部H位于重布线图案47a和47b的上方；且最上部H还位于凸点电极36a和36b的下端的下方。
因为上述精巧的结构，本发明能够应用到结合了半导体芯片的任何类型的WBCSP以及其他类型的CSP；因此，可以为生产半导体器件和封装的制造商们带来良好的工业效果。
最后，本发明可以以几种形式实施而不背离其实质技术特征；因此，本发明未必局限于前述实施例，它们只是说明性的而非限制性的。

Claims (16)

1.一种半导体器件，包括：
半导体衬底，其具有一表面，在所述表面上形成有电子电路和多个焊盘；
保护膜，其形成来覆盖所述半导体衬底的除对应于所述多个焊盘的预定区域之外的表面，所述多个焊盘通过导电柱分别连接到多个外部端子；
第一重布线图案，形成于所述保护膜之上并直接连接到焊盘之一；
第二重布线图案，形成于所述保护膜之上并通过导线直接连接到焊盘中的另一个；以及
绝缘层，其形成来密封所述第一和第二重布线图案、导线和导电柱，使得所述外部端子在所述绝缘层的表面上部分地暴露，
其中所述导线的最上部位于所述第一和第二重布线图案上方，且还位于所述外部端子的下端之下。
2.根据权利要求1所述的半导体器件，其中所述导线跨过所述第一或第二重布线图案，从而在平面视图中水平地与所述第一或第二重布线图案相交叉。
3.根据权利要求1所述的半导体器件，其中所述第二重布线图案与所述导线连接，且还通过所述导电柱连接到所述外部端子。
4.根据权利要求3所述的半导体器件，其中所述第二重布线图案用于电源、配电和高频传输之一。
5.根据权利要求1所述的半导体器件，其中所述第一重布线图案通过所述导电柱连接到所述外部端子。
6.根据权利要求5所述的半导体器件，其中所述第一重布线图案用于信号传输。
7.根据权利要求1所述的半导体器件，其中所述第一和第二重布线图案的每一个均由内嵌层和铜重布线层构成。
8.根据权利要求7所述的半导体器件，其中所述内嵌层具有由铬、镍和钛构成的叠层结构。
9.根据权利要求7所述的半导体器件，其中所述内嵌层具有由铬和铜构成的叠层结构。
10.根据权利要求1所述的半导体器件，其中所述导线由金或铝构成。
11.一种结合了半导体器件的引线键合芯片尺寸封装，所述半导体器件包括半导体衬底，所述半导体衬底具有一表面，在所述表面上形成有电子电路和多个焊盘；
保护膜，其形成来覆盖所述半导体衬底的除对应于所述多个焊盘的预定区域之外的表面，所述多个焊盘通过导电柱分别连接到多个外部端子；
第一重布线图案，形成于所述保护膜之上并直接连接到焊盘之一；
第二重布线图案，形成于所述保护膜之上并通过焊线直接连接到焊盘中的另一个；以及
绝缘层，其形成来密封所述第一和第二重布线图案、焊线和导电柱，使得所述外部端子在所述绝缘层的表面上部分地暴露，
其中所述导线的最上部位于所述第一和第二重布线图案上方，且还位于所述外部端子的下端之下。
12.根据权利要求11所述的引线键合芯片尺寸封装，其中所述焊线跨过所述第一和第二重布线图案，从而在平面视图中水平地与所述第一或第二重布线图案相交叉。
13.根据权利要求11所述的引线键合芯片尺寸封装，其中所述第一和第二重布线图案的每一个均由内嵌层和铜重布线层构成。
14.根据权利要求13所述的引线键合芯片尺寸封装，其中所述内嵌层具有由铬、镍和钛构成的叠层结构。
15.根据权利要求14所述的引线键合芯片尺寸封装，其中所述内嵌层具有由铬和铜构成的叠层结构。
16.根据权利要求11所述的引线键合芯片尺寸封装，其中所述焊线由金或铝构成。
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