CN1719596A - 向半导体非挥发性存储器的信息的记录方法 - Google Patents

向半导体非挥发性存储器的信息的记录方法 Download PDF

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Abstract

本发明是关于一种向半导体非挥发性存储器的信息的记录方法，是一种电流效率良好地对半导体非挥发性存储器元件进行信息记录的方法。电荷积蓄部被设置于电阻变化部上，并含有绝缘层且可积蓄电荷。当在藉由预先于电荷积蓄部中积蓄电荷而使信息被消去的半导体非挥发性存储器中记录信息时，如第1导电型为p型且第2导电型为n型，则包括在一主电极区域上施加正的高电压的步骤、使另一主电极区域为接地电压的步骤、在控制电极上施加使沟道形成区域进行弱反相的正电压的步骤。

Description

向半导体非挥发性存储器的信息的记录方法
技术领域
本发明涉及一种半导体非挥发性存储器，特别是涉及一种向半导体非挥发性存储器的信息的记录方法。
背景技术
目前，半导体非挥发性存储器因为在存储信息的保持中不需要电力，所以被利用为便携机器等低电力机器的存储器。近年来，作为半导体非易性存储器，提出有一种例如具备至少带有两个栅电极的MONOS(Metal 0xideNitride Oxide Semiconductor，金属-氧化物-氮化物-氧化物-半导体晶体管)型的存储器元件的构造(例如请参阅专利文献1、2及3)。这些MONOS型的存储器元件采用在沟道形成区域上，除了具备带有一般性栅绝缘膜的晶体管以外，还具备带有由可积蓄电荷的ONO(Oxide Nitride Oxide，氧化物-氮化物-氧化物)迭层绝缘膜所构成的栅绝缘膜的晶体管的构成。
[专利文献1]美国专利第5,408,115号说明书
[专利文献2]美国专利第6,255,166号说明书
[专利文献3]日本专利早期公开的特开平09-252059号公报
但是，在专利文献1及专利文献2所揭示的半导体非挥发性存储器的情况下，需要将ONO迭层绝缘膜下及栅绝缘膜下所形成的沟道形成区域的沟道浓度，分别单独地进行最佳化。而且，当在上述2个栅电极上分别施加电压时，需要分别对应的电压产生电路和解码器等周边电路，导致装置的复杂化。而且，导致使存储器动作时的动作机构的复杂化，难以简便且有效地向ONO迭层绝缘膜进行电荷的注入。
而且，由于采用具有至少2个栅电极，及伴随的带有ONO迭层绝缘膜的栅绝缘膜的构造，所以使存储器元件构造变得复杂，制造成本高。
因此，本发明的发明者已经关于一种可使半导体非挥发性存储器元件以更简便的方法进行动作，且可降低制造成本的半导体非挥发性存储器进行了积极地研究，并将其研究结果的一部分进行了专利申请(日本专利的特愿2003-293648：下面称作[先前的申请]。)。
为了有助于发明的理解，请参阅图1及图2，对关于上述先前的申请的半导体非挥发性存储器元件的构造等，大致进行说明。
图1为上述先前的申请的主发明的半导体非挥发性存储器元件100的、概略断面构造图。在p型硅基片10上所形成的p腔室11上，由n+扩散层所形成的漏极区域21和源极区域22分开设置，在它们之间配置有沟道形成区域12。在沟道形成区域12上形成有栅绝缘膜13，另外在栅绝缘膜13上形成有栅电极30。藉由在p型硅基板10的p腔室11上形成栅电极30、栅绝缘膜13、n+扩散层的漏极区域21及源极区域22，从而使p型硅基片10形成具有NMOS(n-type Metal Oxide Semiconductor Field EffectTransistor，n型金属-氧化物-半导体晶体管)的构成。
在漏极区域21和沟道形成区域12之间具有第1电阻变化部23，在第1电阻变化部23上设置有由硅氧化膜(第1氧化膜)41、硅氮化膜42及硅氧化膜(第2氧化膜)43构成的第1电荷积蓄部50。而且，在源极区域22和沟道形成区域12之间具有第2电阻变化部26，在第2电阻变化部26上设置有由硅氧化膜(第1氧化膜)44、硅氮化膜45及硅氧化膜(第2氧化膜)46构成的第2电荷积蓄部52。
藉由将热载流子注入上述第1或第2电荷积蓄部50或52，使电荷积蓄而存储信息。即，可藉由使未积蓄电荷的状态和电荷被积蓄的状态对应逻辑值“0”或“1”，而记录1比特的信息。例如，在第1电荷积蓄部50是否积蓄有电荷，藉由利用下面的现象可得知。即，可利用在第1电荷积蓄部50中积蓄有电荷的情况下，第1电阻变化部23的电阻上升所以电流减少，而且在第1电荷积蓄部50中未积蓄有电荷的情况下，第1电阻变化部23的电阻值低，所以电流可充分流过的现象。
电荷的积蓄藉由在漏极区域21及栅电极30上施加正电压，并使源极区域22为接地电压而进行。
虽然是关于在第1电荷积蓄部50中记录信息的情况进行了说明，但即使关于在第2电荷积蓄部52中记录信息的情况，也是与上述说明相同的。如利用关于上述先前的申请的半导体非挥发性存储器元件，则可在第1及第2电荷积蓄部50及52分别记录信息并其它们读出，所以能够在1个半导体非挥发性存储器元件上记录2比特的信息，而且将它们读出。因此，在使半导体非挥发性存储器元件阵列化的半导体非挥发性存储器元件中，能够提高每单位面积的信息记录密度。其结果是可降低用于存储同一信息量所需的存储器元件阵列的制造成本。
图2所示为具有上述构成的存储器元件100的等效电路图。如图2所示，是一种构成存储器元件100所具有的NMOS的，在漏极(D)区域21及源极(S)区域22侧两处，作为可变电阻器，分别连接第1电阻变化部23及第2电阻变化部26的电路。
上面所说明的关于先前的申请的半导体非挥发性存储器元件，在电荷的积蓄时通常需要流过100μA以上的电流。而且，即使在专利文献3所揭示的半导体非挥发性存储器中，也藉由流过较多的电流而提高热载流子的注入效率。因此，从消耗电流增大这一点出发，在低耗电化方面，还留有进一步研究的余地。
由此可见，上述现有的向半导体非挥发性存储器的信息的记录方法仍存在有诸多的缺陷，而亟待加以进一步改进。为了解决现有的向半导体非挥发性存储器的信息的记录方法的缺陷，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，此显然是相关业者急欲解决的问题。
有鉴于上述现有的向半导体非挥发性存储器的信息存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，积极加以研究创新，以期创设一种新的向半导体非挥发性存储器的信息的记录方法，能够改进一般现有的向半导体非挥发性存储器的信息，使其更具有实用性。经过不断的研究、设计，并经反复试作及改进后，终于创设出确具实用价值的本发明。
发明内容
本发明的目的在于，克服现有的向半导体非挥发性存储器的信息存在的缺陷，而提供一种新的向半导体非挥发性存储器的信息的记录方法，所要解决的技术问题是使其降低耗电，且电流效率良好，从而更加适于实用，且具有产业上的利用价值。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。
半导体非挥发性存储器包括具有控制电极，第1主电极区域及第2主电极区域的晶体管、电阻变化部及电荷积蓄部。
控制电极通过第1绝缘膜被设置在第1导电型的半导体基板上。第1主电极区域及第2主电极区域为半导体基板的表面区域，且为在夹持控制电极的位置上所设置的、一对与第1导电型不同的第2导电型的杂质的扩散区域。
电阻变化部被设置在半导体基板的表层区域中的，由第1及第2主电极区域中的至少一个电极区域和与控制电极对向的沟道形成区域所夹持的部分上。而且，电阻变化部为杂质浓度较第1主电极区域及第2主电极区域低的第2导电型。
电荷积蓄部被设置于电阻变化部上，并含有绝缘层且可积蓄电荷。
当在藉由预先于电荷积蓄部中积蓄电荷而使信息被消去的半导体非挥发性存储器中记录信息时，如第1导电型为p型且第2导电型为n型，则包括在一电极区域上施加正的高电压的步骤、使另一电极区域为接地电压的步骤、在控制电极上施加使沟道形成区域进行弱反相的正电压的步骤。
而且，如第1导电型为n型且第2导电型为p型，则包括在一电极区域上施加负的高电压的步骤、使另一电极区域为接地电压的步骤、在控制电极上施加使沟道形成区域进行弱反相的负电压的步骤。
如利用本发明的向半导体非挥发性存储器的信息的记录方法，是在控制电极上，施加沟道形成区域进行弱反相的正电压。因此，与在控制电极上施加超过阀值电压的电压的情况相比，能够抑制源极-漏极间所流过的电流，并可电流效率良好地进行信息的写入即电荷的中和。另外，当藉由在电荷积蓄部上积蓄电子而消去信息时，热载流子的注入在电荷积蓄部上没有电子后可不再进行。因此，在例如电荷积蓄部采用包含ONO(Oxide NitrideOxide)迭层绝缘膜的构成的情况下，可将因热载流子所造成的电荷积蓄部硅氧化膜的劣化抑制在最小限度。
借由上述技术方案，本发明至少具有下列优点：本发明向半导体非挥发性存储器的信息的记录方法，藉由降低栅电压，可抑制源极-漏极间流过的电流，并可电流效率良好地进行信息的写入，即电荷的中和。另外，当藉由在电荷积蓄部上积蓄电子而消除信息时，热空穴的注入在电荷积蓄部中没有电子后可不再进行。因此，在电荷积蓄部采用包含ONO迭层绝缘膜的构成的情况下，可将电荷积蓄部的硅氧化膜的、因热电子所造成的劣化抑制在最小限度。
因此，本发明能够解决现有技术存在的问题，且电流效率良好地对半导体非挥发性存储器元件进行信息记录。
综上所述，本发明特殊的向半导体非挥发性存储器的信息的记录方法，其具有上述诸多的优点及实用价值，并在同类方法中未见有类似的设计公开发表或使用而确属创新，其不论在方法上或功能上皆有较大的改进，在技术上有较大的进步，并产生了好用及实用的效果，且较现有的向半导体非挥发性存储器的信息具有增进的多项功效，从而更加适于实用，而具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，并可依照说明书的内容予以实施，以下以本发明的较佳实施例并配合附图详细说明如后。
附图说明
图1为半导体非挥发性存储器的主要部的概略断面图。
图2为半导体非挥发性存储器的主要部的等效电路图。
图3为用于说明第1实施例的半导体非挥发性存储器的动作的概略断面图。
图4为用于说明对第1实施例的半导体非挥发性存储器的信息的记录(写入)的概略断面图。
图5为用于说明对第1实施例的半导体非挥发性存储器的信息的记录(消除)的概略断面图。
图6为将半导体非挥发性存储器作为构成部分的存储器阵列的概略图。
图7为用于说明第2实施例的半导体非挥发性存储器的动作的概略断面图。
图8为用于说明对第2实施例的半导体非挥发性存储器的信息的记录(写入)的概略断面图。
图9为用于说明对第2实施例的半导体非挥发性存储器的信息的记录(消除)的概略断面图。
图10为用于说明第3实施例的半导体非挥发性存储器的源极-漏极电流的概略图。
10：硅基片               11：p腔室
12：沟道形成区域         13：栅绝缘膜
21：漏极区域             22：源极区域
23：第1电阻变化部        26：第2电阻变化部
30：栅电极               41：硅氧化膜(第1氧化膜)
42：硅氮化膜             43：硅氧化膜(第2氧化膜)
44：硅氧化膜(第1氧化膜)  45：硅氮化膜
46：硅氧化膜(第2氧化膜)  50：第1电荷积蓄部
52：第2电荷积蓄部
100、101、101a：半导体非挥发性存储器(存储器元件)
110：半导体基板          111：n腔室
112：沟道形成区域        113：栅绝缘膜
121：漏极区域            122：源极区域
123：第1电阻变化部       126：第2电阻变化部
130：栅电极              141：硅氧化膜(第1氧化膜)
142：硅氮化膜            143：硅氧化膜(第2氧化膜)
144：硅氧化膜(第1氧化膜) 145：硅氮化膜
146：硅氧化膜(第2氧化膜) 150：第1电荷积蓄部
152：第2电荷积蓄部
200：半导体非挥发性存储器(存储器元件)
具体实施方式
以下结合附图及较佳实施例，对依据本发明提出的向半导体非挥发性存储器的信息的记录方法其具体方法、步骤、特征及其功效，详细说明如后。
下面请参阅图示，对本发明的实施例进行说明，但关于构成及配置关系，只不过在能够理解本发明的程度上进行了概略地表示。而且，下面关于本发明的较佳的构成例子进行说明，但各构成的数值条件等不过只是一种较佳的例子。因此，本发明并不限定于以下的实施例。
(第1实施例)
图3为半导体非挥发性存储器(以下有时也只称作存储器。)101的概略断面构造图。这里，是对第1导电型为p型，第2导电型为n型的例子进行说明。
在p型硅基板10的表面区域侧形成有p腔室11。在p腔室11的表面区域上，以一定距离间隔设置有由n+扩散层所形成的作为第1主电极区域的漏极区域21和作为第2主电极区域的源极区域22。另外，象众所周知的那样，漏极区域21及源极区域22分别通过接触层设置有金属电极层。这些接触层及金属电极层虽然称作源极区域及漏极区域，但它们与源电极及漏电极分别等效。
在漏极区域21及源极区域22所夹持的、p腔室11上的部分区域上，通过作为第1绝缘膜的栅绝缘膜13，形成有作为控制电极的栅电极30。藉由在p型硅基板10的p腔室11上形成栅电极30、栅绝缘膜13、n+扩散层的漏极区域21及源极区域22，从而使p型硅基片10形成具有NMOS(n-type Metal Oxide Semiconductor Field Effect Transistor，n型金属-氧化物-半导体晶体管)的构成。
在p腔室11的表面区域部分中，与栅电极30对向的部分成为沟道形成区域12，在NMOS的动作时形成源极·漏极区域间的沟道(电流路)。
这里，使栅氧化膜13为硅氧化膜，栅电极30为多晶硅(polysilicon)。另外，上述的NMOS的构造为一种众所周知的习知技术，所以这里省略其详细说明。
在漏极区域21和沟道形成区域12之间设置有第1电阻变化部23。第1电阻变化部23为n型杂质的浓度较漏极区域低的n-区域。在第1电阻变化部23上，设置有第1电荷积蓄部50。第1电荷积蓄部50由具有硅氧化膜(第1氧化膜)41、硅氮化膜42及硅氧化膜(第2氧化膜)43的ONO(OxideNitride Oxide)迭层绝缘膜构成。
而且，在源极区域22和沟道形成区域12之间设置有第2电阻变化部26。第2电阻变化部26为n型杂质的浓度较源极区域22低的n-区域。在第2电阻变化部26上，设置有与第1电荷积蓄部50相同构成的，由硅氧化膜(第1氧化膜)44、硅氮化膜45及硅氧化膜(第2氧化膜)46构成的第2电荷积蓄部52。
另外，第1及第2电荷积蓄部50及52依据所构成的存储器的目的和设计，可任意适当地进行选择，例如，对在硅氧化膜等第1及第2氧化膜(41及43或44及46)之间，夹持有由硅氮化膜、氧化铝膜(Al2O3)及氧化铪膜(Hf0x)的绝缘膜组中所选择的一种或二种以上的绝缘膜的构造，可任意适当地进行选择。而且，在该构成例中，第1及第2电荷积蓄部50及52形成于分别从第1及第2电阻变化部23及26上到栅电极30的侧壁上的范围内，所以可确实地形成对所注入电荷的积蓄·保持。而且，电阻变化部及电荷积蓄部虽然也可为设置于漏极区域21及源极区域22中的任一个电极和沟道形成区域12之间的构造，但这里藉由分别设置于漏极区域21及源极区域22侧两处，从而可向每1存储器元件写入2比特的信息。
而且，第2氧化膜43及46虽然并非必需构成要件，但为了形成良好的电荷保持特性，还是设置第2氧化膜43及46较为适当。
半导体非挥发性存储器藉由对第1及第2电荷积蓄部50及52的电荷的积蓄及电荷的中和，而进行信息的记录。
下面结合图3，并请参阅表1对向漏极区域21侧的第1电荷积蓄部50的信息的记录进行说明。
[表1]
  Source   Gate   Drain
  Write   0   +Vgw   +Vdw
  Read   +Vsr   +Vgr   0
  Erase   0   +Vge   _+Vde
藉由在源极区域22上施加正电压(+Vsr)，在栅电极30上施加正电压(+Vgr)，并使漏极区域21为接地电压，从而使存储器所具备的NMOS为开通状态，并流过源极-漏极电流而进行漏极区域21侧的信息的读出。
当在第1电荷积蓄部50的硅氮化膜42上作为电荷而使电子积蓄时，第1电阻变化部23的电阻上升。其结果是，形成一种载流子难以供给到沟道形成区域12的状态，即使NMOS为开通状态，在源极22-漏极21之间也不会流过充分的电流。将该状态作为逻辑值“0”。
另一方面，当在第1电荷积蓄部50上不作为电荷而积蓄电子时，第1电阻变化部23的电阻不产生变化。其结果是，当使存储器所具备的NMOS为开通状态时，载流子被供给到沟道形成区域12，并流过充分的电流。将该状态作为逻辑值“1”。这样，可利用源极-漏极电流的电流值的差异，确实地判别逻辑值“1”或“0”的哪一个被写入。
藉由预先在第1电荷积蓄部50上作为电荷而使电子积蓄，而使第1电荷积蓄部50所记录的信息为逻辑值“0”。而且，将在第1电荷积蓄部50上使电子积蓄的行为，作为第1电荷积蓄部的信息的消除。关于信息的消除将在后面进行说明。
请参阅图4，对向第1电荷积蓄部50的信息的写入进行说明。信息的写入藉由将第1电荷积蓄部50上所积蓄的作为电荷的电子进行中和而进行。在半导体非挥发性存储器的栅电极30上，施加象使沟道形成区域12的表面进行弱反相这样的，即在NMOS的阈值电压以下的栅电压(+Vgw)。在栅电极30上所施加的栅电压(+Vgw)为NMOS的阈值电压附近的电压较佳，例如1V左右。漏极区域21藉由施加正的高电压(+Vdw)，并使源极区域22为接地电压，而使源极-漏极电流流过。在漏极区域21上所施加的高电压，最好为3～10V左右，这里为6V。
因源极-漏极电流，热载流子在第1电阻变化部23中产生。在这里所产生的热载流子中，热空穴(空穴)被第1电荷积蓄部50所积蓄的电子吸引，并将该电子进行中和。热空穴的注入随着第1电荷积蓄部50的电子被中和，而不再朝向第1电荷积蓄部50。
请参阅图5，关于对第1电荷积蓄部50的信息的消除进行说明。信息的消除即电子的注入，将藉由在源极-漏极间流过电流而在第1电阻变化部中所产生的热载流子中的热电子(hot electron)，注入到第1电荷积蓄部50中而进行。在信息的消除中，最好使漏极电压(+Vde)为3～10V左右，这里为6V。而且，最好使栅电压(+Vge)为3～12V左右，这里为8V。
这里，在OTPROM(One Time Programmable Read Only Memory，一次性编程只读存储器)等只可进行1次写入的非挥发性存储器中，要在出货前预先进行信息的消除，并在出货后由用户进行信息的写入。在这种情况下，由外部电源进行信息的消除即电荷的注入，而只将信息的写入，由例如搭载半导体非挥发性存储器的芯片上的升压电路进行较为适当。这是因为，信息的写入即电荷的中和与信息的消除即电荷的注入相比，电流效率好，在OTPROM中可只将信息的写入的良好的电流效率进行有效地利用。
另外，这里是对半导体非挥发性存储器的漏极区域21侧的第1电荷积蓄部50，进行信息的写入、消除及读出的例子进行了说明，但藉由替换漏极区域21及源极区域22间的电压并进行同样的操作，即使对源极区域22侧的第2电荷积蓄部52，同样也可进行信息的写入、消除及读出。
请参阅图6及表2，关于对利用复数个上述半导体非挥发性存储器(以下有时也称作存储器元件)101而呈矩阵式排列的存储器元件阵列的信息的记录方法，进行说明。
[表2]
  BL(i)   WL(i)   BL(i+1)   BL(i+2)
  Write   0   +Vgw   +Vdw   Open
Read +Vsr +Vgr 0   Dependon
  Erase   0   +Vge   +Vde   +Vdeih
图6为用于说明存储器元件阵列的概略图。如图6所示，各存储器元件101中的栅电极30分别被连接在沿行方向所设置的字线WL(i)(i：自然数)上。而且，存储器元件101中的漏极区域21及源极区域22，分别被连接在沿与行方向直交的列方向所设置的位线BL(i)(i：自然数)及位线BL(i+1)(i：自然数)上。另外，由于驱动存储器元件阵列的其它的构成要素(例如驱动电路等)，为众所周知的习知技术，所以在这里省略其详细的说明及图示。
表2所示为在由位线BL(i)及BL(i+1)以及字线WL(i)所连接的存储器中记录信息的情况下的条件。藉由使字线WL(i)、位线BL(i)及位线BL(i+1)上所施加的电压，为请参阅表1进行了说明的栅电极30、源极区域22及漏极区域21上所施加的电压，可进行对各存储器元件的信息的写入、消除及读出。另外，为了抑制在与存储器元件101共有字线WL(i)及位线BL(i+1)的邻接的存储器元件101a上，错误地进行信息的写入，可预先开放与存储器101a连接的位线BL(i+2)。而且，当进行信息的消除时，可预先在位线BL(i+2)上施加禁止电压(+Vdeih)。
(第2实施例)
虽然在第1实施例中，是关于非挥发性半导体存储器具有NMOS作为晶体管的例子进行了说明，但也可采用藉由在n腔室上形成栅电极、栅绝缘膜、P+扩散层的漏极区域及源极区域，而具有PMOS(p-type Metal Oxidesemiconductor Field Effect Transistor，p型金属-氧化物-半导体晶体管)的构成。
图7为具有PMOS作为晶体管的半导体非挥发性存储器200的概略断面构造图。在这种情况下，第1导电型为n型，第2导电型为p型。
在p型或n型硅基片110的表面区域侧，形成有n腔室111。在n腔室111的表面区域上，以一定距离间隔设置有由p+扩散层所形成的作为第1主电极区域的漏极区域121和作为第2主电极区域的源极区域122。
在漏极区域121和沟道形成区域112之间设置有第1电阻变化部123。第1电阻变化部123为p型杂质的浓度较漏极区域121低的p-区域。在第1电阻变化部123上，设置有第1电荷积蓄部150。第1电荷积蓄部150由具有硅氧化膜(第1氧化膜)141、硅氮化膜142及硅氧化膜(第2氧化膜)143的ONO(Oxide Nitride Oxide)迭层绝缘膜构成。
而且，在源极区域122和沟道形成区域112之间设置有第2电阻变化部126。第2电阻变化部126为p型杂质的浓度较源极区域122低的p-区域。在第2电阻变化部126上，设置有与第1电荷积蓄部150相同构成的，由硅氧化膜(第1氧化膜)144、硅氮化膜145及硅氧化膜(第2氧化膜)146构成的第2电荷积蓄部152。
第2实施例的半导体非挥发性存储器200，与请参阅图3进行了说明的第1实施例的半导体非挥发性存储器101在导电型反相，形成PMOS这一点上有所不同，除此以外，其它方面与上述半导体非挥发性存储器是相同的，所以这里省略说明。
在以下的说明中，结合图7并请参阅表3，对向漏极区域121侧的第1电荷积蓄部150的信息的记录进行说明。
[表3]
  Source   Gate   Drain   Sub(we11)
  Write   0or Open   0or+Vgw   -Vdw   +Vbw
  Read   0   0   +Vdr   +Vbr
  Erase   +Vse   0   0   +Vbe
藉由使源极区域122及栅电极130为接地电压，并在漏极区域121上施加正电压(+Vdr)，而进行漏极区域121侧的信息的读出。
当在第1电荷积蓄部150的硅氮化膜142上作为电荷而使空穴积蓄时，第1电阻变化部123的电阻上升。其结果是，形成一种载流子难以供给到沟道形成区域112的状态，不会流过充分的电流。将该状态作为逻辑值“0”。
另一方面，当在第1电荷积蓄部150上不作为电荷而积蓄空穴时，第1电阻变化部123的电阻不产生变化。其结果是，载流子被供给到沟道形成区域112，并流过充分的电流。将该状态作为逻辑值“1”。这样，可利用流过PMOS的电流值的差异，确实地判别逻辑值“1”或“0”的哪一个被写入。
藉由预先在第1电荷积蓄部150上作为电荷而使空穴积蓄，而使第1电荷积蓄部150所记录的信息为逻辑值“0”。而且，将在第1电荷积蓄部150上使空穴积蓄的行为，作为第1电荷积蓄部150的信息的消除。
请参阅图8，对向第1电荷积蓄部150的信息的写入进行说明。信息的写入藉由将第1电荷积蓄部150上所积蓄的作为电荷的空穴进行中和而进行。在半导体非挥发性存储器200的栅电极130上，施加象使沟道形成区域112的表面进行弱反相这样的，即在PMOS的阈值电压以下的栅电压(-Vgw)。在栅电极130上所施加的栅电压(-Vgw)为PMOS的阈值电压附近的电压较佳。
漏极区域121藉由施加负的高电压(-Vdw)，并使源极区域122为接地电压，而流过源极-漏极电流。
这里，当在n腔室111上施加1V左右的电压时，使沟道形成区域112的表面进行弱反相这样的栅电压形成接地电压，在漏极区域121上所施加的负的高电压可为-2V～-9V，为-5V左右较为适当。
因源极-漏极电流，热载流子在第1电阻变化部123中产生。在这里所产生的热载流子中，热电子被第1电荷积蓄部150所积蓄的空穴吸引，并将该空穴进行中和。热电子的注入随着第1电荷积蓄部150的空穴被中和，而不再朝向第1电荷积蓄部150。
请参阅图9，关于对第1电荷积蓄部150的信息的消除进行说明。空穴的注入即信息的消除，将藉由在源极-漏极间流过电流而在第1电阻变化部123中所产生的热载流子中的热空穴，注入到第1电荷积蓄部150中而进行。在信息的消除中，最好使n腔室11及源极区域施加3～10V左右的电压，并使漏极区域121及栅电极130为接地电压。
另外，在采用PMOS的情况下，如利用OTPROM等只可进行1次写入的非挥发性存储器，也可只将信息的写入的良好的电流效率进行有效地利用。
如以上所说明的，藉由降低栅电压，可抑制源极-漏极间流过的电流，并可电流效率良好地进行信息的写入，即电荷的中和。另外，当藉由在电荷积蓄部上积蓄电子而消除信息时，热空穴的注入在电荷积蓄部中没有电子后可不再进行。因此，在电荷积蓄部采用包含ONO迭层绝缘膜的构成的情况下，可将电荷积蓄部的硅氧化膜的、因热电子所造成的劣化抑制在最小限度。
特别是在OTPROM中，由于电流效率差的信息的消除利用外部电源进行，所以可只将电荷的中和的良好的电流效率进行有效地利用。
(第3实施例)
对利用晶体管为NMOS的半导体非挥发性存储器的情况下的，信息的记录方法的第3实施例进行说明。半导体非挥发性存储器的构造与请参阅图3进行说明的相同。
当在第1电荷积蓄部50的硅氮化膜42上作为电荷而使电子积蓄时，第1电阻变化部23的电阻上升。其结果是，形成一种载流子难以供给到沟道形成区域12的状态，不会流过充分的电流。将该状态作为逻辑值“0，0”。
另一方面，当在第1电荷积蓄部50上不作为电荷而积蓄电子时，第1电阻变化部23的电阻不产生变化。其结果是，载流子被供给到沟道形成区域12，并流过充分的电流。将该状态作为逻辑值“1，1”。
另外，藉由在第1电荷积蓄部50上，作为电荷只积蓄表示逻辑值“0，0”和“1，1”的电荷量的中间量的电子，可使读出时的源极-漏极电流在逻辑值“0，0”和“1，1”的中间。读出时的源极-漏极电流和第1电荷积蓄部50所记录的逻辑值的关系如图10所示。象这样，藉由将流过NMOS的电流调整为4阶段，以电流值在I1以上I2以下时为“0，0”，在I3以上I4以下时为“0，1”，在I5以上I6以下时为“1，0”，及在I7以上I8以下时为“1，1”这样的关系，使电流值和逻辑值相对应，从而可在第1电荷积蓄部50上记录2比特的信息(这里，使I1＜I2＜I3＜I4＜I5＜I6＜I7＜I8)。另外，该电流值I1～I8是相对地表示源极-漏极电流的大小。这样，可依据第1电荷积蓄部所积蓄的电荷的量，记录2比特的信息。
而且，关于第2电荷积蓄部52，同样也可记录2比特的信息。因此，由第1电荷积蓄部50和第2电荷积蓄部52两者可各记录2比特的信息，所以对1个半导体非挥发性存储器，可记录4比特的信息。
信息的写入藉由将在第1电荷积蓄部50上所积蓄的作为电荷的电子进行中和而进行。在漏极区域21上施加正的高电压(+Vdw)，并使源极区域22为接地电压。在栅电极30上，与请参阅表1所说明的第1实施例同样地，施加使沟道形成区域12的表面进行弱反转这样的栅电压即可。而且，也可藉由在栅电极30上施加负电压，或使栅电极30为接地电压而使沟道为关闭状态，并在漏极区域21上施加高电压，从而产生因带间隧道电流所造成的热载流子。藉由将信息的记录即电荷的中和，与信息的读取反复进行，而控制电荷的积蓄量。
如利用上述的记录方法，可在1个电荷积蓄部上记录2比特的信息，所以即使为与习知的存储器相同的尺寸，也可记录约2倍的信息。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (2)

1、一种向半导体非挥发性存储器的信息的记录方法，半导体非挥发性存储器包括：晶体管，具有控制电极，通过第1绝缘膜被设置在第1导电型的半导体基板上；以及第1主电极区域及第2主电极区域，为前述半导体基板的表面区域，且为在夹持前述控制电极的位置上所设置的一对与前述第1导电型不同的第2导电型杂质的扩散区域；第2导电型电阻变化部，被设置在前述半导体基板的表层区域中，由前述第1及第2主电极区域中的至少一个电极区域和与前述控制电极对向的沟道形成区域所夹持的部分，且杂质浓度较前述一电极区域低；以及电荷积蓄部，被设置于该电阻变化部上，并含有绝缘层且可积蓄电荷的半导体非挥发性存储器；当在藉由预先积蓄电荷而使信息被消去的半导体非挥发性存储器中记录信息时，其特征在于其包括以下步骤：
如前述第1导电型为p型且前述第2导电型为n型，包括：
在前述一电极区域上施加正的高电压的步骤；
使前述另一电极区域为接地电压的步骤；以及
在前述控制电极上施加使前述沟道形成区域进行弱反相的正电压的步骤；
如前述第1导电型为n型且前述第2导电型为p型，则包括：
在前述一电极区域上施加负的高电压的步骤、
使前述另一电极区域为接地电压的步骤、
在前述控制电极上施加使前述沟道形成区域进行弱反相的负电压的步骤。
2、一种向半导体非挥发性存储器记录信息的方法，半导体非挥发性存储器包括：晶体管，具有通过第1绝缘膜被设置在第1导电型的半导体基板上的控制电极、以及为前述半导体基板的表面区域，且为在夹持前述控制电极的位置上所设置的，一对与前述第1导电型不同的第2导电型杂质的扩散区域的第1主电极区域及第2主电极区域；第2导电型电阻变化部，被设置在前述半导体基板的表层区域中，由前述第1及第2主电极区域中的至少一个电极区域和与前述控制电极对向的沟道形成区域所夹持的部分，且为杂质浓度较前述一电极区域低；以及电荷积蓄部，被设置于该电阻变化部上，并含有绝缘层且可积蓄电荷；当在藉由预先积蓄电荷而使信息被消去的半导体非挥发性存储器中记录信息时，其特征在于包括以下步骤：
如前述第1导电型为p型且前述第2导电型为n型，则包括通过反复以下步骤，而控制向前述电荷积蓄部的电荷的积蓄量：
藉由在前述一电极区载上施加正的高电压，并使另一电极区域为接地电压，及在前述控制电极上施加电压而进行电荷的中和的步骤；及
藉由使前述一电极区域为接地电压，并在前述另一电极区域及前述控制电极上施加正的电压而进行所记录信息的读出的步骤；
如前述第1导电型为n型且前述第2导电型为p型，则包括通过反复以下步骤，而控制向前述电荷积蓄部的电荷的积蓄量：
藉由在前述一电极区载上施加负的高电压，并使另一电极区域为接地电压，及在前述控制电极上施加负的电压而进行电荷的中和的步骤；及
藉由使前述一电极区域为接地电压，并在前述另一电极区域及前述控制电极上施加负的电压而进行所记录信息的读出的步骤。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101286481B (zh) * 2007-04-11 2011-08-10 冲电气工业株式会社 半导体存储器件的制造方法
CN102077294B (zh) * 2008-06-27 2013-11-06 桑迪士克3D公司 非易失性存储系统以及写入到非易失性存储器的方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009049097A (ja) 2007-08-16 2009-03-05 Oki Electric Ind Co Ltd 半導体不揮発性メモリセルとその製造方法、及びその半導体不揮発性メモリセルを有する半導体不揮発性メモリとその製造方法
KR102243497B1 (ko) 2014-07-22 2021-04-23 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 프로그램 방법

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4173791A (en) 1977-09-16 1979-11-06 Fairchild Camera And Instrument Corporation Insulated gate field-effect transistor read-only memory array
US4173766A (en) 1977-09-16 1979-11-06 Fairchild Camera And Instrument Corporation Insulated gate field-effect transistor read-only memory cell
US5408115A (en) * 1994-04-04 1995-04-18 Motorola Inc. Self-aligned, split-gate EEPROM device
JP3630491B2 (ja) 1996-03-18 2005-03-16 株式会社東芝 半導体装置
JP3973819B2 (ja) * 1999-03-08 2007-09-12 株式会社東芝 半導体記憶装置およびその製造方法
US6255166B1 (en) * 1999-08-05 2001-07-03 Aalo Lsi Design & Device Technology, Inc. Nonvolatile memory cell, method of programming the same and nonvolatile memory array
US6670240B2 (en) * 2001-08-13 2003-12-30 Halo Lsi, Inc. Twin NAND device structure, array operations and fabrication method
JP2004297028A (ja) * 2003-02-04 2004-10-21 Sharp Corp 半導体記憶装置
JP2004342682A (ja) * 2003-05-13 2004-12-02 Sharp Corp 半導体装置及びその製造方法、携帯電子機器、並びにｉｃカード
JP2004342256A (ja) * 2003-05-16 2004-12-02 Sharp Corp 半導体記憶装置および携帯電子機器
JP2004348790A (ja) * 2003-05-20 2004-12-09 Sharp Corp 半導体記憶装置及び携帯電子機器
JP2004348788A (ja) * 2003-05-20 2004-12-09 Sharp Corp 半導体記憶装置及び携帯電子機器

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101286481B (zh) * 2007-04-11 2011-08-10 冲电气工业株式会社 半导体存储器件的制造方法
CN102077294B (zh) * 2008-06-27 2013-11-06 桑迪士克3D公司 非易失性存储系统以及写入到非易失性存储器的方法

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