CN1610097A - 半导体存储装置的制造方法 - Google Patents

半导体存储装置的制造方法 Download PDF

Info

Publication number
CN1610097A
CN1610097A CNA2004100869174A CN200410086917A CN1610097A CN 1610097 A CN1610097 A CN 1610097A CN A2004100869174 A CNA2004100869174 A CN A2004100869174A CN 200410086917 A CN200410086917 A CN 200410086917A CN 1610097 A CN1610097 A CN 1610097A
Authority
CN
China
Prior art keywords
film
semiconductor storage
logical circuit
diaphragm
manufacture method
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2004100869174A
Other languages
English (en)
Other versions
CN1294644C (zh
Inventor
荒井雅利
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN1610097A publication Critical patent/CN1610097A/zh
Application granted granted Critical
Publication of CN1294644C publication Critical patent/CN1294644C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • H10B41/46—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with an inter-gate dielectric layer also being used as part of the peripheral transistor
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/961—Ion beam source and generation

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

一种半导体存储装置，在半导体基板(101)上的所定区域，形成元件分离区(102)后，在非易失性存储器部及逻辑电路部中形成成为非易失性存储器部的捕捉膜的ONO膜(121)，从而保护元件分离区(102)。接着，形成非易失性存储器部，再在逻辑电路部中，为了形成周边晶体管的阱及调整临界值电压而注入离子后，除去ONO膜(121)，在所定位置上形成栅电极。从而可以防止元件分离区残留的保护膜造成的特性劣化，简化制造工序，制造出可靠性高。

Description

半导体存储装置的制造方法
技术领域
本发明涉及一种混杂有逻辑电路部和非易失性存储器部的半导体装置的制造方法。
背景技术
近几年来，为了实现多功能化及便于调试，逻辑电路部和非易失性存储器部混杂的混载快速存储器(flash memory)引人注目。这种混载快速存储器的逻辑电路部，需要发挥和逻辑电路部单独时的同等的性能。
可是，在制造混载快速存储器时，需要在通常的制造逻辑电路部的工序上，增加制造非易失性存储器部的工序，在追加的制造非易失性存储器部的工序的作用下，与单独制造逻辑电路部时相比，其特性要发生变化。
因此，通过混载快速存储器的制造工序，制造对于通常的逻辑电路部的制造工序而言最优化的逻辑电路部时，逻辑电路部的特性变化，得不到所需的特性。另外，反之，对于混载快速存储器的制造工序而言最优化时，在以后制造除非易失性存储器部的半导体装置时，得不到所需的特性。
逻辑电路部的特性变化的最主要的原因，是埋入沟道分离的埋入绝缘膜在制造非易失性存储器部的工序中被腐蚀。埋入绝缘膜被腐蚀掉后，来自栅电极的电场就集中在沟道分离端，晶体管的临界值电压减少的反窄隧道效应相当显著。
埋入绝缘膜在使用氢氟酸的工序及使用被称作“氨酸”的氨水和过氧化氢水的混合溶液(APM溶液)的工序中尤其受到极大的腐蚀。使用氢氟酸的工序，例如有除去自然氧化膜的工序；使用APM溶液的工序，例如有基板的洗涤工序及除去光致抗蚀剂工序为代表的RCA洗涤工序。这些工序，不仅在制造逻辑电路部的工序中反复进行，而且在制造非易失性存储器部的工序中也反复进行，所以在混载快速存储器的制造工序中，由于追加制造非易失性存储器部的工序，从而使埋入绝缘膜受到过分的腐蚀。
并且，在混载快速存储器中的逻辑电路部中需要用于控制写入及消去的高耐压晶体管。为了形成这种高耐压晶体管，在形成沟道分离后，需要以旨在形成这种高耐压晶体管的光致抗蚀剂为掩膜形成阱，以及为了控制临界值电压而注入，在除去该抗蚀剂之际，埋入绝缘膜就受到过分的腐蚀。
综上所述，在形成混载快速存储器时，与只形成逻辑电路部时相比，埋入绝缘膜就受到过分的腐蚀，其结果，逻辑电路部的特性发生变化。
作为抑制埋入沟道分离的埋入绝缘膜的腐蚀手段，在下述专利文献1中提出了如下方法。图19按照工序顺序示出现有技术的半导体存储装置的制造方法的各工序中的剖面状态。
如图19(a)所示，首先，在硅基板2上形成元件分离膜10和隧道膜14。接着，如图19(b)所示，在存储器单元区M1内形成第1多晶硅膜16后，在包含周边晶体管区T1在内的整个表面上形成氧化硅(SiO2)、氮化硅(SiN)及氧化硅(SiO2)的叠层膜——ONO膜18。
再接着，如图19(c)所示，除存储器单元区M1及元件分离膜10的部分外，除去ONO膜18。然后，形成第2多晶硅膜20，再通过形成栅电极，从而在存储器单元区M1和周边晶体管区T1上形成元件。
采用以上的构成后，在元件分离膜10上形成的ONO膜18，可以作为防止元件分离膜10受到腐蚀的保护膜而发挥作用。所以，在形成存储器单元区M1及周边晶体管区T1的元件的工序中反复进行的自然氧化膜的除去工序及RCA洗涤工序中，能够防止元件分离膜10被腐蚀而出现膜减少的现象，所以能够防止元件分离膜10的膜减少造成的电特性劣化。
[专利文献1]特开平6-151876号公报
可是，在现有技术的半导体存储装置的制造方法中，存在着下述问题：由ONO膜——保护膜残留在元件分离区上，所以电荷被残留在元件分离区上的保护膜捕获，元件分离特性劣化。这是因为硅氮化膜容易捕获电荷，在元件的制造工序等中，在受到电应力的作用时，硅氮化膜容易捕获电荷，被捕获的电荷继续保持，从而形成寄生晶体管。
另外，虽然是只在元件分离区上残留保护膜的结构，但在实际制造工序中，一部分保护膜一定会溢出到活性区上。溢出到该活性区的保护膜，作为栅极绝缘膜而发挥作用，所以存在掩膜对准错位及尺寸偏差引起的逻辑电路部中的周边晶体管的特性出现很大变化的问题。
另外，由于逻辑电路部是在残留保护膜的状态下被最佳化的，所以在调试结束后，在制造除去非易失性存储器部的产品之际，存在着为了能使逻辑电路部的特性一致，还需要形成保护膜，或者需要另外使逻辑电路部最佳化的问题。
发明内容
本发明就是要解决现有技术的上述问题，以便能够防止元件分离区残留的保护膜造成的逻辑电路部特性的劣化，简化制造工序，制造出可靠性高的半导体存储装置。
为了达到上述目的，本发明使设置逻辑电路部和非易失性存储器部的半导体存储装置的制造方法，采用具有保护膜形成工序和保护膜除去工序的结构。
具体地说，本发明的半导体存储装置的制造方法，以在半导体基板上设置逻辑电路部和非易失性存储器部的半导体存储装置为对象，包括：在半导体基板上形成沟槽，将绝缘膜埋入形成的沟槽中，从而形成元件分离区的工序；在半导体基板中的逻辑电路部及非易失性存储器部之上形成由绝缘性材料构成的保护膜的工序；向半导体基板中的逻辑电路部的所定区域，选择性地掺入杂质离子的工序；除去逻辑电路部上形成的保护膜的工序；其特征是，掺入杂质离子的工序，在除去保护膜的工序之前进行。
采用本发明的半导体存储装置的制造方法后，由于在形成元件分离区之后，在逻辑电路部及非易失性存储器部之上形成由绝缘性材料构成的保护膜，所以在其后的各工序中，能够防止元件分离区的绝缘膜被腐蚀，防止元件分离特性劣化。另外，在掺入杂质离子的工序中，由于保护膜可以作为防止表面层的损伤及污染的表面保护膜使用，所以能够简化工序。
进而，由于在掺入杂质离子之后除去逻辑电路部上形成的保护膜，所以能够防止由元件分离区残留的保护膜形成寄生晶体管。其结果，可以制造可靠性高的半导体存储装置。另外，可以在和只形成逻辑电路部时的相同的条件下设计逻辑电路部。
在本发明的半导体存储装置的制造方法中，在非易失性存储器部中保护膜最好作为积蓄电荷的捕捉膜发挥作用。采用这种结构后，由于将非易失性存储器部中积蓄电荷的捕捉膜用作保护膜，所以不需要另行设置保护膜的制造工序，可以简化工序。
在本发明的半导体存储装置的制造方法中，还包括：在形成元件分离区的工序之后而且在形成保护膜的工序之前，在半导体基板的非易失性存储器部之上形成第1导电性膜的工序；在形成保护膜的工序之后，在保护膜上形成第2导电性膜的工序；保护膜最好作为在第1导电性膜和第2导电性膜之间绝缘的绝缘膜而发挥作用。
采用这种结构后，在形成具有将第1导电膜作为浮置栅极、第2导电膜作为控制栅极的2重栅极结构的非易失性存储器部时，也能在将逻辑电路部的元件分离区的劣化抑制到最小限度的同时，将保护膜作为在浮置栅极和控制栅极之间绝缘的绝缘膜而发挥作用，所以不需要另行设置保护膜的制造工序，可以简化工序。
在本发明的半导体存储装置的制造方法中，保护膜最好由对氢氟酸的腐蚀比率比埋入沟槽的绝缘膜低的材料构成。采用这种结构后，特别在除去自然氧化膜的工序中，能够保护元件分离区。
在本发明的半导体存储装置的制造方法中，保护膜最好由对氨水和过氧化氢水的混合溶液的腐蚀比率比埋入沟槽的绝缘膜低的材料构成。采用这种结构后，特别在RCA洗涤工序的工序中，能够保护元件分离区。
在本发明的半导体存储装置的制造方法中，保护膜最好是硅氮化膜或硅氧氮化膜的单层。这样，可以简化保护膜的形成。
在本发明的半导体存储装置的制造方法中，保护膜最好是由包含硅氮化膜或硅氧氮化膜的多个绝缘膜构成的叠层膜。采用这种结构后，能够在更可靠地保护元件分离区的同时，还能切实将保护膜作为非易失性存储器部中的捕捉膜或给绝缘膜使用。
在本发明的半导体存储装置的制造方法中，叠层膜最好按照硅氧化膜和硅氮化膜或硅氧氮化膜和硅氧化膜的顺序叠层后构成。采用这种结构后，能够在更可靠地保护元件分离区的同时，还能将叠层膜作为非易失性存储器部中的高性能的捕捉膜或给绝缘膜使用。进而易于依次腐蚀叠层膜。
在本发明的半导体存储装置的制造方法中，掺入杂质的工序，包括形成阱的第1杂质掺入工序，和控制临界值电压的第2杂质掺入工序；在第2杂质掺入工序之前，最好具有选择性地除去多个绝缘膜中至少一个的工序。采用这种结构后，在为调整临界值电压而进行掺入杂质的工序时，可以使保护膜变薄，所以不需要设置新的保护膜，可靠地将为调整临界值电压而掺入的杂质掺入到较浅的位置上。
在本发明的半导体存储装置的制造方法中，在选择性地除去保护膜的工序之后，最好还具有在逻辑电路部及非易失性存储器部之上形成导电性材料的工序，和有选择地腐蚀导电性材料，从而在逻辑电路部及非易失性存储器部形成栅电极的工序。采用这种结构后，可以可靠地形成不受保护膜影响的栅电极。
采用本发明的半导体存储装置的制造方法后，可以防止元件分离区残留的保护膜造成的特性劣化，简化制造工序，制造出可靠性高的半导体存储装置。
附图说明
图1(a)～(d)是表示本发明的第1实施方式涉及的半导体存储装置的制造方法的各工序的剖面图。
图2(a)～(c)是表示本发明的第1实施方式涉及的半导体存储装置的制造方法的各工序的剖面图。
图3(a)～(d)是表示本发明的第1实施方式涉及的半导体存储装置的制造方法的各工序的剖面图。
图4(a)～(d)是表示本发明的第2实施方式涉及的半导体存储装置的制造方法的各工序的剖面图。
图5(a)～(e)是表示本发明的第2实施方式涉及的半导体存储装置的制造方法的各工序的剖面图。
图6(a)～(d)是表示本发明的第2实施方式涉及的半导体存储装置的制造方法的各工序的剖面图。
图7(a)～(d)是表示本发明的第3实施方式涉及的半导体存储装置的制造方法的各工序的剖面图。
图8(a)～(b)是表示本发明的第3实施方式涉及的半导体存储装置的制造方法的各工序的剖面图。
图9(a)～(b)是表示本发明的第3实施方式涉及的半导体存储装置的制造方法的各工序的剖面图。
图10(a)～(c)是表示本发明的第3实施方式涉及的半导体存储装置的制造方法的各工序的剖面图。
图11(a)～(c)是表示本发明的第3实施方式涉及的半导体存储装置的制造方法的各工序的剖面图。
图12(a)～(d)是表示本发明的第4实施方式涉及的半导体存储装置的制造方法的各工序的剖面图。
图13(a)～(d)是表示本发明的第4实施方式涉及的半导体存储装置的制造方法的各工序的剖面图。
图14(a)～(b)是表示本发明的第4实施方式涉及的半导体存储装置的制造方法的各工序的剖面图。
图15(a)～(c)是表示本发明的第4实施方式涉及的半导体存储装置的制造方法的各工序的剖面图。
图16(a)～(c)是表示本发明的第4实施方式涉及的半导体存储装置的制造方法的各工序的剖面图。
图17是表示采用本发明涉及的半导体存储装置的制造方法制造的半导体存储装置涉及的栅极绝缘膜的总破坏电荷量分布的威布尔曲线。
图18是表示栅极氧化膜的可靠性下降的结构的示意图。
图19是表示现有技术涉及的半导体存储装置的制造方法的各工序的剖面图。
具体实施方式
(第1实施方式)
图1～图3示出本发明的第1实施方式涉及的半导体存储装置的制造方法的各工序中的剖面结构。此外，在图1～图3中，左侧区表示非易失性存储器部，右侧区表示逻辑电路部。
首先，如图1(a)所示，在由硅构成的半导体基板101上的逻辑电路部中，形成侧壁垂直或向上方稍稍张开的正锥状的剖面形状的沟槽后，向沟槽中埋入硅氧化膜，从而形成由沟道(trench)分离而产生的元件分离区102。
接着，如图1(b)所示，在逻辑电路部及非易失性存储器部上，依次形成由于厚度为7nm的氧化硅(SiO2)构成的下部氧化膜103、由厚度为7nm的氮化硅(SiN)构成的硅氮化膜104及由厚度为12nm的氧化硅(SiO2)构成的上部氧化膜105，从而形成ONO(Oxide-Nitride-Oxide)膜121。此外，下部氧化膜103通过在含氧的气体介质中的处理温度为900℃的热处理工序形成，硅氮化膜104通过在处理温度为700℃的减压CVD(LPCVD)工序形成，上部氧化膜105通过在含氧的气体介质中的处理温度为1000℃的热处理工序形成。
再接着，如图1(c)所示，在非易失性存储器部中，以光致抗蚀剂106A为掩膜，有选择地依次腐蚀上部氧化膜105、硅氮化膜104及下部氧化膜103后，使用相同的掩膜注入砷，从而形成n型杂质扩散层107。接着，如图1(d)所示，除去光致抗蚀剂106A。此外，砷的注入，例如可以在注入电压为30KeV、密度为3×1015cm-2的条件下进行。
然后，如图2(a)所示，例如用含氧的气体介质中的900℃进行10分钟的热处理，从而在非易失性存储器部中形成扩散层上绝缘膜108。接着如图2(b)所示，以光致抗蚀剂106B为掩膜，向逻辑电路部注入离子，从而形成设置在逻辑电路部中的晶体管的阱，以及进行临界值电压的调整。
为了形成设置在逻辑电路部中的晶体管的阱而进行的离子注入，例如可以在注入电压为300KeV、密度为3×1013cm-2的条件下注入硼。另外，为了控制临界值电压而进行的离子注入，例如可以在注入电压为30KeV、密度为5×1012cm-2的条件下注入硼。在形成阱及调整临界值电压而进行离子注入之际，将ONO膜121作为表面保护膜使用。
接着，如图2(c)所示，在逻辑电路部中，以光致抗蚀剂106C为掩膜，有选择地依次除去上部氧化膜105、硅氮化膜104及下部氧化膜103。
然后，如图3(a)所示，例如用含氧的气体介质中的900℃的温度进行热处理，从而在逻辑电路部中形成由厚度为12nm的SiO2构成的栅极绝缘膜109。接着如图3(b)所示，通过处理温度为600℃的LPCVD法在半导体基板101的整个面上形成由厚度为200nm的多晶硅膜110。
进而，使用掩膜进行腐蚀，从而如图3(c)所示，在逻辑电路部和非易失性存储器部的所需位置分别形成栅电极。此外，在图3(c)中，示出邻接的存储器部的栅电极互相连接、形成的字线方向的剖面，所以在图面上，与布图前的图3(b)成为同一形状。
接着，如图3(d)所示，使用现有的方法，在逻辑电路部的晶体管上形成低浓度扩散层112、侧墙111、高浓度扩散层113，完成半导体存储装置。
综上所述，采用本实施方式的半导体存储装置的制造方法后，在形成非易失性存储器部之际，沟道结构的元件分离区102受到ONO膜121的保护，所以元件分离区的特性没有劣化，因此可以获得可靠性高的半导体存储装置。另外，ONO膜121是非易失性存储器部的捕捉膜，所以不需要另行设置保护膜的形成工序，可以简化工序。
进而，由于将ONO膜121作为注入离子之际的表面保护膜利用，所以还可以简化注入离子的工序。
另外，离子注入结束后，由于在逻辑电路部中除去ONO膜121，所以在元件分离区中不会形成寄生晶体管，元件分离特性不会劣化。进而，在最终获得的逻辑电路部中的元件的构造，和通常的单独形成逻辑电路部的工序获得的产品相同。因此，使用混载非易失性存储器部的设备进行调试后，在将不混载非易失性存储器部的设备作为产品时，不需要对逻辑电路部进行设计变更等。
此外，在本实施方式中，作为非易失性存储器部的捕捉膜及逻辑电路部的保护膜，形成ONO膜121，但也可以是只有硅氮化膜的单层膜或由下部氧化膜及硅氮化膜构成的叠层膜。另外，还可以替代硅氮化膜，使用硅氧氮化膜(SiON)。进而，ONO膜121既可以在半导体基板101的整个面上形成，也可以只在非易失性存储器部和元件分离膜102上及进行离子注入的区域中形成。
另外，在本实施方式中，在逻辑电路部中，为了形成阱而注入离子和为了控制临界值电压而注入离子，使用同一个掩膜进行，但各用各的掩膜也行。
另外，在本实施方式中，在非易失性存储器部中，依次腐蚀上部氧化膜105、硅氮化膜104及下部氧化膜103后，使用相同的掩膜形成n型杂质扩散层107。但有可以在形成n型杂质扩散层107后，进行ONO膜121的腐蚀。
(第2实施方式)
图4～图6示出本发明的第2实施方式涉及的半导体存储装置的制造方法的各工序中的剖面结构。此外，在图4～图6中，左侧区表示非易失性存储器部，右侧区表示逻辑电路部。
首先，如图4(a)所示，在由硅构成的半导体基板101上的逻辑电路部中，形成侧壁垂直或向上方稍稍张开的正锥状的剖面形状的沟槽后，向沟槽中埋入硅氧化膜，从而形成由沟道分离而产生的元件分离区102。
接着，如图4(b)所示，在逻辑电路部及非易失性存储器部上，依次形成由厚度为7nm的氧化硅(SiO2)构成的下部氧化膜103、由厚度为7nm的氮化硅(SiN)构成的硅氮化膜104及由厚度为12nm的氧化硅(SiO2)构成的上部氧化膜105，形成ONO膜102。此外，下部氧化膜103通过在含氧的气体介质中的处理温度为900℃的热处理工序形成，硅氮化膜104通过在处理温度为700℃的减压CVD(LPCVD)工序形成，上部氧化膜105通过在含氧的气体介质中的处理温度为1000℃的热处理工序形成。
再接着，如图4(c)所示，在非易失性存储器部中，以光致抗蚀剂106A为掩膜，有选择地依次腐蚀上部氧化膜105、硅氮化膜104及下部氧化膜103后，使用相同的掩膜注入砷，从而形成n型杂质扩散层107。接着，如图4(d)所示，除去光致抗蚀剂106A。此外，砷的注入，例如可以在注入电压为30KeV、密度为3×1015cm-2的条件下进行。
然后，如图5(a)所示，例如用含氧的气体介质中的900℃进行10分钟的热处理，从而在非易失性存储器部中形成扩散层上绝缘膜108。接着如图5(b)所示，以光致抗蚀剂106B为掩膜，向逻辑电路部注入离子，从而形成设置在逻辑电路部中的晶体管的阱，
形成阱后，如图5(c)所示，以光致抗蚀剂106C为掩膜进行腐蚀，除去逻辑电路部的上部氧化膜105、硅氮化膜104。接着，如图5(d)所示，以光致抗蚀剂106D为掩膜向逻辑电路部注入离子，进行临界值电压的调整。
为了形成设置在逻辑电路部中的晶体管的阱而进行的离子注入，例如可以在注入电压为300KeV、密度为1×1013cm-2的条件下注入硼。另外，为了控制临界值电压而进行的离子注入，例如可以在注入电压为30KeV、密度为5×1012cm-2的条件下注入硼。
在形成阱而进行离子注入之际，将由上部氧化膜105、硅氮化膜104及下部氧化膜103构成的ONO膜121作为表面保护膜使用；在调整临界值电压而进行离子注入之际，只将下部氧化膜103作为表面保护膜使用。
接着，如图5(c)所示，在逻辑电路部中，以光致抗蚀剂106E为掩膜，有选择地除去下部氧化膜103。
然后，如图6(a)所示，例如用含氧的气体介质中的900℃的温度进行热处理，从而在逻辑电路部中形成由厚度为10nm的SiO2构成的栅极绝缘膜109。接着如图6(b)所示，通过处理温度为600℃的LPCVD法在半导体基板101的整个面上形成由厚度为200nm的多晶硅膜110。
进而，使用掩膜进行腐蚀，从而如图6(c)所示，在逻辑电路部和非易失性存储器部的所需位置分别形成栅电极。此外，在图6(c)中，示出邻接的存储器部的栅电极互相连接、形成的字线方向的剖面，所以在图面上，与布图前的图6(b)成为同一形状。
接着，如图6(d)所示，使用现有的方法，在逻辑电路部的晶体管上形成低浓度扩散层112、侧墙111、高浓度扩散层113，完成半导体存储装置。
综上所述，采用本实施方式的半导体存储装置的制造方法后，在形成非易失性存储器部之际，沟道结构的元件分离区102受到ONO膜121的保护，所以元件分离区的特性没有劣化，因此可以获得可靠性高的半导体存储装置。另外，ONO膜121是非易失性存储器部的捕捉膜，所以不需要另行设置保护膜的形成工序，可以简化工序。
进而，在本实施方式中，在形成阱之际，将由上部氧化膜105、硅氮化膜104及下部氧化膜103构成的ONO膜121作为表面保护膜使用；在调整临界值电压而进行离子注入之际，只将下部氧化膜103作为表面保护膜使用。临界值电压的调整，为了使元件精细化而需要尽量在半导体基板的较浅的位置上进行离子注入。在本实施方式中，由于在除去上部氧化膜105及硅氮化膜104后，通过很薄的表面保护膜进行离子注入，所以可以很容易地向较浅的部位进行离子注入，容易使元件精细化。
另外，离子注入结束后，由于在逻辑电路部中除去ONO膜121，所以在元件分离区中不会形成寄生晶体管，元件分离特性不会劣化。进而，在最终获得的逻辑电路部中的元件的构造，和通常的单独形成逻辑电路部的工序获得的产品相同。因此，使用混载非易失性存储器部的设备进行调试后，在将不混载非易失性存储器部的设备作为产品时，不需要对逻辑电路部进行设计变更等。
此外，在本实施方式中，作为非易失性存储器部的捕捉膜及逻辑电路部的保护膜，形成ONO膜121，但也可以是只有硅氮化膜的单层膜或由下部氧化膜及硅氮化膜构成的叠层膜。另外，还可以替代硅氮化膜，使用硅氧氮化膜(SiON)。进而，ONO膜121既可以在半导体基板101的整个面上形成，也可以只在非易失性存储器部和元件分离膜102上及进行离子注入的区域中形成。
另外，在本实施方式中，在逻辑电路部中，为了形成阱而注入离子和为了控制临界值电压而注入离子，使用同一个掩膜进行，但各用各的掩膜也行。
另外，在本实施方式中，在非易失性存储器部中，依次腐蚀上部氧化膜105、硅氮化膜104及下部氧化膜103后，使用相同的掩膜形成n型杂质扩散层107。但有可以在形成n型杂质扩散层107后，进行ONO膜121的腐蚀。
(第3实施方式)
图7～图11示出本发明的第3实施方式涉及的半导体存储装置的制造方法的各工序中的剖面结构。此外，在图7～图11中，左侧区表示非易失性存储器部，右侧区表示逻辑电路部。
首先，如图7(a)所示，在由硅构成的半导体基板301上的非易失性存储器部及逻辑电路部中形成沟槽后，形成沟道分离302。接着，如图7(b)所示，在半导体基板301的整体上形成由厚度为10nm的SiO2构成的隧道绝缘膜314，在非易失性存储器部中，形成成为浮置栅极的厚度为200nm的多晶硅膜315。
接着，如图7(c)所示，以光致抗蚀剂306A为掩膜，在逻辑电路部中除去多晶硅膜315及隧道绝缘膜314。再接着，如图7(d)所示，依次形成由厚度为7nm的SiO2构成的下部氧化膜303、由厚度为7nm的SiN构成的硅氮化膜304及由厚度为12nm的SiO2构成的上部氧化膜305，形成ONO膜321。
然后，如图8(a)所示，以光致抗蚀剂306B为掩膜，向逻辑电路部注入离子，从而形成设置在逻辑电路部中的晶体管的阱，及进行临界值电压的调整。
为了形成设置在逻辑电路部中的晶体管的阱而进行的离子注入，例如可以在注入电压为300KeV、密度为1×1013cm-2的条件下注入硼。另外，为了控制临界值电压而进行的离子注入，例如可以在注入电压为30KeV、密度为5×1012cm-2的条件下注入硼。在形成阱及调整临界值电压而进行离子注入之际，将ONO膜321作为表面保护膜使用。
接着，如图8(b)所示，以光致抗蚀剂306C为掩膜，在逻辑电路部中依次有选择地除去上部氧化膜305、硅氮化膜304及下部氧化膜303。
然后，如图9(a)所示，在逻辑电路部中形成由厚度为10nm的SiO2构成的栅极绝缘膜309。接着如图9(b)所示，在逻辑电路部和非易失性存储器部上，形成在逻辑电路部中成为栅电极、在非易失性存储器部中成为控制栅极的厚度为200nm的多晶硅膜316。接着，如图10(a)所示，以光致抗蚀剂306F为掩膜，在非易失性存储器部中腐蚀多晶硅膜316、ONO膜312、多晶硅膜315及隧道绝缘膜314，从而形成具有浮置栅极和控制栅极的双重栅极结构322。
接着，如图10(b)所示，以光致抗蚀剂306G为掩膜注入离子，从而形成非易失性存储器部的源极及漏极扩散层317。此外，离子注入，例如作为杂质离子可以使用砷，在注入电压为30KeV、密度为3×1015cm-2的条件下进行。
再接着，如图10(c)所示，使用适当的掩膜(图中未示出)，在逻辑电路部中有选择地腐蚀多晶硅膜316及栅极绝缘膜309，从而形成栅电极323。
接着，如图11(a)所示，以光致抗蚀剂306H为掩膜，注入离子，从而形成低浓度杂质扩散层312。再接着，如图11(b)所示，分别在栅电极322及栅电极323上形成侧墙311。进而如图11(c)所示，以光致抗蚀剂306I为掩膜，形成高浓度杂质扩散层313，从而完成半导体存储装置。
综上所述，采用本实施方式的半导体存储装置的制造方法后，即使制造混载具有浮置栅极的非易失性存储器的半导体存储装置时，也能适当地保护元件分离去区。因此，可以获得可靠性高的半导体存储装置。另外，在保护元件分离区ONO膜中，由于使用与非易失性存储器的电容膜相同的膜，所以可以不增加工序地保护元件分离区。
进而，由于将ONO膜321作为离子注入之际的保护膜加以利用，所以还能简化离子注入的工序。
另外，离子注入结束后，由于在逻辑电路部中除去ONO膜321，所以在元件分离区中不会形成寄生晶体管，元件分离特性不会劣化。进而，在最终获得的逻辑电路部中的元件的构造，和通常的单独形成逻辑电路部的工序获得的产品相同。因此，使用混载非易失性存储器部的设备进行调试后，在将不混载非易失性存储器部的设备作为产品时，不需要对逻辑电路部进行设计变更等。
此外，在本实施方式中，作为非易失性存储器部的捕捉膜及逻辑电路部的保护膜，形成ONO膜321，但也可以是只有硅氮化膜的单层膜或由下部氧化膜及硅氮化膜构成的叠层膜。另外，还可以替代硅氮化膜，使用硅氧氮化膜(SiON)。进而，ONO膜321既可以在半导体基板301的整个面上形成，也可以只在非易失性存储器部和元件分离膜302上及进行离子注入的区域中形成。
另外，在本实施方式中，在逻辑电路部中，为了形成阱而注入离子和为了控制临界值电压而注入离子，使用同一个掩膜进行，但各用各的掩膜也行。
(第4实施方式)
图12～图16示出本发明的第4实施方式涉及的半导体存储装置的制造方法的各工序中的剖面结构。此外，在图12～图16中，左侧区表示非易失性存储器部，右侧区表示逻辑电路部。
首先，如图12(a)所示，在由硅构成的半导体基板301上的非易失性存储器部及逻辑电路部中形成沟槽后，形成沟道分离302。接着，如图12(b)所示，在半导体基板301的整体上形成由厚度为10nm的SiO2构成的隧道绝缘膜314，在非易失性存储器部中，形成成为浮置栅极的厚度为200nm的多晶硅膜315。
接着，如图12(c)所示，以光致抗蚀剂306A为掩膜，在逻辑电路部中除去多晶硅膜315及隧道绝缘膜314。再接着，如图12(d)所示，依次形成由厚度为7nm的SiO2构成的下部氧化膜303、由厚度为7nm的SiN构成的硅氮化膜304及由厚度为12nm的SiO2构成的上部氧化膜305，形成ONO膜321。
然后，如图13(a)所示，以光致抗蚀剂306B为掩膜，向逻辑电路部注入离子，从而形成设置在逻辑电路部中的晶体管的阱。
在形成阱后，如图13(b)所示，以光致抗蚀剂306C为掩膜，进行腐蚀，除去逻辑电路部的上部氧化膜305、硅氮化膜304。接着，以光致抗蚀剂306D为掩膜，向逻辑电路部注入离子，进行临界值电压的调整。
为了形成设置在逻辑电路部中的晶体管的阱而进行的离子注入，例如可以在注入电压为300KeV、密度为1×1013cm-2的条件下注入硼。另外，为了控制临界值电压而进行的离子注入，例如可以在注入电压为30KeV、密度为5×1012cm-2的条件下注入硼。
在注入形成阱的离子之际，将由上部氧化膜305、硅氮化膜304及下部氧化膜303构成的ONO膜321作为表面保护膜使用；在注入调整临界值电压的离子之际，只将下部氧化膜303作为表面保护膜使用。
接着，如图13(d)所示，以光致抗蚀剂306E为掩膜，有选择地除去逻辑电路部的下部氧化膜303。
然后，如图14(a)所示，在逻辑电路部中形成由厚度为10nm的SiO2构成的栅极绝缘膜309。接着如图14(b)所示，在逻辑电路部和非易失性存储器部上，形成在逻辑电路部中成为栅电极、在非易失性存储器部中成为控制栅极的厚度为200nm的多晶硅膜316。接着，如图15(a)所示，以光致抗蚀剂306F为掩膜，在非易失性存储器部中腐蚀多晶硅膜316、ONO膜312、多晶硅膜315及隧道绝缘膜314，从而形成具有浮置栅极和控制栅极的双重栅极结构322。
接着，如图15(b)所示，以光致抗蚀剂306G为掩膜注入离子，从而形成非易失性存储器部的源极及漏极扩散层317。此外，离子注入，例如作为杂质离子可以使用砷，在注入电压为30KeV、密度为3×1015cm-2的条件下进行。
再接着，如图15(c)所示，使用适当的掩膜(图中未示出)，在逻辑电路部中有选择地腐蚀多晶硅膜316及栅极绝缘膜309，从而形成栅电极323。
接着，如图16(a)所示，以光致抗蚀剂306H为掩膜，注入离子，从而形成低浓度杂质扩散层312。再接着，如图16(b)所示，分别在栅电极322及栅电极323上形成侧墙311。进而如图16(c)所示，以光致抗蚀剂306I为掩膜，形成高浓度杂质扩散层313，从而完成半导体存储装置。
综上所述，采用本实施方式的半导体存储装置的制造方法后，即使制造混载具有浮置栅极的非易失性存储器的半导体存储装置时，也能适当地保护元件分离去区。因此，可以获得可靠性高的半导体存储装置。另外，在保护元件分离区ONO膜中，由于使用与非易失性存储器的电容膜相同的膜，所以可以不增加工序地保护元件分离区。
进而，在本实施方式中，在形成阱之际，将由上部氧化膜、硅氮化膜及下部氧化膜等3层构成的ONO膜作为表面保护膜使用；在调整临界值电压而进行离子注入之际，只将下部氧化膜作为表面保护膜使用。为了使元件精细化，需要在临界值电压的调整时尽量在半导体基板的较浅的位置上进行离子注入。在本实施方式中，由于在除去上部氧化膜及硅氮化膜后，通过很薄的表面保护膜进行离子注入，所以可以很容易地向较浅的部位进行离子注入，容易使元件精细化。
另外，离子注入结束后，由于在逻辑电路部中除去ONO膜321，所以在元件分离区中不会形成寄生晶体管，元件分离特性不会劣化。进而，在最终获得的逻辑电路部中的元件的构造，和通常的单独形成逻辑电路部的工序获得的产品相同。因此，使用混载非易失性存储器部的设备进行调试后，在将不混载非易失性存储器部的设备作为产品时，不需要对逻辑电路部进行设计变更等。
此外，在本实施方式中，作为非易失性存储器部的捕捉膜及逻辑电路部的保护膜，形成ONO膜321，但也可以是只有硅氮化膜的单层膜或由下部氧化膜及硅氮化膜构成的叠层膜。另外，还可以替代硅氮化膜，使用硅氧氮化膜(SiON)。进而，ONO膜321既可以在半导体基板301的整个面上形成，也可以只在非易失性存储器部和元件分离膜302上及进行离子注入的区域中形成。
另外，在本实施方式中，在逻辑电路部中，为了形成阱而注入离子和为了控制临界值电压而注入离子，使用同一个掩膜进行，但各用各的掩膜也行。
(第5实施方式)
图17示出将采用本发明涉及的半导体存储装置的制造方法制造的半导体存储装置的栅极绝缘膜的总破坏电荷量(Qbd)绘成威布尔曲线后的结果。此外，测量使用的半导体存储装置，采用第1实施方式讲述的方法制造，为了比较作为现有技术的半导体存储装置，使用了在逻辑电路部未设置ONO膜制造而成的半导体存储装置。但它们的栅极绝缘膜的膜厚均作为15nm。另外，测量使用的半导体存储装置的晶体管数组的合计面积是0.04cm2，测量时的外加电流为-100mA/cm2。
如图17所示，在采用现有技术的在逻辑电路部未设置ONO膜、不保护元件分离区的制造方法制造出来的半导体存储装置中，Qbd的值在1C/cm2～30C/cm2的范围内，存在很大的离差。而在采用本发明的用ONO膜保护元件分离区的制造方法制造出来的半导体存储装置中，Qbd的值大约为50C/cm2，显示出比现有技术的半导体存储装置高得多的值。另外，还可以获得分布的范围窄、高性能、高可靠性的栅极氧化膜。
这是因为在采用现有技术的制造方法制造出来的半导体存储装置中，在形成非易失性存储器部之际，没有保护元件分离区，所以元件分离区——埋入沟槽的绝缘膜变薄的缘故。如图18所示，绝缘膜变薄的结果，使绝缘膜的上端位于半导体基板的表面的下侧，电场集中到沟槽的端部，所以栅极氧化膜的可靠性下降。
另一方面，在采用本发明的制造方法制造的半导体存储装置中，由于元件分离区受到ONO膜保护，所以在元件分离区几乎不出现膜的厚度变薄的现象，因此不发生电场集中的情况。这样，采用本发明的半导体存储装置的制造方法后，可以获得高性能的、可靠性高的半导体存储装置。
采用本发明的半导体存储装置的制造方法后，由于能够防止元件分离区残留的保护膜导致逻辑电路部的特性劣化，可以简化工序，制造出可靠性高的半导体存储装置，所以作为混载逻辑电路部和非易失性存储器部的半导体装置的制造方法等，大有用处。

Claims (10)

1、一种半导体存储装置的制造方法，是在半导体基板上设置逻辑电路部和非易失性存储器部的半导体存储装置的制造方法，其特征是：包括：
在所述半导体基板上形成沟槽，将绝缘膜埋入形成的所述沟槽中，从而形成元件分离区的工序；
在所述半导体基板中的所述逻辑电路部及所述非易失性存储器部之上，形成由绝缘性材料构成的保护膜的工序；
向所述半导体基板中的所述逻辑电路部的所定区域，选择性地掺入杂质离子的工序；以及
除去所述逻辑电路部上形成的保护膜的工序，
所述掺入杂质离子的工序，在所述除去保护膜的工序之前进行。
2、如权利要求1所述的半导体存储装置的制造方法，其特征是：所述保护膜，在所述非易失性存储器部中作为积蓄电荷的捕捉膜发挥作用。
3、如权利要求1所述的半导体存储装置的制造方法，其特征是，还包括：在形成所述元件分离区的工序之后而且在形成所述保护膜的工序之前，在所述半导体基板的所述非易失性存储器部之上形成第1导电性膜的工序；和
在形成所述保护膜的工序之后，在所述保护膜上形成第2导电性膜的工序，
所述保护膜起到在所述第1导电性膜和所述第2导电性膜之间绝缘的绝缘膜的作用。
4、如权利要求1～3任一项所述的半导体存储装置的制造方法，其特征是：所述保护膜由对氢氟酸的腐蚀比率比埋入所述沟槽的所述绝缘膜低的材料构成。
5、如权利要求1～3任一项所述的半导体存储装置的制造方法，其特征是：所述保护膜由对氨水和过氧化氢水的混合溶液的腐蚀比率比埋入所述沟槽的所述绝缘膜低的材料构成。
6、如权利要求1～3任一项所述的半导体存储装置的制造方法，其特征是：所述保护膜是硅氮化膜或硅氧氮化膜的单层。
7、如权利要求1～3任一项所述的半导体存储装置的制造方法，其特征是：所述保护膜是由包含硅氮化膜或硅氧氮化膜的多个绝缘膜构成的叠层膜。
8、如权利要求7所述的半导体存储装置的制造方法，其特征是：所述叠层膜按照硅氧化膜和硅氮化膜或硅氧氮化膜和硅氧化膜的顺序叠层后构成。
9、如权利要求7所述的半导体存储装置的制造方法，其特征是：掺入所述杂质的工序，包括形成阱的第1杂质掺入工序，和控制临界值电压的第2杂质掺入工序；
在所述第2杂质掺入工序之前，具有选择性地除去所述多个绝缘膜中至少一个的工序。
10、如权利要求1～3任一项所述的半导体存储装置的制造方法，其特征是：在选择性地除去所述保护膜的工序之后，还具有：
在所述逻辑电路部及所述非易失性存储器部之上形成导电性材料的工序；和
有选择地腐蚀所述导电性材料，从而在所述逻辑电路部及所述非易失性存储器部形成栅电极的工序。
CNB2004100869174A 2003-10-20 2004-10-20 半导体存储装置的制造方法 Expired - Fee Related CN1294644C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003359641 2003-10-20
JP2003359641 2003-10-20

Publications (2)

Publication Number Publication Date
CN1610097A true CN1610097A (zh) 2005-04-27
CN1294644C CN1294644C (zh) 2007-01-10

Family

ID=34509888

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2004100869174A Expired - Fee Related CN1294644C (zh) 2003-10-20 2004-10-20 半导体存储装置的制造方法

Country Status (2)

Country Link
US (2) US7157325B2 (zh)
CN (1) CN1294644C (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113161361A (zh) * 2021-02-24 2021-07-23 上海华力微电子有限公司 或非型闪存器件及其制造方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100540478B1 (ko) * 2004-03-22 2006-01-11 주식회사 하이닉스반도체 전하 트랩을 갖는 게이트유전체를 포함한 휘발성 메모리셀 트랜지스터 및 그 제조 방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2938290B2 (ja) 1992-11-10 1999-08-23 ローム株式会社 半導体装置の製造方法
US5756385A (en) * 1994-03-30 1998-05-26 Sandisk Corporation Dense flash EEPROM cell array and peripheral supporting circuits formed in deposited field oxide with the use of spacers
JPH08316226A (ja) * 1995-05-17 1996-11-29 Sony Corp 素子分離領域の形成方法及び半導体装置の製造方法
TW322591B (zh) * 1996-02-09 1997-12-11 Handotai Energy Kenkyusho Kk
KR100278661B1 (ko) * 1998-11-13 2001-02-01 윤종용 비휘발성 메모리소자 및 그 제조방법
US6417049B1 (en) * 2000-02-01 2002-07-09 Taiwan Semiconductor Manufacturing Company Split gate flash cell for multiple storage
JP3573691B2 (ja) * 2000-07-03 2004-10-06 シャープ株式会社 不揮発性半導体記憶装置およびその製造方法
US6465306B1 (en) * 2000-11-28 2002-10-15 Advanced Micro Devices, Inc. Simultaneous formation of charge storage and bitline to wordline isolation
TW480677B (en) * 2001-04-04 2002-03-21 Macronix Int Co Ltd Method of fabricating a nitride read only memory cell
US6436778B1 (en) * 2001-06-12 2002-08-20 Advanced Micro Devices, Inc. Re-oxidation approach to improve peripheral gate oxide integrity in a tunnel nitride oxidation process
JP3921363B2 (ja) * 2001-08-20 2007-05-30 松下電器産業株式会社 不揮発性半導体記憶装置の製造方法
KR100449322B1 (ko) * 2001-12-26 2004-09-18 동부전자 주식회사 마스크롬 제조방법
JP2003258133A (ja) * 2002-03-05 2003-09-12 Seiko Epson Corp 不揮発性記憶装置の製造方法および半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113161361A (zh) * 2021-02-24 2021-07-23 上海华力微电子有限公司 或非型闪存器件及其制造方法
CN113161361B (zh) * 2021-02-24 2024-04-26 上海华力微电子有限公司 或非型闪存器件及其制造方法

Also Published As

Publication number Publication date
US20050085041A1 (en) 2005-04-21
US7157325B2 (en) 2007-01-02
CN1294644C (zh) 2007-01-10
US20070004122A1 (en) 2007-01-04

Similar Documents

Publication Publication Date Title
CN1324687C (zh) 半导体装置的制造方法
CN1181554C (zh) 半导体器件及其制造方法
CN100345284C (zh) 利用反向自对准过程制造双ono式sonos存储器的方法
CN1155095C (zh) 非易失性半导体存储装置及其制造方法
CN1297011C (zh) 半导体装置及其制造方法
CN1274026C (zh) 非易失性半导体存储器件及其制造方法
CN100342539C (zh) 半导体装置和半导体装置的制造方法
CN1240131C (zh) 半导体装置及其制造方法
CN1841749A (zh) 具有增加的沟道长度的半导体器件及其制造方法
CN101051652A (zh) 半导体器件及其制造方法
CN1641854A (zh) 制造半导体器件的方法
CN1503364A (zh) 半导体器件及其制造方法
CN1738056A (zh) 晶体管及其制造方法
CN1925161A (zh) 半导体产品及其制作方法
CN1505155A (zh) 半导体器件及其制造方法
CN1122316C (zh) 垂直型金属绝缘体半导体场效应晶体管及其制造方法
CN1841778A (zh) 半导体器件中的场效应晶体管及其制造方法
CN1518125A (zh) 半导体装置
CN1783513A (zh) 具有电荷俘获层的非易失存储单元结构及其制造方法
CN1913161A (zh) 连接结构及用于制造其的方法
CN1134054C (zh) 非易失性半导体存储器的制造方法
CN1825566A (zh) 半导体装置的制造方法
CN1095200C (zh) 非易失存储器的制造方法
CN1976041A (zh) 非易失性半导体存储器件及其制造方法
CN1237620C (zh) 半导体装置和半导体装置的制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20070110

Termination date: 20131020