CN1547763A - 减小电解抛光工艺中的金属凹槽的虚拟结构 - Google Patents

减小电解抛光工艺中的金属凹槽的虚拟结构 Download PDF

Info

Publication number
CN1547763A
CN1547763A CNA028165098A CN02816509A CN1547763A CN 1547763 A CN1547763 A CN 1547763A CN A028165098 A CNA028165098 A CN A028165098A CN 02816509 A CN02816509 A CN 02816509A CN 1547763 A CN1547763 A CN 1547763A
Authority
CN
China
Prior art keywords
semiconductor structure
virtual
groove
architectures
metal level
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA028165098A
Other languages
English (en)
Other versions
CN100524644C (zh
Inventor
王晖
易培豪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
ACM Research Inc
Original Assignee
ACM Research Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ACM Research Inc filed Critical ACM Research Inc
Publication of CN1547763A publication Critical patent/CN1547763A/zh
Application granted granted Critical
Publication of CN100524644C publication Critical patent/CN100524644C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/02—Electroplating of selected surface areas
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/02—Electroplating of selected surface areas
    • C25D5/022—Electroplating of selected surface areas using masking means
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D7/00—Electroplating characterised by the article coated
    • C25D7/12—Semiconductors
    • C25D7/123—Semiconductors first coated with a seed layer or a conductive layer
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25F—PROCESSES FOR THE ELECTROLYTIC REMOVAL OF MATERIALS FROM OBJECTS; APPARATUS THEREFOR
    • C25F3/00—Electrolytic etching or polishing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Electrochemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种提供金属互连(140)的半导体结构以及电解抛光半导体结构上的金属层的方法。所述半导体结构包括具有凹槽区(151r)和非凹槽区(151n)的介质层(151)。形成在结构上的金属层填充了凹槽区以形成互连线和多个设置在互连线之间的虚拟结构(130)。所述方法包括在半导体晶片上形成具有凹槽和非凹槽区的介质层。形成与凹槽区相邻的虚拟结构。形成金属层以覆盖介质层和虚拟结构。然后对金属层电解抛光以露出非凹槽区。

Description

减小电解抛光工艺中的金属凹槽的虚拟结构
                  相关申请的交叉参考
本申请要求之前申请的申请日为2001年8月23日的标题为METHOD FOR ADDING DUMMY STRUCTURES TO REDUCECOPPER RECESS IN ELECTROPOLISHNG的临时申请U.S.序列号60/314,617的优先权，其整个内容在这里引入作为参考。
技术领域
本发明一般涉及在半导体晶片上形成结构，更具体地，涉及在半导体晶片上形成虚拟结构。
背景技术
半导体器件是通过使用大量不同的工艺步骤在半导体晶片上产生晶体管和互联元件加工或制造而成的。为了电连接与半导体晶片相关的晶体管端子，在作为半导体器件的一部分的介质材料中形成导电(例如，金属)沟槽、过孔等。沟槽和过孔耦合晶体管之间、半导体器件的内部电路以及半导体器件外的电路的信号和功率。
在形成互联元件时，半导体晶片可能有经历，例如，掩蔽、蚀刻和淀积工艺，以形成需要的半导体器件的电路。具体地，可以进行多个掩模和蚀刻步骤，从而在半导体晶片上的介质层中形成凹槽区的图形，作为用于互连线的沟槽和过孔。然后可以进行淀积工艺，在半导体晶片上淀积金属层，从而在沟槽和过孔中以及半导体晶片的非凹槽区上淀积金属。为了隔离互连，例如构图的沟槽和过孔，要去掉淀积在半导体晶片的非凹槽区上的金属。
可以使用化学机械抛光(CMP)去掉淀积在半导体晶片上的介质层的非凹槽区上的金属，在化学机械抛光中浆料和抛光垫用于物理地除去金属层。在使用CMP方法除去金属层时，虚拟结构可用于增强在凹槽区域中淀积的金属层的结构强度，而虚拟结构上弱于淀积在非凹槽区上的金属层。然而，由于添加这些结构的目的是增加结构强度，因此在凹槽区中淀积金属层之前将它们仅添加到凹槽区。
发明内容
在一个示例性实施例中，半导体结构包括具有凹槽区和非凹槽区的介质层；金属层，形成在半导体结构上，该金属层填充了凹槽区并从非凹槽区上电解抛光以形成互连线；以及在介质层的非凹槽区上形成的多个虚拟结构。
根据本发明的另一实施例，提供一种形成半导体结构的方法。所述方法包括在半导体晶片上形成具有凹槽区和非凹槽区的介质层，在凹槽区中形成虚拟结构，覆盖介质层和虚拟结构形成金属层，以及电解抛光导电层以露出非凹槽区。
附图说明
通过参考下面结合附图的详细说明可以更好地理解本发明，其中类似的部分由类似的数字标注：
图1A和1B分别示出了包括虚拟结构的示例性半导体结构的示意和剖面图；
图2A和2B分别示出了示例性电解抛光装置和半导体晶片的剖面图和俯视图；
图3A到3D示出了半导体器件的示例性电解抛光工艺。
图4A和4B分别示出了电解抛光工艺之后的半导体器件的示例性沟槽和虚拟结构。
图5示出了示例性金属镶嵌工艺的示例性流程图；
图6示出了与半导体器件的单个管芯相邻设置的示例性虚拟结构的示意图；
图7示出了与半导体器件的多个管芯相邻设置的示例性虚拟结构的示意图；
图8示出了与半导体器件的低密度区上的各线相邻设置的示例性虚拟结构的示意图；
图9示出了与半导体器件的低密度区上的各线相邻设置的示例性虚拟结构的示意图；
图10A到10F示出了在各线边缘附近显示隆起(hump)效应和所得凹槽的半导体器件的示例性线结构；
图11A到11C示出了半导体器件的示例性线和虚拟结构的图。
图12示出了在半导体器件上的示例性虚拟结构的示意图；
图13示出了在半导体器件上的示例性虚拟结构的示意图；
图14示出了半导体器件上的示例性虚拟结构的示意图；
图15示出了半导体器件上的示例性虚拟结构的示意图；
图16示出了半导体器件上的示例性虚拟结构的示意图；
图17A到17AA示出用于在半导体器件上形成虚拟结构的各种示例性形状。
具体实施方式
为了更深入地理解本发明，以下说明陈述了大量具体细节，例如具体材料、参数等。但是，应当认识到，这些介绍不是要作为本发明的范围的限制，而是为了更好的介绍示例性的实施例。
图1A示出了根据一个实施例的示例性半导体结构的示意图。示例性的半导体结构包括具有凹槽区和非凹槽区的介质层、在非凹槽区中形成的虚拟结构以及在非凹槽区中形成的金属。具体地，示例性半导体结构包括具有凹槽区151r和非凹槽区151n的介质层151。凹槽区151r已填充有金属层以形成互连线140。此外，虚拟结构130已添加到与凹槽区151r相邻的非凹槽区151n以及互连线140。
虚拟结构130例如为包含在介质层151的非凹槽区151n中的无源结构，通过在凹槽区151r以及互连线140上产生更恒定的电流密度以及抛光速率，来减小电解液流抛光速率的波动。减小抛光速率的波动可以减小凹槽区151r内的金属凹槽并导致更均匀的互连线140。虚拟结构130也可以添加到介质层151的非凹槽区151n以影响电镀和电解抛光工艺。
在图1A中示出的示例性结构中，与在介质层151中形成的互连线140相邻和周围构形虚拟结构。然而，根据应用虚拟结构130可以位于相对于互连线的多个位置中，包括互连线140之间、晶片上的各半导体管芯(dice)之间等。此外，根据特定的应用和特定的电解抛光工艺，可以多种方式改变虚拟结构130的结构，例如密度、间距、形状等。
图1B示出了对应于图1A的线B-B线的半导体结构的剖面图。在该示例性实施例中，构图的介质层151形成在半导体衬底层102的表面上。构图的介质层151包括定义了互连的各沟槽或线的凹槽区151r。介质层151也包括部分用于隔离互连线的非凹槽区151n。虚拟结构130形成在介质层151的非凹槽区151n中。然后金属层104可以形成在结构上，包括虚拟结构130和非凹槽区151n和凹槽区151r。然而，金属层104电解抛光到非凹槽区151n以致金属层104位于凹槽区151r和虚拟结构130内，如图所示。通过在凹槽区151r上产生更恒定的电流密度和抛光速率，设置在介质层151的非凹槽区151n中的虚拟结构130减少了电解液的抛光速率的波动。
通过已知的构图方法可以常规地淀积和构图介质层151，已知的构图方法例如为光掩模、光刻、微光刻等。可以使用任何常规的淀积方法在衬底层102上形成介质层151，例如化学汽相淀积、旋涂等。应该理解介质层151也可以形成在以前形成的层上。介质层可以为例如二氧化硅(SiO2)。经常需要选择具有低介电常数的介质层材料，通常称做低“k”值材料。这种低k材料包括氟化(flourinated)硅酸盐玻璃、聚酰亚胺、氟化聚酰亚胺、混合物/组合物、硅氧烷、有机聚合物，[阿尔法]-C：F，Si-O-C、聚对二甲苯/氟化聚对二甲苯、聚四氟乙烯(polyterafluoroethylene)、纳米多孔的氧化硅(silca)、纳米多孔的有机物等。通常，低k值材料(即，大约小于3.0)通过减小相邻线之间的电容耦合和“串扰”在互连线之间提供更好的电隔离。
可以通过任何公知方法在介质层上淀积阻挡层154，例如，化学气相淀积(CVD)、物理气相淀积(PVD)、原子层淀积(ALD)等，从而阻挡层覆盖了包括沟槽和过孔侧壁的整个构图的介质层。在随后淀积金属层104之后，阻挡层154用来防止金属(例如，铜)扩散到介质层151中。任何金属扩散到介质层151内会降低介质层151的性能。阻挡层154可以由能够防止金属扩散的任何合适的导电材料形成，例如，钛、钽、钨、氮化钛、氮化钽、氮化钨或其它合适的金属。在某些应用中，可以省略阻挡层154。例如，如果介质材料足以抵挡金属层104的扩散，或者如果任何金属层104的扩散不会对半导体器件的性能产生负面的影响，则可以省略阻挡层154。
如果例如随后在介质层151上电镀金属层104，则通常淀积籽晶层。籽晶层一般为金属层104可以电镀于其上的金属或其它导电材料的薄层。
如果不需要阻挡层，那么在阻挡层154的表面上或介质层151上淀积金属层104。可以通过PVD、CVD、ALD、电镀、化学镀或任何其它方便的方法淀积金属层104。金属层104为，例如，铜或其它合适的导电材料，例如，铝、镍、铬、锌、镉、银、金、铑、钯、铂、锡、铅、铁、铟等等。此外，金属层104可以包括任何一种这些材料的合金。
下面的介绍包括可用于减少电解抛光工艺中抛光速率波动的附加的示例性虚拟结构。为有助于示例性实施例的介绍，说明包括例如可以引起电流密度和抛光速率波动的几个示例性结构。示例性结构不是对可用于虚拟结构的结构穷举或限定。
图2A示出了可用于从半导体晶片100上电解抛光金属层104的电解抛光装置的示例性剖面图。半导体晶片100可以包括衬底层102。衬底层102例如包括硅和/或其它各种半导体材料，例如砷化镓，取决于特定的应用。
电解抛光装置的喷嘴使电解液106的液流喷向金属层104的部分表面。电解液106包括任何方便的液体，例如磷酸、正磷酸(H2PO4)等。例如，在一个实施例中，电解液106为正磷酸，具有约60重量百分比和约85重量百分比之间的浓度。此外，电解液106可以包括例如10到40重量百分比的乙二醇。然而，应该理解可以根据特定的应用改变电解液106的浓度和组分。
在将电解液106的流喷到金属层104上时，电源112将相反的电荷提供到喷嘴110中设置的电极108(阴极)以及金属层104上的电极(阳极)。电源112例如可以恒定的电流或恒定的电压模式工作。当电源112设置成相对于金属层104使电解液106荷正电时，从表面除去金属层104的金属离子。以此方式，电解液106液流电解抛光接触电解液106的液流的那部分金属层104。
此外，如图2A所示，旋转晶片100并沿轴X平移到金属层104的整个表面在电解液106的液流中的位置，并均匀地电解抛光表面。例如，通过旋转晶片100同时在X方向中平移晶片100，电解液106沿金属层104的表面形成螺旋路径。备选地，可以静止地固定晶片100，同时移动喷嘴110将电解液106的液流施加到金属层104的需要部分。此外，可以移动晶片100和喷嘴110将电解液106的液流施加到金属层104的需要部分。对电解抛光的示例性说明参见2000年2月4日提交的U.S.专利No.09/497,894中，题目为METHODS AND APPARATUSFOR ELECTROPOLISHING METAL INTERCONNECTIONS ONSEMICONDUCTOR DEVIES，其整个内容在这里引入作为参考。
图2B示出了在半导体晶片100上形成的管芯118的示例性结构的俯视图。每个管芯118包括在下面的介质层151内形成的沟槽或线(图1B)，在这里显示为垂直线。经常当电解抛光工艺开始时，用金属层104覆盖包括管芯118的沟槽区的晶片100的整个表面(图2A)。路径10示出了电解液106的液流在晶片100周围移动的路径。
当开始电解抛光工艺时，在液流的整个剖面中，电解液106的液流接触的那部分晶片100的表面具有近似相同量的金属。通过电解液106的液流除去金属层104(图2A)以露出非凹槽区和沟槽内电隔离的金属层104(图2A)。由此，由于沟槽区内的那部分金属层104(图2A)留下，因此根据流的位置，电解液106的液流接触的那部分晶片100会具有不同量的金属。
例如，在图2B中，电解液106的液流定位在管芯118上。由于金属层104(图2A)被电镀，因此管芯118的非凹槽区具有的金属少于沟槽区的。由于电解液106的液流沿路径10移动，因此在任何给定的位置，沟槽区和非凹槽区的量，由此电解液106的液流中晶片100表面上金属层104(图2A)覆盖的面积改变。
由于从管芯118之间的区域除去金属造成的电解液106的液流内晶片100上金属面积的这种变化导致这里称做的“整体负载效应”(globalloading effect)。如下面更详细介绍的，整体负载效应可以引起电解液的抛光速率在沟槽区的边缘附近波动。
图3A到3D示出了随着电解液106的液流在从非凹槽区上与管芯118相邻的位置移动到凹槽区上完全覆盖管芯118的位置的整体负载效应。如图3A所示，如果电源112(图2A)在恒定的电流模式中运行，那么电解液106的液流内的电流密度较低，是由于非凹槽区中的金属层104(图2A)基本上均匀。电解液106的液流内的电流密度在液流中的任何一个特定部分不是更大，这是由于被电解抛光的表面在晶片100(图2A)的非凹槽区中基本上均匀。
图3B示出了电解液106的液流作为液流达到管芯118并开始电解抛光管芯118最左边的沟槽或线。电解液106的液流的部分液流现在电解抛光管芯118的沟槽区内的金属。管芯118上电解液106的液流的那部分液流内的电流密度相对于图3A中流的电流密度增加并达到最大值。电流密度在液流的该部分中增加是由于与管芯118外的非凹槽区中的阻挡层154(图1B)或介质层151(图1B)相比，沟槽区中的金属更容易抛光(电阻更小)。
图3C示出了电解液106的液流作为液流进一步在管芯118上移动并开始电解抛光管芯118的较大区域。随着电解液106的液流现在覆盖的金属面积增加，图3C中沟槽区上电解液106的电流密度降低。当电解液106的液流完全移动到管芯118上时，电流密度进一步降低到图3D中的电流值。电流密度将保持在该恒定值，同时流完全保留在管芯118上。随着电解液106的液流移动到管芯118上，金属区域增加，流的电流密度波动。管芯118上那部分电解液106的液流内电流密度的变化导致金属层的抛光速率改变。具体地，电流密度和抛光速率变化发生在管芯118的边缘或附近。
图4A示出了随着电解液106的液流在管芯118上移动，电流密度变化以及电解液流的抛光速率的相应变化的结果。具体地，图4A示出了如图3A到3D所示用电解液106的液流已抛光的管芯118(图3A)的最左边的沟槽420、422、424以及426。如图所示，在最左边的沟槽420内金属被抛光到更大的程度。沟槽420内的过量抛光称做金属凹槽。随着远离管芯118的边缘剩余的沟槽422、424以及426内的金属凹槽不断降低，这是由于随着液流在管芯118上移动抛光速率降低。因此，沟槽426右边的沟槽具有较少的金属凹槽，这是由于当液流完全位于管芯118之上时，电流密度和抛光速率不会急剧波动。
如上面参考图3A到3D所介绍的，随着电解液流在管芯118上移动，当仅管芯118的最左边处于液流下面时，电流密度和抛光速率最大。随着越来越多的管芯处于液流的路径之下，电流密度降低。因此，沟槽420右边的沟槽中的金属凹槽降低直到达到与边缘附近相比变化较少的水平面，当液流完全处于管芯118上时，电流密度中的波动较小。沟槽420、422、424以及426的金属凹槽以及填充金属的高度差异会导致金属线的电导波动并负面地影响半导体器件的性能。
图4B示出了示例性的虚拟结构。如图所示，虚拟结构428、430以及432已包含在管芯118的边缘以及最外边沟槽420附近。通过在管芯118的沟槽上产生更恒定的电流密度和抛光速率，虚拟结构428、430以及432设置得靠近最外边沟槽420减小了电解液流的抛光速率波动。电流密度现在主要在虚拟结构上波动，金属凹槽将发生在虚拟结构428、430以及432内。当液流达到沟槽420时，大多数或所有的液流将处于虚拟结构428、430以及432上，液流的电流密度将在沟槽上保持相对不变。由此虚拟结构将减少了图4A的沟槽内发现的金属凹槽并产生更均匀的沟槽。
虚拟结构428、430以及432可以包含与其上淀积有金属层的介质层的材料相同，或者可以包括适合于特定应用的其它合适材料。如果虚拟结构428、430以及432由与介质层相同的材料形成，那么虚拟结构428、430以及432可以与沟槽420、422、424以及426(图4A)同时形成。然后金属层层叠在沟槽420、422、424以及426(图4A)上的同时，金属层可以层叠在虚拟结构428、430以及432上。备选地，可以在沟槽420、422、424以及426形成之前或之后形成虚拟结构428、430以及432。如果虚拟结构428、430以及432由与介质层不同的材料形成，例如铜或其它金属，那么通过任何方便的工艺可以淀积材料然后构图形成虚拟结构428、430以及432的需要结构。此外，虚拟结构428、430以及432可以是类似于管芯118的沟槽420的几何尺寸的沟槽，或者备选地可以是其它形状和尺寸，这取决于应用或电镀性质。下面介绍多种附加形状和结构。
图5为示例性金属镶嵌工艺的流程图。具有凹槽和非凹槽区的晶片提供在方块500中。提供在晶片上构图的介质层会限定凹槽和非凹槽区。此外，在处理成单个半导体器件的工艺结束之后，晶片可以分成各个管芯。在方框502中虚拟结构可以包含在晶片上。虚拟结构可以位于各管芯之外，或者如下所述，在与各线或高密度图形相邻的各个管芯内。在方框504中，可以淀积金属层，以使金属层填充介质层内的凹槽区以及非凹槽区。然后在方框506中电解抛光金属层以从介质层的非凹槽部分除去金属层并隔离金属结构。用于示例性金属镶嵌工艺的材料和方法可以是任何常规的材料和方法。
应该理解可以对流程图中示出的工艺进行大量的修改。例如，在方框504中淀积金属层之前可以添加阻挡层和/或籽晶层。此外，图5中的每个方框可以包括没有明确介绍的许多工艺，例如掩蔽和蚀刻晶片形成虚拟结构和凹槽区。此外，金属镶嵌工艺可以应用于单和双镶嵌应用。
图6示出了与单个管芯118相邻的示例性的虚拟结构的示意图。如图所示，在与管芯118相邻的区域中，已形成了虚拟结构。在该实施例中，虚拟结构630位于从管芯118的每个边至少延伸距离“a”的区域中。距离a选择得大于或等于距离D(即，a＞D)，其中D等于电解液106的液流的直径。虚拟结构630用于保持穿过管芯118的电解液106的液流相对不变的电流密度。通过改变虚拟结构630的尺寸与虚拟结构之间空间的比例可以调节虚拟结构630的密度。可以根据特定的应用改变虚拟结构630的尺寸和形状。虚拟结构630也可以用于构形成管芯118周围的连续的线或沟槽。此外，应该理解可以根据应用使用任何数量的虚拟结构630。
图7示出了根据另一实施例与四个管芯118相邻的示例性虚拟结构的示意图。图7的结构类似于图6的，除了在该实施例中，与四个管芯118相邻的虚拟结构的面积不大于或等于电解液106的液流的直径D。显示距离b和c分别等于相邻管芯118之间的水平和垂直间距。随着电解液106的液流从一个管芯118移动到下一个，每个管芯118的沟槽结构将分享液流的电流。因此，通过在管芯118之间以小于D的距离b和/或c添加虚拟结构630，可以保持近似恒定的电流密度。
应该认识到可以地图5中示出的工艺和图6和中示出的示例性结构进行各种修改。例如，图6和7中的虚拟结构具有除方形之外的形状，例如参考图17A-17AA介绍的形状，并且可以进一步为与管芯118相邻的一个或多个线。
在电解抛光期间会发生额外效应类似于整体负载效应，除了它发生在管芯的局部区域这里称做“局部负载效应”。当从与管芯上的结构相邻的区域(field)或非凹槽区抛光金属时会发生局部负载效应。随着电解抛光工艺从管芯的非凹槽区除去金属，金属的量减少。如果在恒定电流模式中进行电解抛光工艺，那么电解液流中的电流聚集在管芯的剩余沟槽区域上，会导致低密度图形区和高密度图形区界面处的高电流密度。沟槽区上的高电流密度会造成端点检测困难，以及导致沟槽内金属凹槽的过抛光。
此外，如果电解抛光工艺以恒定电压模式工作那么会发生局部负载效应。再参考图2A，流过电解抛光装置的电流在阴极和阳极之间具有四个主要的电阻源。第一个电阻源R1为电解液106的液流的电阻。第二个电阻源R2在晶片100的表面和电解液106的液流之间的界面处的电阻。第三个电阻源R3为来自晶片100的边缘处被抛光到电极的那部分晶片100的电阻。第四个电阻源R4为喷嘴电极108(阴极)和电解液106的液流之间的界面处的电阻。流过具有恒定电压模式的系统的电流I如下表示：
I＝V/(R1+R2+R3+R4)
其中V为电源112的抛光电压。
随着抛光工艺从非凹槽区除去金属，第二电阻R2减小是由于液流内金属区的量减少。然而电解液106的液流内的电流取决于总电阻R(R1+R2+R3+R4)，随着金属面积减少，总电阻R没有随着电阻R2的减小成比例地(即，快速)降低。因此，由于电流成比例降低小于金属区中的减少，因此在其余的沟槽区上电流密度和抛光速率增加。该效应在沟槽区中产生以上介绍的金属沟槽。对于管芯上的低密度图形区特别强调该效应。
图8示出了根据一个实施例与管芯的低密度区域上的各线相邻设置的示例性虚拟结构的示意图。线840a到840j为管芯上的低密度图形。虚拟结构630设置得靠近和环绕低图形密度区。虚拟结构630增加了管芯的不同低密度区域中金属结构的平均密度。金属结构的平均密度增加减少了电解液流的电流变化并减少了金属凹槽。此外，为了减少线840a到840j之间的电容，隔开线840a到840j与虚拟结构630的空间例如大于或等于在介质层的设计规则中允许的最小空间，例如两倍或三倍地大于结构的设计规则的最小空间。在其它实施例中，根据应用空间a和b甚至可以更大。此外，可以根据具体应用改变虚拟结构的数量和形状。
图9示出了根据另一实施例与管芯的低密度区域上的各线相邻设置的示例性虚拟结构的示意图。在本实施例中，线940a到940g位于管芯的低密度区域中，并且也包含位于各线之间的空间，例如线940a和940b之间的空间。虚拟结构630与线940a到940g相邻设置，并且也在相邻各线之间的空间内，例如940a和940b之间的空间，以及940e和940f之间的空间。虚拟结构630放置在相邻各线之间的空间内，以减少这些低密度区域中的局部负载效应。特别是，虚拟结构630减少了电流聚集，即电流密度浓度在线940a到940b。当线940a和940b之间的距离变大时，线940a通常称做隔离线或等值线(isoline)。
在电镀工艺中，在金属层电镀到管芯的高密度构图区上地方，会发生这里称做“隆起效应”。隆起效应为在电镀工艺期间特别是在管芯的高密度构图的区域上发生的过电镀或平面升高的区域。隆起效应包括沟槽区边缘上金属层的倾斜或非水平表面区域。非水平表面会使金属表面的平面化变得困难。具体地，当电解抛光倾斜区域时，凹槽会存在于各线的纵向端处或附近，也存在于各线的高密度区域的最外部线的边缘处或附近。
图10A到10F示出了示例性沟槽结构的工艺流程图，显示出各线的纵向边缘附近的隆起效应和所得沟槽。图10A示出了在介质层1060中形成的沟槽的凹陷区的截面图。介质层1060可以由与以上针对图1A介绍的类似材料形成，例如二氧化硅和其它低介电常数材料，取决于具体应用。根据应用阻挡层和/或籽晶层1070也可以淀积在介质层1060上。阻挡层和/或籽晶层1070也可以由与以上针对图1A介绍的类似材料形成。图10B示出了在介质层1060中形成的三个沟槽或线1061、1062以及1063的俯视图。
然后如图10C和10D中的剖面图和俯视图分别所示，用金属层1064镀覆该结构。如图10C和10D所示，沟槽上的过电镀在高密度构图区上产生一个隆起。隆起的高度显示为h3，为介质层1060的未构图区上镀覆金属的高度h1以及介质层1060的未构图区上镀覆金属的高度h2之间的差异。金属层1064的非水平区显示为1066。在线1061、1062以及1063(图10A和10B)的边缘附近从h1到h3镀覆过渡的距离用w1和w2显示。
图10E和10F示出了金属层1064已电解抛光到介质层1060以隔离1061、1062以及1063之后的结构。具有金属层1066的非水平区的电解抛光金属1064会在线1061、1062以及1063内产生金属凹槽。与首先抛光最高区域的化学机械抛光相反，电解抛光以基本上相同的速率抛光了金属层1066的露出表面而与不同的高度无关。这导致在线1061、1062以及1063的端部或附近同样在此时为线1061和1063的最外线的边缘处或附近产生具有凹槽的金属层1064。凹槽可以表现为由线边缘的金属中的高度差h4以及金属层1064中间附近的高度。如上面针对整体负载效应和局部负载效应介绍的，金属凹槽导致金属损失并且减小了金属线的电导。
图11A到11C示出了根据一个实施例的示例性各线和虚拟结构的图。图11A为类似于图10A形成的包括线1161、1162以及1163的结构的俯视图，除了虚拟结构630设置得靠近线1161、1162以及1163的纵向端并与线1161和1163的最外线相邻。虚拟结构630用于将倾斜非平面的隆起区(参见图10C)延伸到设置线1161、1162以及1163的线或阵列区外部的区域。通过添加虚拟结构630可以减小或消除在阵列的各线的纵向端处或附近以及阵列的最外线的边缘处或附近的金属凹槽。
图11b和11C示出了包括线1163和纵向端处的虚拟结构630的剖面图。如图11B所示，金属层1164的非水平区1164现在位于虚拟结构630和介质层1160之上。在图11C中金属层1164被电解抛光之后，线1163内的金属凹槽减少或消除。
可以根据应用调节虚拟结构630的数量和宽度以减小线1163内的任何金属凹槽。虚拟结构630可以构形成图11A所示的与线1161、1162以及1163相邻的一列，或者备选地多于一列。可以根据隆起的特性选择虚拟结构630的数量和结构，例如隆起的高度或非水平区的斜率。通过调节定义了金属线1161、1162以及1163与虚拟结构630之间空间的空间a和b同样可以操作虚拟结构630的结构。该空间通常大于或等于用于介质层的设计规则中允许的最小空间。此时，虚拟结构630显示为具有的深度等于线1161、1162以及1163深度的方形，但应该认识到虚拟结构630可以构形成任何形状或深度。因此可以多种方式操作虚拟结构630的多种属性。
图12示出了根据一个实施例与高密度线或阵列相邻的示例性虚拟结构。在本实施例中，与线1261、1262以及1263相邻并环绕设置连续的金属线1231。通过使隆起的倾斜非水平区移动远离上面介绍的具有图11A到11C的虚拟结构630的线，连续的金属线1231用于防止线1261、1262以及1263中的金属凹槽。应该理解可以使用多个金属线1231或额外的虚拟结构，例如图11A中的可以连接金属线1231。此外，金属线1231可以包括铜、铝、镍、铬、锌、镉、银、金、铑、钯、铂、锡、铅、铁、铟等。此外，金属线1231可以包括这些材料任何一种的合金。
图13示出了根据另一个实施例的示例性虚拟结构。图13中所示的示例性半导体器件非常类似于图11A中所示的示例性半导体器件，除了虚拟结构1330仅添加在各线1361、1362以及1363的纵向端部附近。此外，图13的虚拟结构1330已添加在各线1361、1362以及1363的纵向端部之间。如前所述，应该理解可以根据具体的应用使用任何数量的虚拟结构以及多种结构的虚拟结构。
图14示出了根据另一个实施例的示例性虚拟结构。图14中所示的示例性半导体器件非常类似于图13中所示的示例性半导体器件，除了虚拟结构1431由与图13所示的各方形或点相对的连续的线形成。然而，应该理解根据应用可以使用线和各结构的任何组合。
也可以将虚拟结构添加到半导体器件以减小这里介绍的多个效应。例如，如图15所示，对于线1540a到1540j，虚拟结构已添加在管芯的两个不同区域以减小局部负载效应和隆起效应。虚拟结构1530已添加到与高密度线或阵列相邻的区域以减小隆起效应。虚拟结构1530减小了以上针对图11A介绍的在各线处或附近的金属凹槽。此外，虚拟结构1532同样可以添加到开口(open)或低密度区域以增加平均图形密度并避免局部负载效应。虚拟结构1532减小了各线上的电流密度，该电流密度会引起以上针对图8介绍的电解抛光工艺期间在各线的端部处或附近的过抛光。
图16示出了根据另一个实施例的示例性半导体器件，对于线1640a到1640g减小了局部负载效应和隆起效应。图16中所示的示例性半导体器件类似于图15中所示的示例性半导体器件，除了虚拟结构1530添加在线1640a和1640b之间以及1560e和1640f之间。
此外，图15和16中所示的示例性半导体器件同样包括与半导体晶片上的管芯相邻的虚拟结构以减小了整体负载效应。
图17A到17AA示出了根据这里介绍的任何示例性实施例用于在半导体器件上形成虚拟结构的多种示例性形状。具体地，可以使用矩形、圆形、椭圆、三角、梯形、八边形、六角形、五角形等。然而应该理解根据特定的应用可以使用图17A到17AA中没有示出的其它形状形成本发明的虚拟结构。此外，虚拟结构可以配置为具有各种形状的线(例如参见图12和14)，包括多种截面形状。虚拟结构可以由不同的材料形成，例如二氧化硅和其它具有低介电常数的其它合适材料形成，例如氟化硅酸盐玻璃、聚酰亚胺、氟化聚酰亚胺、混合物/组合物、硅氧烷、有机聚合物，[阿尔法]-C：F，Si-O-C、聚对二甲苯/氟化聚对二甲苯、聚四氟乙烯、纳米多孔的氧化硅、纳米多孔的有机物等。如上所述，在一些情况中，虚拟结构可以由与介质层相同的材料形成。虚拟结构可以由以下金属形成，例如：铜、铝、镍、铬、锌、镉、银、金、铑、钯、铂、锡、铅、铁、铟等。此外，虚拟结构可以由这些材料任何一种的合金。
提供以上详细说明以介绍示例性实施例而不是限定性的。对于本领域中的技术人员来说显然可以在本发明的范围内有多种修改和变形。例如，添加到晶片用于减小整体负载效应的虚拟结构可以与用于局部负载效应、隆起效应或这两者的虚拟结构结合使用。此外，这里用于减小整体、局部或隆起效应具体介绍的示例性虚拟结构的形状和结构可以备选地根据应用用于解决任何这些效应或任何其它原因。因此，本发明由权利要求书限定而不是这里的说明。

Claims (91)

1.一种半导体结构，包括：
金属层；以及
介质层，包括：
凹槽和非凹槽区的图形，其中从非凹槽区电解抛光金属层并填充凹槽区形成多个互连线，以及
多个虚拟结构，其中虚拟结构位于介质层的非凹槽区。
2.根据权利要求1的半导体结构，其中由电解抛光装置产生的电解液流的直径定义了一段距离，以及
所述多个虚拟结构的一部分设置成距凹槽区小于或等于该距离。
3.根据权利要求1的半导体结构，其中多个虚拟结构的一部分设置成与所述多个互连线的至少一个相邻。
4.根据权利要求1的半导体结构，其中所述多个虚拟结构设置成与所述多个互连线的纵向端相邻。
5.根据权利要求1的半导体结构，其中所述多个虚拟结构的一部分设置在所述多个互连线的至少两个之间。
6.根据权利要求1的半导体结构，其中所述多个虚拟结构设置成与所述多个互连线的高密度区相邻。
7.根据权利要求1的半导体结构，其中所述多个虚拟结构设置成与低密度区中所述多个互连线的一部分相邻。
8.根据权利要求1的半导体结构，其中所述多个虚拟结构设置成与隔离线的两侧相邻。
9.根据权利要求1的半导体结构，其中所述多个虚拟结构的一部分设置成距所述凹槽区的距离大于或等于设计规则所允许的两个凹槽区之间的最小距离。
10.根据权利要求1的半导体结构，其中所述多个虚拟结构的一部分设置成距所述凹槽区的距离大于设计规则允许的两个凹槽区之间最小距离的至少两倍。
11.根据权利要求1的半导体结构，其中所述多个虚拟结构用金属填充。
12.根据权利要求1的半导体结构，其中所述多个虚拟结构为邻接的线。
13.根据权利要求1的半导体结构，其中所述多个虚拟结构包括金属线。
14.根据权利要求1的半导体结构，其中所述多个虚拟结构的宽度大于或等于所述多个互连线的宽度。
15.根据权利要求1的半导体结构，其中所述多个虚拟结构的密度大于或等于所述多个互连线的密度。
16.根据权利要求1的半导体结构，其中所述多个虚拟结构均匀地分布在与所述多个互连线相邻的区域中。
17.根据权利要求1的半导体结构，其中配置所述多个虚拟结构以减小所述多个互连线的至少一部分内的凹槽。
18.根据权利要求1的半导体结构，其中配置所述多个虚拟结构以增加至少部分所述半导体结构内的结构的平均密度。
19.根据权利要求1的半导体结构，其中配置所述多个虚拟结构以减小在所述多个互连线上形成的金属层的非水平区域。
20.根据权利要求1的半导体结构，其中电解抛光所述金属层以电隔离所述多个沟槽。
21.根据权利要求1的半导体结构，还包括设置在所述导电层和所述介质层之间的阻挡层。
22.根据权利要求1的半导体结构，还包括设置在所述导电层和所述介质层之间的籽晶层。
23.一种半导体结构，包括：
介质层，具有
多个沟槽，以及
多个虚拟结构，其中多个沟槽和多个虚拟结构被介质层隔开；以及
金属层，其中金属层填充了沟槽形成金属互连线。
24.根据权利要求23的半导体结构，其中所述金属层被电解抛光将所述多个沟槽电隔离。
25.根据权利要求23的半导体结构，其中由电解抛光装置产生的电解液流的直径定义了一段距离，以及
所述多个虚拟结构的至少一部分设置成距所述多个沟槽的至少一个小于或等于该距离。
26.根据权利要求23的半导体结构，其中所述多个虚拟结构的一部分设置成与所述多个沟槽的至少一个相邻。
27.根据权利要求23的半导体结构，其中所述多个虚拟结构设置成与所述多个沟槽的纵向端相邻。
28.根据权利要求23的半导体结构，其中所述多个虚拟结构的一部分设置在所述多个沟槽的至少两个之间。
29.根据权利要求23的半导体结构，其中所述多个虚拟结构设置成与所述多个沟槽的高密度区相邻。
30.根据权利要求23的半导体结构，其中所述多个虚拟结构设置成与所述多个沟槽的低密度区相邻。
31.根据权利要求23的半导体结构，其中所述多个虚拟结构设置成与隔离阀槽相邻。
32.根据权利要求23的半导体结构，其中所述多个虚拟结构的一部分设置成距所述沟槽的距离大于或等于设计规则所允许的两个沟槽之间的最小距离。
33.根据权利要求23的半导体结构，其中所述多个虚拟结构的一部分设置成距所述沟槽的距离大于设计规则所允许的两个沟槽之间最小距离的至少两倍。
34.根据权利要求23的半导体结构，其中所述多个虚拟结构用导电材料填充。
35.根据权利要求23的半导体结构，其中所述多个虚拟结构用铜填充。
36.根据权利要求23的半导体结构，其中所述多个虚拟结构为邻接的线。
37.根据权利要求23的半导体结构，其中所述多个虚拟结构包括金属线。
38.根据权利要求23的半导体结构，其中所述多个虚拟结构的每一个的宽度大于或等于所述多个沟槽的宽度。
39.根据权利要求23的半导体结构，其中所述多个虚拟结构的密度大于或等于所述多个沟槽的密度。
40.根据权利要求23的半导体结构，其中所述多个虚拟结构均匀地分布在与所述多个沟槽相邻的区域中。
41.根据权利要求23的半导体结构，其中配置所述多个虚拟结构以减小所述多个沟槽的至少一部分内的凹槽。
42.根据权利要求23的半导体结构，其中配置所述多个虚拟结构以增加至少部分所述结构内的金属结构的平均密度。
43.根据权利要求23的半导体结构，其中配置所述多个虚拟结构以减小在所述多个沟槽上形成的金属层的非水平区域。
44.一种半导体结构，包括：
多个半导体管芯，其中多个半导体管芯包括：
具有多个沟槽的介质层，以及
填充沟槽形成互连线的金属层；以及
与多个半导体管芯相邻形成的多个虚拟结构。
45.根据权利要求44的半导体结构，其中由电解抛光装置产生的电解液流的直径定义了一段距离，以及
所述多个虚拟结构的至少一部分设置成距部分所述沟槽小于或等于该距离。
46.根据权利要求44的半导体结构，其中所述多个虚拟结构用金属填充。
47.根据权利要求44的半导体结构，其中所述多个虚拟结构用铜填充。
48.根据权利要求44的半导体结构，其中所述金属层同时形成在管芯和虚拟结构上。
49.根据权利要求44的半导体结构，其中所述多个虚拟结构为邻接的线。
50.根据权利要求44的半导体结构，其中所述多个虚拟结构包括与所述多个沟槽的至少一部分相邻形成的金属线。
51.根据权利要求44的半导体结构，其中所述多个虚拟结构设置在与半导体管芯相邻的区域中，半导体管芯延伸的距离大于或等于以下距离的较小者：
等于由电解抛光装置产生的电解液流的直径的距离，或
等于两个相邻管芯之间的距离。
52.根据权利要求44的半导体结构，其中所述多个虚拟结构的宽度大于或等于所述多个沟槽的宽度。
53.根据权利要求44的半导体结构，其中隔开所述多个虚拟结构的距离大于或等于隔开所述多个沟槽的最小距离。
54.根据权利要求44的半导体结构，其中所述多个虚拟结构均匀地分布在与所述多个管芯相邻的区域中。
55.根据权利要求44的半导体结构，其中配置所述多个虚拟结构以减小所述多个沟槽的至少一部分内的凹槽。
56.根据权利要求44的半导体结构，其中配置所述多个虚拟结构以增加至少部分半导体晶片上的金属结构的平均密度。
57.根据权利要求44的半导体结构，其中对所述金属层电解抛光以电隔离所述多个沟槽。
58.根据权利要求44的半导体结构，还包括设置在所述金属层和所述介质层之间的阻挡层。
59.根据权利要求44的半导体结构，还包括设置在所述金属层和所述介质层之间的籽晶层。
60.一种半导体结构的制备方法，包括：
形成介质层，其中该介质层包括凹槽区和非凹槽区；
在非凹槽区中形成多个虚拟结构；
形成金属层以覆盖介质层和虚拟结构；以及
电解抛光导电层以露出非凹槽区。
61.根据权利要求60的方法，其中形成金属层包括淀积金属层。
62.根据权利要求60的方法，其中形成金属层包括电镀金属层。
63.根据权利要求60的方法，其中所述多个虚拟结构的每一个具有的宽度大于或等于所述凹槽区的宽度。
64.根据权利要求60的方法，其中所述多个虚拟结构的每一个相互隔开相等的距离。
65.根据权利要求60的方法，其中所述虚拟结构和所述凹槽区之间的最小距离大于或等于凹槽区的设计规则。
66.根据权利要求60的方法，其中所述凹槽区为沟槽，当用金属层填充时形成互连线。
67.根据权利要求60的方法，其中所述多个虚拟结构用金属填充。
68.根据权利要求60的方法，其中电解抛光的作用包括将电解液流引导至所述金属层的表面。
69.一种互连结构的制备方法，包括：
形成介质层，其中介质层构图形成互连线；
形成与互连线相邻的多个虚拟结构；
形成金属层以覆盖构图的介质层和虚拟结构；以及
电解抛光金属层以隔离互连线。
70.根据权利要求69的方法，其中形成金属层包括淀积金属层。
71.根据权利要求69的方法，其中形成金属层包括电镀金属层。
72.根据权利要求69的方法，其中所述多个虚拟结构的每一个具有的宽度大于或等于互连线的宽度。
73.根据权利要求69的方法，其中所述多个虚拟结构的每一个相互隔开相等的距离。
74.根据权利要求69的方法，其中所述虚拟结构和所述互连线之间的最小距离大于或等于凹槽区的设计规则。
75.根据权利要求69的方法，其中所述多个虚拟结构用金属填充。
76.根据权利要求69的方法，其中电解抛光的作用包括将电解液流引导至所述金属层的表面。
77.一种半导体结构的制备方法，包括：
在半导体晶片上形成多个管芯，其中形成每个管芯包括：
形成具有凹槽区和非凹槽区的介质层；
在介质层上形成金属层并填充非凹槽区；
在介质层的非凹槽区中形成至少一个虚拟结构；以及
电解抛光金属层以露出非凹槽区。
78.根据权利要求77的方法，其中形成金属层包括淀积金属层。
79.根据权利要求77的方法，其中形成金属层包括电镀金属层。
80.根据权利要求77的方法，其中所述多个虚拟结构的每一个具有的宽度大于或等于非凹槽区的宽度。
81.根据权利要求77的方法，其中所述多个虚拟结构的每一个相互隔开相等的距离。
82.根据权利要求77的方法，其中所述虚拟结构和所述凹槽区之间的最小距离大于或等于凹槽区的设计规则。
83.根据权利要求77的方法，其中所述凹槽区限定沟槽，当用金属层填充时形成互连线。
84.根据权利要求77的方法，其中所述多个虚拟结构包括金属。
85.根据权利要求77的方法，其中所述多个虚拟结构包括与所述半导体晶片相同的材料。
86.根据权利要求77的方法，其中所述多个虚拟结构包括与所述介质层相同的材料。
87.根据权利要求77的方法，其中电解抛光的作用包括将电解液流引导至所述金属层的表面。
88.根据权利要求77的方法，其中所述虚拟结构从管芯延伸的距离大于或等于电解液流的直径或者等于相邻管芯之间的距离。
89.根据权利要求60的方法在半导体晶片上形成的半导体结构。
90.根据权利要求69的方法在半导体晶片上形成的半导体结构。
91.根据权利要求77的方法在半导体晶片上形成的半导体结构。
CNB028165098A 2001-08-23 2002-08-16 减小电解抛光工艺中的金属凹槽的虚拟结构 Expired - Fee Related CN100524644C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US31461701P 2001-08-23 2001-08-23
US60/314,617 2001-08-23

Publications (2)

Publication Number Publication Date
CN1547763A true CN1547763A (zh) 2004-11-17
CN100524644C CN100524644C (zh) 2009-08-05

Family

ID=23220680

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB028165098A Expired - Fee Related CN100524644C (zh) 2001-08-23 2002-08-16 减小电解抛光工艺中的金属凹槽的虚拟结构

Country Status (8)

Country Link
US (1) US20040253810A1 (zh)
EP (1) EP1419523A4 (zh)
JP (1) JP2005501412A (zh)
KR (1) KR101055564B1 (zh)
CN (1) CN100524644C (zh)
CA (1) CA2456301A1 (zh)
TW (1) TW573324B (zh)
WO (1) WO2003019641A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103692293A (zh) * 2012-09-27 2014-04-02 盛美半导体设备（上海）有限公司 无应力抛光装置及抛光方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1505653A1 (en) 2003-08-04 2005-02-09 STMicroelectronics S.r.l. Layout method for dummy structures and corresponding integrated circuit
US20050045993A1 (en) * 2003-08-28 2005-03-03 Sanyo Electric Co., Ltd. Semiconductor device with concave patterns in dielectric film and manufacturing method thereof
US7074710B2 (en) * 2004-11-03 2006-07-11 Lsi Logic Corporation Method of wafer patterning for reducing edge exclusion zone
JP5401135B2 (ja) * 2009-03-18 2014-01-29 株式会社ニューフレアテクノロジー 荷電粒子ビーム描画方法、荷電粒子ビーム描画装置及びプログラム
KR101067207B1 (ko) 2009-04-16 2011-09-22 삼성전기주식회사 트렌치 기판 및 그 제조방법
US20130075268A1 (en) * 2011-09-28 2013-03-28 Micron Technology, Inc. Methods of Forming Through-Substrate Vias
US8627243B1 (en) * 2012-10-12 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for optimizing conductor patterns for ECP and CMP in semiconductor processing
KR101976727B1 (ko) 2012-11-27 2019-05-10 에이씨엠 리서치 (상하이) 인코포레이티드 상호 연결 구조체 형성 방법
US11328992B2 (en) * 2017-09-27 2022-05-10 Intel Corporation Integrated circuit components with dummy structures

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59182541A (ja) * 1983-04-01 1984-10-17 Hitachi Ltd 半導体装置の製造方法
US5677244A (en) * 1996-05-20 1997-10-14 Motorola, Inc. Method of alloying an interconnect structure with copper
US5885856A (en) * 1996-08-21 1999-03-23 Motorola, Inc. Integrated circuit having a dummy structure and method of making
US6017437A (en) * 1997-08-22 2000-01-25 Cutek Research, Inc. Process chamber and method for depositing and/or removing material on a substrate
US6309956B1 (en) 1997-09-30 2001-10-30 Intel Corporation Fabricating low K dielectric interconnect systems by using dummy structures to enhance process
US6052375A (en) * 1997-11-26 2000-04-18 International Business Machines Corporation High speed internetworking traffic scaler and shaper
TW396524B (en) * 1998-06-26 2000-07-01 United Microelectronics Corp A method for fabricating dual damascene
US6395152B1 (en) * 1998-07-09 2002-05-28 Acm Research, Inc. Methods and apparatus for electropolishing metal interconnections on semiconductor devices
US6232231B1 (en) * 1998-08-31 2001-05-15 Cypress Semiconductor Corporation Planarized semiconductor interconnect topography and method for polishing a metal layer to form interconnect
US6709565B2 (en) * 1998-10-26 2004-03-23 Novellus Systems, Inc. Method and apparatus for uniform electropolishing of damascene ic structures by selective agitation
CN1264162A (zh) * 1999-02-13 2000-08-23 国际商业机器公司 用于铝化学抛光的虚拟图形
US6259115B1 (en) * 1999-03-04 2001-07-10 Advanced Micro Devices, Inc. Dummy patterning for semiconductor manufacturing processes
US6239023B1 (en) * 1999-05-27 2001-05-29 Taiwan Semiconductor Manufacturing Company Method to reduce the damages of copper lines
US6459156B1 (en) * 1999-12-22 2002-10-01 Motorola, Inc. Semiconductor device, a process for a semiconductor device, and a process for making a masking database
JP2002158278A (ja) * 2000-11-20 2002-05-31 Hitachi Ltd 半導体装置およびその製造方法ならびに設計方法
US6486066B2 (en) * 2001-02-02 2002-11-26 Matrix Semiconductor, Inc. Method of generating integrated circuit feature layout for improved chemical mechanical polishing
US6852630B2 (en) 2001-04-23 2005-02-08 Asm Nutool, Inc. Electroetching process and system

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103692293A (zh) * 2012-09-27 2014-04-02 盛美半导体设备（上海）有限公司 无应力抛光装置及抛光方法
CN103692293B (zh) * 2012-09-27 2018-01-16 盛美半导体设备（上海）有限公司 无应力抛光装置及抛光方法

Also Published As

Publication number Publication date
KR20040027990A (ko) 2004-04-01
EP1419523A4 (en) 2007-12-19
US20040253810A1 (en) 2004-12-16
CA2456301A1 (en) 2003-03-06
EP1419523A1 (en) 2004-05-19
WO2003019641A1 (en) 2003-03-06
JP2005501412A (ja) 2005-01-13
CN100524644C (zh) 2009-08-05
KR101055564B1 (ko) 2011-08-08
TW573324B (en) 2004-01-21

Similar Documents

Publication Publication Date Title
US6458696B1 (en) Plated through hole interconnections
CN1287441C (zh) 掺杂碳和硅的铜互连
US7189650B2 (en) Method and apparatus for copper film quality enhancement with two-step deposition
US6946066B2 (en) Multi step electrodeposition process for reducing defects and minimizing film thickness
CN1853262A (zh) 制造导电部件、通道和包括穿过晶片的导电通道的半导体部件方法和集成方案
CN1599028A (zh) 金属－绝缘体－金属电容器及互连结构
CN1433487A (zh) 在衬底上电沉积具有最小边缘隔绝的均匀薄膜的方法和设备
CN1677659A (zh) 穿通电极、设有穿通电极的隔片及其制造方法
CN1685086A (zh) 电抛光和电镀方法
CN1909206A (zh) 半导体元件中内连线结构的制造方法
CN1547763A (zh) 减小电解抛光工艺中的金属凹槽的虚拟结构
CN1236984A (zh) 用于进行精细布线的工艺
CN1731575A (zh) 半导体器件及其制造方法
CN1369912A (zh) 半导体集成电路及其制备方法
US9070752B2 (en) Electroplating methods for fabricating integrated circuit devices and devices fabricated thereby
CN1881557A (zh) 半导体内连接结构的顶金属线上的保护结构及其形成方法
CN1750249A (zh) 集成电路中的半导体装置及其制造方法
US6833323B2 (en) Method for forming patterned features at a semiconductor wafer periphery to prevent metal peeling
CN1250545A (zh) 半导体装置的布线形成方法及半导体装置
CN1682352A (zh) 电化学处理半导体基片的方法和形成电容器结构的方法
CN1676672A (zh) 电化学电镀电解液及在电镀表面电镀金属的方法
CN1622321A (zh) 半导体器件及其制造方法
US6841458B2 (en) Dopant interface formation
JP2005501412A5 (zh)
CN101074485A (zh) 电子部件制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090805

Termination date: 20180816

CF01 Termination of patent right due to non-payment of annual fee