KR101055564B1 - 전해 연마 공정에서 금속 리세스를 감소시키기 위한 더미구조들 - Google Patents

전해 연마 공정에서 금속 리세스를 감소시키기 위한 더미구조들 Download PDF

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Abstract

본 발명은 금속 상호접속들(140)을 제공하는 반도체 구조 및 반도체 구조 상의 금속층을 전해 연마하는 방법에 관한 것이다. 반도체 구조는 리세스 영역들(151r) 및 리세스되지 않은 영역들(151n)을 가진 유전층(151), 리세스 영역들을 채워 상호접속 라인들을 형성하는, 상기 구조 상에 형성된 금속층, 및 상호접속 라인들에 인접하게 배치된 다수의 더미 구조들(130)을 포함한다. 상기 방법은 리세스 및 리세스되지 않은 영역들을 가진 유전층을 반도체 웨이퍼 상에 형성하는 단계, 리세스 영역들에 인접한 더미 구조들을 형성하는 단계, 유전층 및 더미 구조들을 덮는 금속층을 형성하는 단계를 포함한다. 이어서 금속층이 전해 연마되어 리세스되지 않은 영역을 노출시킨다.

Description

전해 연마 공정에서 금속 리세스를 감소시키기 위한 더미 구조들{DUMMY STRUCTURES TO REDUCE METAL RECESS IN ELECTROPOLISHING PROCESS}
본 특허출원은 2001년 8월 23일에 출원된 전해 연마 공정에서 구리 리세스를 감소시키기 위한 더미 구조들을 추가하는 방법이라는 명칭의 미국 예비 출원 60/314,617의 우선권을 주장하며, 그 전체 내용이 여기에 참조로서 포함된다.
본 발명은 일반적으로 반도체 웨이퍼 상에 구조(structure)를 형성하는 것에 관한 것으로, 보다 구체적으로는 반도체 웨이퍼 상에 형성된 더미 구조에 관한 것이다.
반도체 소자들은 트랜지스터 및 상호접속 요소들의 생성을 위한 다수의 개별 처리 단계를 이용하여 반도체 웨이퍼 상에 제조 또는 가공된다. 반도체 웨이퍼와 관련 트랜지스터 단자들을 전기적으로 접속하기 위해, 반도체 소자의 부품으로서 도전성(예를 들어 금속) 트렌치, 비아 등이 유전체 내에 형성된다. 트렌치 및 비아는 트랜지스터들, 반도체 소자들의 내부 회로 및 반도체 소자 외부의 회로들 사이에 전기 신호 및 전력을 연결시킨다.
상호접속 요소들의 형성에 있어서 반도체 웨이퍼에는 예를 들어 마스킹, 에칭, 증착 공정이 가해져 원하는 반도체 소자의 전자 회로를 형성한다. 특히, 다수의 마스킹 및 에칭 단계가 행해져 반도체 웨이퍼 상의 유전층에 상호접속 라인용 트렌치 및 비아 역할을 하는 리세스 영역의 패턴을 형성할 수 있다. 이어서 반도체 웨이퍼 상에 금속층을 증착하는 증착 공정이 행해져 트렌치들과 비아들에 그리고 반도체 웨이퍼의 리세스되지 않은 영역들에도 금속을 증착시킨다. 패턴화된 트렌치들 및 비아들과 같은 상호접속들을 절연시키기 위해 반도체 웨이퍼의 리세스되지 않은 영역에 증착된 금속이 제거된다.
반도체 웨이퍼 상의 유전층의 리세스되지 않은 영역들에 증착된 금속은 슬러리 및 연마 패드가 사용되어 금속층을 물리적으로 제거하는 화학적 기계적 연마("CMP")를 이용하여 제거될 수 있다. CMP를 이용한 금속층의 제거에서 더미 구조들이 사용되어, 리세스되지 않은 영역들에 증착된 금속층보다는 구조적으로 약한 리세스 영역들에 증착된 금속층의 구조적 강도를 향상시킬 수도 있다. 그러나, 이러한 구조들은 구조적 강도를 증가시킬 목적으로 추가되기 때문에, 리세스 영역들에 금속층이 증착되기 전에 리세스 영역들에만 추가된다.
예시적인 일 실시예에서 반도체 구조는 리세스 영역들 및 리세스되지 않은 영역들을 갖는 유전층, 반도체 구조 상에 형성되어 리세스 영역들을 채우고 리세스되지 않은 영역들로부터 전해 연마되어 상호접속 라인들을 형성하는 금속층, 및 유전층의 리세스되지 않은 영역들에 형성되는 다수의 더미 구조들을 포함한다.
다른 실시예에 따르면, 반도체 구조를 형성하는 방법이 제공된다. 상기 방법은 리세스 영역들 및 리세스되지 않은 영역들을 갖는 유전층을 반도체 웨이퍼 상 에 형성하는 단계, 리세스되지 않은 영역들에 더미 구조들을 형성하는 단계, 유전층 및 더미 구조들을 덮는 금속층을 형성하는 단계, 및 도전층을 전해 연마하여 리세스되지 않은 영역들을 노출시키는 단계를 포함한다.
본 발명은 첨부 도면과 관련하여 하기의 상세한 설명을 참조로 보다 잘 이해될 수 있으며, 동일 부품들에는 동일 부호를 붙인다.
도 1a 및 도 1b는 더미 구조들을 포함하는 예시적인 반도체 구조들의 개략도 및 단면도를 각각 나타낸다.
도 2a 및 도 2b는 예시적인 전해 연마 장치 및 반도체 웨이퍼의 단면도 및 상면도를 각각 나타낸다.
도 3a 내지 도 3d는 반도체 소자의 예시적인 전해 연마 공정을 나타낸다.
도 4a 및 도 4b는 전해 연마 공정 후 반도체 소자의 예시적인 트렌치 및 더미 구조를 각각 나타낸다.
도 5는 예시적인 다마신 공정을 나타내는 예시적인 흐름도를 나타낸다.
도 6은 반도체 소자의 단일 다이에 인접하게 위치하는 예시적인 더미 구조들의 개략도를 나타낸다.
도 7은 반도체 소자의 다수의 다이에 인접하게 위치하는 예시적인 더미 구조들의 개략도를 나타낸다.
도 8은 반도체 소자의 저밀도 영역들 상의 라인에 인접하게 위치하는 예시적인 더미 구조들의 개략도를 나타낸다.
도 9는 반도체 소자의 저밀도 영역들 상의 라인에 인접하게 위치하는 예시적인 더미 구조들의 개략도를 나타낸다.
도 10a 내지 도 10f는 라인의 에지 가까이에 험프(hump) 효과를 나타내고 리세스를 형성하는 반도체 소자의 예시적인 라인 구조들을 나타내는 도면이다.
도 11a 내지 도 11c는 반도체 소자의 예시적인 라인 및 더미 구조들을 나타내는 도면이다.
도 12는 반도체 소자 상의 예시적인 더미 구조들의 개략도를 나타낸다.
도 13은 반도체 소자 상의 예시적인 더미 구조들의 개략도를 나타낸다.
도 14는 반도체 소자 상의 예시적인 더미 구조들의 개략도를 나타낸다.
도 15는 반도체 소자 상의 예시적인 더미 구조들의 개략도를 나타낸다.
도 16은 반도체 소자 상의 예시적인 더미 구조들의 개략도를 나타낸다.
도 17a 내지 도 17aa는 반도체 소자들 상에 더미 구조들을 형성하는데 사용될 수 있는 각종 예시적인 형상을 나타낸다.
본 발명의 보다 완전한 이해를 위해 다음 설명은 구체적인 물질들, 파라미터들 등의 다수의 구체적인 항목들을 설명한다. 그러나, 설명은 본 발명의 범위를 한정하기 위함이 아니라, 예시적인 실시예들의 보다 나은 설명을 가능하게 하기 위해 제공되는 것이다.
도 1a는 일 실시예에 따른 예시적인 반도체 구조의 개략도를 나타낸다. 예시적인 반도체 구조는 리세스 영역들 및 리세스되지 않은 영역들을 갖는 유전층, 리세스되지 않은 영역들에 형성된 더미 구조들, 및 리세스되지 않은 영역들에 형성된 금속을 포함한다. 구체적으로, 예시적인 반도체 구조는 리세스 영역들(151r) 및 리세스되지 않은 영역들(151n)을 가진 유전층(151)을 포함한다. 리세스 영역들(151r)은 금속층으로 채워져 상호접속 라인들(140)을 형성한다. 추가적으로, 더미 구조들(130)이 리세스 영역들(151r) 및 상호접속 라인들(140)에 인접한 리세스되지 않은 영역(151n)에 추가되었다.
더미 구조들(130)은 예를 들어 유전층(151)의 리세스되지 않은 영역들(151n)에 포함된 불활성 구조(inactive structure)들로서, 리세스 영역들(151r) 및 상호접속 라인들(140) 위로 보다 일정한 전류 밀도 및 연마 속도를 야기함으로써, 전해액 스트림의 연마 속도에 있어서의 변동을 감소시킨다. 연마 속도 변동의 감소는 예를 들어 리세스 영역들(151r) 내의 금속 리세스를 감소시켜 보다 균일한 상호접속 라인들(140)을 형성할 수 있다. 또한 더미 구조들(130)은 유전층(151)의 리세스되지 않은 영역(151n)에 추가되어 전기 도금 및 전해 연마 공정에 영향을 줄 수 있다.
도 1a에 나타낸 예시적인 구조에서, 더미 구조들은 유전층(151)에 형성된 상호접속 라인들(140)에 인접하여 둘러싸도록 구성된다. 그러나 더미 구조들(130)은 응용에 따라, 상호접속 라인들(140) 사이, 웨이퍼 상의 개별 반도체 다이들 사이 등을 포함하는, 상호접속 라인들(140)에 대한 여러 위치들에 배치될 수 있다. 또한, 더미 구조들(130)의 밀도, 간격, 형상 등의 구성은 특정 응용 및 특정 전해 연마 공정에 따라 여러 가지 방식들로 변경될 수 있다.
도 1b는 도 1의 라인 B-B에 대응하는 반도체 구조의 단면도를 나타낸다. 이 예시적인 실시예에서 패턴화된 유전층(151)이 반도체 기판층(102) 표면에 형성된다. 패턴화된 유전층(151)은 상호접속들의 트렌치들 또는 라인들을 형성하는 리세스 영역들(151r)을 포함한다. 또한 유전층(151)은 상호접속 라인들을 절연하는데 부분적으로 기여하는 리세스되지 않은 영역들(151n)을 포함한다. 유전층(151)의 리세스되지 않은 영역(151n)에는 더미 구조(130)가 형성된다. 그리고 더미 구조(130)와 리세스되지 않은 영역들(151n) 및 리세스 영역(151r)을 모두 포함하는 구조 상부에 금속층(104)이 형성될 수 있다. 그러나, 금속층(104)은 도시한 바와 같이 리세스 영역(151r) 및 더미 구조(130) 내에 금속층(104)이 존재하도록 리세스되지 않은 영역(151n)까지 전해 연마된다. 유전층(151)의 리세스되지 않은 영역(151n)에 위치하는 더미 구조(130)는 리세스 영역들(151r)에 대해 보다 일정한 전류 밀도 및 연마 속도를 야기함으로써 전해액의 연마 속도에 있어서의 변동을 감소시킨다.
유전층(151)은 종래의 포토마스킹, 포토리소그래피, 마이크로리소그래피 등의 공지된 패터닝 방법에 의해 증착 및 패턴화될 수 있다. 유전층(151)은 화학적 기상 증착, 스핀-온 등 임의의 종래의 증착법을 이용하여 기판층(102) 상에 형성될 수 있다. 유전층(151)은 미리 형성된 층 위에 형성될 수도 있는 것으로 인식되어야 한다. 유전층은 예를 들어 산화규소(SiO2)가 될 수 있다. 많은 경우 낮은 "k" 값 물질이라고 하는 낮은 유전상수를 갖는 유전층 물질을 선택하는 것이 바람직하다. 이러한 낮은 k 물질들은 불소화 규산염 유리, 폴리이미드, 불소화 폴리이미드, 혼성체/복합체, 실록산, 유기 중합체, [알파]-C:F, Si-O-C, 파릴렌/불소화 파릴렌, 폴리테트라플루오로에틸렌, 나노 다공성 실리카, 나노 다공성 유기물 등을 포함한다. 일반적으로, 낮은 k-물질(즉, 약 3.0 미만)은 인접 라인들 사이의 정전용량 결합 및 "크로스토크(cross-talk)"를 감소시킴으로써 상호접속 라인들 사이에 보다 양호한 전기 절연을 제공한다.
배리어층(154)이 트렌치 및 비아의 벽을 포함하는 전체 패턴화된 유전층을 덮을 수 있도록, 배리어층이 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 원자층 증착(ALD) 등의 임의의 공지된 방법으로 유전층 상에 증착된다. 배리어층(154)은 다음의 금속층(104) 증착 후 금속(예를 들어 구리)이 유전층(151)으로 확산되는 것을 막는 역할을 한다. 유전층(151)으로의 금속의 확산은 유전층(151)의 성능을 저하시킬 수도 있다. 배리어층(154)은 티타늄, 탄탈, 텅스텐, 티타늄 질화물, 탄탈 질화물, 텅스텐 질화물 또는 그 밖의 적당한 물질과 같이 금속의 확산에 저항력이 있는 적절한 도전성 물질로 형성될 수 있다. 일부 응용에서는 배리어층(154)이 생략될 수 있다. 예를 들어, 유전체가 금속층(104)의 확산에 대해 충분히 저항력을 갖는 경우, 또는 어떠한 금속층(104)의 확산도 반도체 소자의 성능에 악영향을 주지 않는 경우, 배리어층(154)이 생략될 수도 있다.
예를 들어 금속층(104)이 유전층(151) 위에 이어서 전기 도금되는 경우에는 일반적으로 시드층이 증착된다. 시드층은 일반적으로 금속층(104)이 전기 도금될 수 있는 기타 도전성 물질 또는 금속 박층이다.
그리고 배리어층(154) 표면, 또는 배리어층이 불필요하다면 유전층(151) 상에 금속층(104)이 증착된다. 금속층(104)은 예를 들어 PVD, CVD, ALD, 전기 도금, 비전기 도금 또는 기타 편리한 방법에 의해 증착된다. 금속층(104)은 예를 들어 구리이거나, 또는 구리, 알루미늄, 니켈, 크롬, 아연, 카드뮴, 은, 금, 로듐, 팔라듐, 백금, 주석, 철, 인듐 등의 기타 적절한 도전성 물질이다. 추가적으로, 금속층(104)은 상기 물질들의 합금을 포함할 수 있다.
다음 설명은 전해 연마 공정의 연마 속도 변동을 감소시키는데 사용될 수 있는 추가 예시적인 더미 구조들을 포함한다. 예시적인 실시예의 설명을 돕기 위해 설명은 예를 들어 전류 밀도 및 연마 속도에 있어서 변동을 일으킬 수 있는 몇 가지 예시적인 구조들을 포함한다. 예시적인 구조들은 더미 구조들을 채용할 수 있는 구조들에 한하거나 한정하고자 함이 아니다.
도 2a는 반도체 웨이퍼(100)로부터 금속층(104)을 전해 연마하는데 사용될 수 있는 전해 연마 장치의 예시적인 단면도를 나타낸다. 반도체 웨이퍼(100)는 기판층(102)을 포함할 수도 있다. 기판층(102)은 예를 들어 실리콘 및/또는 특정 응용에 따라 갈륨 비화물 등의 기타 다양한 반도체 물질을 포함할 수도 있다.
전해 연마 장치의 노즐(110)은 전해액 스트림(106)을 금속층(104)의 표면 일부로 보낸다. 전해액(106)은 인산, 오르토인산(H3PO4) 등 임의의 편리한 전기 도금액을 포함한다. 예를 들어 일 실시예에서 전해액(106)은 약 60 중량% 내지 약 85 중량%의 농도를 갖는 오르토인산이다. 또한, 전해액(106)은 예를 들어 글리콜을 10 내지 40% 포함할 수 있다. 그러나, 전해액(106)의 농도 및 조성은 특별한 응용에 따라 달라질 수 있는 것으로 인식되어야 한다.
전해액 스트림(106)을 금속층(104)으로 보내는 공정에서, 전원(112)은 노즐(110)에 배치된 전극(108)(캐소드) 및 금속층(104) 상의 전극(애노드)에 반대 전하(opposing charge)를 공급한다. 전원(112)은 예를 들어 정전류 또는 정전압 모드로 동작할 수 있다. 금속층(104)에 대해 전해액(106)을 양으로 충전하도록 구성된 전원(112)을 통해, 금속층(104)의 금속 이온들이 표면으로부터 제거된다. 이러한 방식으로 전해액 스트림(106)은 전해액 스트림(106)과 접촉된 금속층(104)의 일부를 전해 연마한다.
또한, 도 2a에 나타낸 바와 같이, 웨이퍼(100)는 회전되고 X축을 따라 이동되어 금속층(104)의 전체 표면을 전해액 스트림(106)에 위치시키고 표면을 균일하게 전해 연마한다. 예를 들어 전해액(106)은 웨이퍼(100)를 회전시키는 동시에 웨이퍼(100)를 X 방향으로 이동시킴으로써 금속층(104)의 표면을 따라 나선형 경로를 만들 수 있다. 혹은 웨이퍼(100)는 고정되는 한편, 노즐(110)이 이동하여 전해액 스트림(106)을 금속층(104)의 원하는 위치에 인가할 수 있다. 또한, 웨이퍼(100)와 노즐(110) 모두 이동하여 전해액 스트림(106)을 금속층(104)의 원하는 위치에 인가할 수 있다. 전해 연마의 예시적인 설명은 2000년 2월 4일 출원된 반도체 소자 상의 금속 상호접속을 전해 연마하는 방법 및 장치라는 명칭의 미국 특허 출원 09/497,894호에서 찾을 수 있으며, 이의 전체가 여기에 참조로서 포함된다.
도 2b는 반도체 웨이퍼(100) 상에 형성된 다이들(118)의 예시적인 구성의 상면도를 나타낸다. 각각의 다이(118)는 하부에 놓인 유전층(151)(도 1b) 내에 형성된, 여기서 수직선으로 나타낸 트렌치들 또는 라인들을 포함한다. 종종 전해 연마 공정이 시작될 때, 다이들(118)의 트렌치 영역들을 포함하는 웨이퍼(100)의 전체 표면이 금속층(104)으로 덮여진다(도 2a). 경로(10)는 전해액 스트림(106)이 웨이퍼(100)에서 이동할 때 전해액 스트림(106)의 예시적인 경로를 나타낸다.
전해 연마 공정이 시작될 때, 전해액 스트림(106)에 의해 접촉되는 웨이퍼(100)의 표면 일부는 스트림의 단면에 걸쳐 거의 동일한 양의 금속을 갖는다. 금속층(104)(도 2a)은 전해액 스트림(106)에 의해 제거되어 비-트렌치 영역들을 노출시키고 트렌치들 내의 금속층(104)(도 2a)을 전기적으로 절연시킨다. 이것이 일어날 때, 전해액 스트림(106)에 접촉된 웨이퍼(100)의 일부는 트렌치 영역들 내의 금속층(104)의 일부(도 2a)가 잔존하기 때문에 스트림의 위치에 따라 변화하는 금속 양을 갖게 된다.
예를 들어, 도 2b에서 전해액 스트림(106)은 다이(118) 상부에 위치한다. 금속층(104)(도 2a)이 전기 도금될 때, 다이(118)의 비-트렌치 영역들은 트렌치 영역들보다 적은 금속을 갖게 된다. 전해액 스트림(106)이 경로(10)를 따라 일주할 때, 트렌치 영역들의 양과 비-트렌치 영역들의 양, 및 이렇게 전해액 스트림(106) 내의 웨이퍼(100) 표면 상에 금속층(104)(도 2a)으로 덮여지는 영역은 임의의 소정 위치에 따라 달라진다.
다이들(118) 사이의 필드로부터의 금속 제거로 인한 전해액 스트림(106) 내의 웨이퍼(100) 상의 금속 영역에 있어서의 변화는, 여기서 "전역적 로딩 효과"라고 언급되는 효과를 일으킬 수 있다. 하기에 보다 상세히 설명하는 바와 같이, 전역적 로딩 효과는 전해액의 연마 속도를 트렌치 영역들의 에지들의 근처에서 변동시킬 수 있다.
도 3a 내지 도 3d는 전해액 스트림(106)이 비-트렌치 영역 상부의 다이(118)에 인접한 위치로부터 다이(118) 상부의 전체 트렌치 영역의 위치로 이동할 때의 전역적 로딩 효과를 나타낸다. 도 3a에 나타낸 바와 같이, 전원(112)(도 2a)이 정전류 모드로 구동하고 있다면, 비-트렌치 영역들에서의 금속층(104)(도 2a)이 거의 균일하기 때문에 전해액 스트림(106) 내의 전류 밀도가 비교적 낮다. 전해액 스트림(106) 내의 전류 밀도는 웨이퍼(100)(도 2a)의 비-트렌치 영역에서 전해 연마되고 있는 표면이 거의 균일하기 때문에 스트림의 어느 한 특정 부분에서 더 크지 않다.
도 3b는 스트림이 다이(118)에 이르러 다이(118)의 가장 왼쪽 트렌치들 또는 라인들을 전해 연마하기 시작할 때의 전해액 스트림(106)을 나타낸다. 전해액 스트림(106)의 일부는 이제 다이(118)의 트렌치 영역들 내의 금속을 전해 연마한다. 다이(118) 상에 있는 전해액 스트림(106)의 일부 내의 전류 밀도는 도 3a에서의 스트림의 전류 밀도에 비해 증가하여 최대값에 이른다. 전류 밀도는 트렌치 영역들 내의 금속이 다이(118) 바깥쪽의 비-트렌치 영역들에서의 배리어층(154)(도 1b) 또는 유전층(151)(도 1b)보다 쉽게(즉, 저항이 적게) 연마되기 때문에 이 스트림의 일부에서 증가한다.
도 3c는 스트림이 다이(118) 상부로 더 진행하여 다이(118)의 더 큰 영역을 전해 연마하기 시작할 때의 전해액 스트림(106)을 나타낸다. 도 3c에서 트렌치 영역 상부의 전해액(106)의 전류 밀도는 전해액 스트림(106)에 의해 현재 커버된 금속 영역이 확대되었기 때문에 감소된다. 전해액 스트림(106)이 다이(118) 상부로 완전히 이동하면, 전류 밀도는 도 3d에서의 일정 값으로 더욱 감소된다. 스트림은 다이(118) 상부에 완전히 남게 되는 동안은, 전류 밀도가 이 일정한 값으로 남게 될 것이다. 전해액 스트림(106)이 다이(118) 상부로 이동하여 금속 영역이 확대됨에 따라, 스트림의 전류 밀도는 변동한다. 다이(118) 상부에 있는 전해액 스트림(106)의 일부 내에서의 전류 밀도 변동은 금속층의 연마 속도를 변화시킨다. 구체적으로, 전류 밀도 및 연마 속도의 변화는 다이(118)의 에지 근처 또는 에지에서 일어난다.
도 4a는 전해액 스트림이 다이(118) 상부로 이동할 때 전해액 스트림의 전류 밀도 변동 및 대응하는 연마 속도 변동의 결과를 나타낸다. 구체적으로, 도 4a는 도 3a 내지 도 3d에 나타낸 바와 같이 연마액 스트림(106)에 의해 연마된 다이(118)(도 3a)의 가장 왼쪽의 트렌치들(420, 422, 424, 426)을 나타낸다. 도시한 바와 같이, 가장 왼쪽 트렌치(420) 내에서 가장 큰 범위로 금속이 연마되었다. 트렌치(420) 내의 과도한 연마를 금속 리세스라 한다. 스트림이 다이(118) 상부로 이동함에 따라 연마 속도가 감소하기 때문에, 나머지 트렌치들(422, 424, 426) 내의 금속 리세스는 트렌치들이 다이(118)의 에지에서 멀어짐에 따라 점차 감소한다. 이에 따라, 트렌치(426)의 오른쪽 트렌치들은 전류 밀도 및 연마 속도가 과감하게 변동하지 않는 한편 스트림이 완전히 다이(118) 상부에 있기 때문에 거의 금속 리세스를 갖지 않을 수 있다.
도 3a 내지 도 3d를 참조하여 상술한 바와 같이, 전해액 스트림이 다이(118) 상부로 이동할 때, 다이(118)의 가장 왼쪽 에지만이 스트림 아래에 있을 때 전류 밀도 및 연마 속도가 가장 크다. 다이(118)가 스트림 경로에 더 많이 놓여 있을 때 전류 밀도가 감소한다. 따라서, 트렌치(420)의 오른쪽에 있는 트렌치들의 금속 리세스는 레벨이 에지 근처보다 적게 변동하여 스트림이 완전히 다이(118) 상부에 있을 때 도달하는 전류 밀도에 있어서의 보다 적은 변동에 상당하게 될 때까지 감소한다. 트렌치들(420, 422, 424, 426)의 금속 충진에 있어서의 금속 리세스 및 높이 차는 금속 라인의 컨덕턴스를 변동시킬 수 있어 반도체 소자의 성능에 악영향을 줄 수 있다.
도 4b는 예시적인 더미 구조들을 나타낸다. 도시한 바와 같이, 더미 구조들(428, 430, 432)은 다이(118)의 에지 및 가장 바깥쪽 트렌치(420)에 인접하게 포함되었다. 트렌치(420)에 인접하게 배치된 더미 구조들(428, 430, 432)은 다이(118)의 트렌치들에 대해 보다 일정한 전류 밀도 및 연마 속도를 야기함으로써 전해액 스트림의 연마 속도 변동을 감소시킨다. 전류 밀도는 이제 더미 구조들 상부에서 주로 변동하게 되고 금속 리세스는 더미 구조들(428, 430, 432) 내에서 발생하게 된다. 스트림이 트렌치(420)에 이르면, 스트림의 대부분 또는 모두가 더미 구조들(428, 430, 432) 상부에 있게 되고, 스트림의 전류 밀도는 트렌치들에 대해 비교적 일정하게 유지된다. 따라서, 더미 구조들은 도 4a의 트렌치들 내에서 발견된 금속 리세스를 감소시키고 보다 균일한 트렌치들을 형성하게 된다.
더미 구조들(428, 430, 432)은 금속층이 증착된 유전층과 동일한 물질을 포함하거나, 특정 응용에 적합한 그 밖의 다른 물질을 포함할 수 있다. 더미 구조들(428, 430, 432)이 유전층과 동일한 물질로 형성되면, 더미 구조들(428, 430, 432)은 트렌치들(420, 422, 424, 426)이 형성되는 것과 동시에 형성될 수 있다. 그리고 금속층은 트렌치들(420, 422, 424, 426)(도 4a) 상부에 적층되는 동시에 더미 구조들(428, 430, 432) 상부에 적층될 수 있다. 혹은, 더미 구조들(428, 430, 432)은 트렌치들(420, 422, 424, 426)이 형성되기 전 또는 후에 형성될 수 있다. 더미 구조들(428, 430, 432)이 유전층과 다른 물질, 예를 들어 구리 또는 그 밖의 물질로 형성되면, 임의의 편리한 공정에 의해 물질이 증착된 후 패턴화되어 원하는 구성의 더미 구조들(428, 430, 432)을 형성할 수 있다. 또한, 더미 구조들(428, 430, 432)은 다이(118)의 트렌치(420)와 비슷한 기하학적 크기의 트렌치일 수도 있고, 또는 응용이나 전기 도금 속성에 따라 다른 형상 및 크기일 수도 있다. 다수의 추가적인 형상 및 구성에 대해서는 후술한다.
도 5는 예시적인 다마신 공정을 설명하는 흐름도이다. 블록(500)에서 리세스 및 리세스되지 않은 영역들을 갖는 웨이퍼가 제공된다. 웨이퍼 상에 제공된 패턴화된 유전층이 리세스 및 리세스되지 않은 영역들을 형성한다. 또한, 웨이퍼는 개개의 반도체 소자로의 처리를 마치고 분할될 개개의 다이들로 분할된다. 그리고 블록(502)에서 웨이퍼 상에 더미 구조들이 포함될 수 있다. 더미 구조들은 개개의 다이의 바깥쪽에 위치하거나, 혹은 후술하는 바와 같이 라인들 또는 고밀도 패턴들에 인접한 개개의 다이 내에 위치할 수 있다. 블록(504)에서 금속층이 증착되어, 금속층은 유전층 내의 리세스 영역들은 물론 리세스되지 않은 영역들도 채운다. 그리고 블록(506)에서 금속층이 전해 연마되어 유전층의 리세스되지 않은 부분들로부터 금속층을 제거하고 금속 구조들을 절연시킨다. 예시적인 다마신 공정에 사용되는 물질들 및 방법들은 임의의 편리한 물질들 및 공정이 될 수 있다.
흐름도에 나타낸 공정에 대해 많은 변형이 행해질 수 있는 것으로 인식되어야 한다. 예를 들어 블록(504)에서 금속층의 증착 전에 배리어/시드층이 추가될 수 있다. 추가적으로, 도 5의 각 블록은 웨이퍼를 마스킹하고 에칭하여 더미 구조들 및 리세스 영역들을 형성하는 등, 명백하게 설명하지 않은 여러 공정을 포함할 수 있다. 또한, 다마신 공정은 단일 및 이중 상감 응용에 적용될 수 있다.
도 6은 단일 다이(118)에 인접한 예시적인 더미 구조들의 개략도를 나타낸다. 도시한 바와 같이, 다이(118)에 인접한 영역들에 더미 구조들(630)이 형성되었다. 본 실시예에서 더미 구조들(630)은 다이(118)의 각 측면으로부터 적어도 간격 "a"만큼 확장하는 영역에 위치한다. 간격은 간격(D)보다 크거나 같게(즉, a>D) 선택되었으며, D는 전해액 스트림(106)의 직경과 같다. 더미 구조들(630)은 다이(118) 상부를 지나는 전해액 스트림(106)의 비교적 일정한 전류 밀도를 유지하는 역할을 한다. 더미 구조들(630)의 밀도는 더미 구조들 사이의 공간에 대한 더미 구조 크기의 비를 변화시킴으로써 조절될 수 있다. 더미 구조들(630)의 크기 및 형상은 특정 응용에 따라 변화할 수 있다. 또한 더미 구조들(630)은 다이(118) 주위의 인접하는 라인들 또는 트렌치들로서 구성될 수 있다. 또한, 응용에 따라 임의의 개수의 더미 구조들(630)이 사용될 수 있는 것으로 인식되어야 한다.
도 7은 다른 실시예에 따른 4개의 다이(118)에 인접한 예시적인 더미 구조들의 개략도를 나타낸다. 도 7의 구성은 본 실시예에서 단일 다이(118)에 인접한 더미 구조들(630)이 전해액 스트림(106)의 직경(D)보다 크거나 같지 않은 것을 제외하고 도 6과 비슷하다. 간격(b, c)은 인접한 다이들(118)간에 각각 수평 및 수직 분리선과 같게 도시한다. 전해액 스트림(106)이 어떤 다이(118)로부터 다음으로 이동할 때, 각 다이(118)의 트렌치 구조들은 스트림의 전류를 분배한다. 따라서, D보다 짧은 간격(b 및/또는 c)으로 다이들(118) 간에 더미 구조들(630)을 추가함으로써 아주 일정한 정전류 밀도가 유지될 수 있다.
도 5에 나타낸 공정 및 도 6과 도 7에 나타낸 예시적인 구조들에 대해 많은 변형이 행해질 수 있는 것으로 인식되어야 한다. 예를 들어 도 6 및 도 7의 더미 구조들은 도 17a-17aa를 참조하여 후술하는 것과 같이 정사각형 이외의 형상을 가질 수 있고, 다이(118)에 인접한 하나 이상의 라인이 될 수 있다.
여기서 "국소적 로딩 효과"라고 언급되는, 다이의 국소적 영역들에서 일어난다는 점을 제외하고는 전역적 로딩 효과와 비슷한 추가적인 효과가 전해 연마 시에 일어날 수도 있다. 국소적 로딩 효과는 다이 상의 구조들에 인접한 필드들 또는 비-트렌치 영역들로부터 금속이 연마될 때 일어날 수 있다. 전해 연마 공정은 다이의 비-트렌치 영역들로부터 금속을 제거하기 때문에, 금속 영역의 양이 감소한다. 전해 연마 공정이 정전류 모드에서 진행되면, 전해액 스트림의 전류는 다이에 남아있는 트렌치 영역에 집중되며, 이는 저밀도 패턴 영역 및 고밀도 패턴 영역의 경계에 높은 전류 밀도를 일으킬 수 있다. 트렌치 영역들에서 고밀도 전류 밀도는 트렌치 내에 금속 리세스를 생기게 할 수 있는 과도 연마 및 종료점(end point) 검출을 어렵게 할 수 있다.
또한, 전해 연마 공정이 정전압 모드에서 동작할 때 국소적 로딩 효과가 일어날 수 있다. 다시 도 2a를 참조하면, 전해 연마 장치를 통하는 전류는 캐소드와 애노드 사이에 4개의 주요 저항 소스를 갖는다. 제1 저항 소스(R1)는 전해액 스트림(106)의 저항이다. 제2 저항 소스(R2)는 웨이퍼(100) 표면과 전해액 스트림(106)간 경계면에 있다. 제3 저항 소스(R3)는 연마되는 웨이퍼(100)의 일부로부터 웨이퍼(100)의 에지에 있는 전극까지의 저항이다. 제4 저항 소스(R4)는 노즐 전극(108)(캐소드)과 전해액 스트림(106)간 경계점에서의 저항이다. 정전압 모드로 시스템에 흐르는 전류(I)는 다음과 같다:
I = V/(R1 + R2 + R3 + R4)
여기서, V는 전원(112)의 연마 전압이다.
전해 연마 공정이 비-트렌치 영역들로부터 금속을 제거할 때, 스트림 내 금속 영역의 양이 감소되므로 제2 저항(R2)이 감소한다. 그러나, 전해액 스트림(106)의 전류는 총 저항(R(R1+R2+R3+R4))에 좌우되고, 총 저항(R)은 금속 영역이 감소할 때 R2에 비례하여(즉, 빠르게) 감소하지 않는다. 따라서, 전류가 금속 영역의 감소에 비해 적게 비례하여 감소하기 때문에 전류 밀도 및 연마 속도는 나머지 트렌치 영역들에서 증가한다. 이러한 효과는 상술한 바와 같이 트렌치 영역들에서 금속 리세스를 발생시킬 수 있다. 이 효과는 다이 상의 저밀도 패턴 영역들에서 특히 강조된다.
도 8은 일 실시예에 따라 다이의 저밀도 영역들 상의 라인들에 인접하게 위치하는 예시적인 더미 구조들의 개략도를 나타낸다. 라인들(840a∼840j)은 다이 상의 저밀도 패턴들이다. 더미 구조들(630)은 낮은 패턴 밀도 영역들에 인접하여 둘러싸도록 배치된다. 더미 구조들(630)은 다이의 다른 저밀도 영역들에서 금속 구조들의 평균 밀도를 증가시킨다. 금속 구조들의 평균 밀도 증가는 전해액 스트림의 전류 변화를 감소시키고 금속 리세스를 감소시킨다. 또한, 라인들(840a∼840j)간 정전용량을 감소시키기 위해, 공간 분리선들(840a∼840j) 및 더미 구조들(630)은 예를 들어 구조들의 설계 규정의 최소 공간보다 2배 또는 3배 더 크게 하는 등, 유전층의 설계 규정으로 허용된 최소 공간보다 크거나 같다. 다른 실시예들에서 응용에 따라 공간(a, b)은 훨씬 더 클 수 있다. 또한, 더미 구조들의 개수 및 형상은 특정 응용에 따라 달라질 수 있다.
도 9는 다른 실시예에 따른 다이의 저밀도 영역들 상의 라인들에 인접하게 위치하는 예시적인 더미 구조들의 개략도를 나타낸다. 본 실시예에서 라인들(940a∼940g)은 다이의 저밀도 영역에 위치하며, 또한 라인들간에 위치하는 공간, 예를 들어 라인(940a, 940b)간 공간을 포함한다. 더미 구조들(630)은 라인들(940a∼940g)에 인접하게 940a와 940b 등의 인접 라인들간 공간, 및 940e와 940f 사이의 공간에도 배치된다. 더미 구조들(630)은 인접 라인들간 공간에 배치되어 이러한 저밀도 영역들에서 국소적 로딩 효과를 감소시킨다. 특히, 더미 구조들(630)은 라인들(940a∼940b) 상에서 전류 포커스, 즉 전류 밀도의 농도를 감소시킨다. 라인(940a)은 일반적으로 라인(940a, 940b)사이의 간격이 커질 경우 절연 라인 또는 아이소라인(isoline)이라 한다.
금속층이 다이의 고밀도 패턴화 영역들 상에 전기 도금되는 전기 도금 공정 에서, 여기서는 "험프 효과"라 하는 효과가 발생할 수 있다. 험프 효과는 전해 연마 공정에서 특히 다이의 고밀도 패턴화 영역들 상부에 일어날 수 있는 금속의 도금 또는 상승된 레벨의 영역이다. 험프 효과는 트렌치 영역들의 에지들 상부의 금속층의 경사 또는 수평이 아닌 표면 영역을 포함한다. 평면이 아닌 표면은 금속 표면 평탄화에 어려움을 일으킬 수 있다. 구체적으로, 경사진 영역이 전해 연마될 때 라인들의 세로 단부들에 또는 그 부근에, 그리고 라인들의 고밀도 영역의 가장 바깥쪽 라인들의 에지들에 또는 그 부근에 리세스가 존재할 수 있다.
도 10a∼도 10f는 라인들의 세로 에지들 가까이에 험프 효과를 나타내고 리세스를 형성하는 예시적인 트렌치 구조들의 처리 흐름을 나타낸다. 도 10a는 유전층(1060)에 형성된 리세스 영역 또는 트렌치의 단면도를 나타낸다. 유전층(1060)은 산화규소 및 특정 응용에 따른 기타 낮은 유전상수 물질 등, 도 1a에 관해 상술한 것과 유사한 물질로 형성될 수 있다. 또한 배리어 및/또는 시드층(1070)이 응용에 따라 유전층(1060) 상에 증착될 수 있다. 배리어 및/또는 시드층(1070)은 또한 도 1a에 관해 상술한 것과 유사한 물질로 이루어질 수도 있다. 도 10b는 유전층(1060)에 형성된 3개의 트렌치들 또는 라인들(1061, 1062, 1063)의 단면도를 나타낸다.
이어서 도 10c 및 도 10d의 단면도 및 상면도로 각각 나타낸 바와 같이 구조는 금속층(1064)으로 도금된다. 도 10c 및 도 10d에 나타낸 바와 같이, 트렌치들 상부의 과다한 도금은 고밀도 패턴화 영역 상부에 험프를 형성한다. 험프의 높이는 h3으로 나타내며, 이는 유전층(1060)의 패턴화되지 않은 영역들 상부의 금속 도 금의 높이(h1)와 유전층(1060)의 평탄화되지 않은 영역들 상부의 금속 도금의 높이(h2)와의 차이다. 금속층(1064)의 수평이 아닌 영역은 1066으로 나타낸다. 라인들(1061, 1062, 1063)(도 10a 및 도 10b)의 에지들 부근에서 도금이 h1에서 h3으로 이행하는 간격은 w1 및 w2로 나타낸다.
도 10e 및 도 10f는 금속층(1064)이 유전층(1060)까지 전해 연마되어 라인들(1061, 1062, 1063)을 절연시킨 후의 구조를 나타낸다. 수평이 아닌 금속 영역들(1066)을 가진 금속층(1064)의 전해 연마는 라인들(1061, 1062, 1063) 내에 금속 리세스를 일으킬 수 있다. 가장 높은 영역들을 우선 연마하는 화학적 기계적 연마와 달리, 전해 연마는 높이 차이와 무관하게 거의 동일한 속도로 금속층(1066)의 노출 표면을 연마한다. 이것에 의해 라인들(1061, 1062, 1063)의 단부에 또는 그 부근에, 그리고 가장 바깥쪽 라인들, 이 경우에는 바깥 라인들(1061, 1063)의 에지들에 또는 그 부근에 리세스를 갖는 금속층(1064)이 형성될 수 있다. 리세스는 라인의 에지에서의 금속과 금속층(1064)의 중간 부근의 높이와의 높이 차(h4)를 특징으로 할 수 있다. 금속 리세스는 전역적 및 국소적 로딩 효과에 관해 상술한 바와 같이 금속 손실 및 금속 라인들의 컨덕턴스 감소를 일으킬 수 있다.
도 11a 내지 도 11c는 일 실시예에 따른 예시적인 라인들 및 더미 구조들을 나타낸다. 도 11a는 더미 구조들(630)이 라인들(1161, 1162, 1163)의 세로 단부들 및 가장 바깥쪽 라인들(1161, 1163)에 인접하게 배치되는 점을 제외하고 도 10a와 비슷하게 형성된 라인들(1161, 1162, 1163)을 포함하는 구조의 상면도이다. 더미 구조들(630)은 경사져 수평이 아닌 험프 영역들(도 10c 참조)을 라인(1161, 1162, 1163)이 위치하는 라인 또는 어레이 영역 바깥 영역까지 확장시키는 역할을 한다. 어레이의 라인들의 세로 단부들에 있는 또는 그 부근의, 그리고 어레이의 가장 바깥쪽 라인들의 에지들에 있는 또는 그 부근의 금속 리세스는 더미 구조들(630)의 추가에 의해 감소 또는 제거된다.
도 11b 및 도 11c는 세로 단부들에서 라인(1163) 및 더미 구조들(630)을 포함하는 단면도를 나타낸다. 도 11b에 나타낸 바와 같이, 금속층(1164)에서 수평이 아닌 영역(1164)은 이제 더미 구조들(630) 및 유전층(1160) 상에 있다. 도 11c에서 금속층(1164)이 전해 연마된 후 라인(1163) 내의 금속 리세스는 감소 또는 제거된다.
더미 구조들(630)의 개수 및 폭은 응용에 따라 조절되어 라인(1163) 내의 금속 리세스를 감소시킬 수 있다. 더미 구조들(630)은 도 11a에 나타낸 바와 같이 라인들(1161, 1162, 1163)에 인접한 하나의 행, 또는 하나의 행보다 더 크게 구성될 수 있다. 더미 구조들(630)의 개수 및 구성은 수평이 아닌 영역들의 험프 또는 경사의 높이 등, 험프의 특징에 따라 선택될 수 있다. 또한 더미 구조들(630)의 구성은 금속 라인들(1161, 1162, 1163)과 더미 구조들(630) 간에 공간을 형성하는 공간(a, b)을 조정함으로써 조작될 수 있다. 공간은 일반적으로 유전층의 설계 규정으로 허용된 최소 공간보다 크거나 같다. 이 경우, 더미 구조들(630)은 라인들(1161, 1162, 1163)의 깊이와 같은 깊이를 갖는 정사각형으로 나타내지만, 더미 구조들(630)은 임의의 형상 또는 깊이로 구성될 수 있는 것으로 인식되어야 한다. 따라서 더미 구조들(630)의 다양한 속성이 다양한 방법으로 조정되어 라인들의 에지들에서 금속 리세스를 감소 또는 제거할 수 있다.
도 12는 실시예에 따른 고밀도 라인들 또는 어레이에 인접한 예시적인 더미 구조를 나타낸다. 이 실시예에서 라인들(1261, 1262, 1263)에 인접하여 둘러싸도록 인접하는 금속 라인(1231)이 배치된다. 인접하는 금속 라인(1231)은 도 11a 내지 도 11c의 더미 구조들(630)에 관해 상술한 바와 같이 경사져 수평이 아닌 험프 영역을 라인들로부터 바깥쪽으로 이동시킴으로써 라인들(1261, 2162, 1263)의 금속 리세스를 막는 역할을 한다. 다수의 금속 라인들(1231)이 사용될 수 있고, 도 11a에 나타낸 것과 같은 추가 더미 구조들이 금속 라인(1231)과 함께 사용될 수 있는 것으로 인식되어야 한다. 또한, 금속 라인(1231)은 구리, 알루미늄, 니켈, 크롬, 아연, 카드뮴, 은, 금 로듐, 팔라듐, 백금, 주석, 납, 철, 인듐 등을 포함할 수 있다. 추가적으로, 금속 라인(1231)은 이러한 물질들의 합금을 포함할 수 있다.
도 13은 다른 실시예에 따른 예시적인 더미 구조를 나타낸다. 도 13에 나타낸 예시적인 반도체 소자는 라인들(1361, 1362, 1363)의 세로 단부들 부근에만 더미 구조들(1330)이 추가되는 점을 제외하고 다양한 측면에서 도 11a에 나타낸 예시적인 반도체 소자와 비슷하다. 또한, 도 13의 더미 구조들(1330)은 라인들(1361, 1362, 1363)의 세로 단부들 사이에 추가되었다. 이전에 설명한 바와 같이, 특정 응용에 따라 더미 구조들의 임의의 개수 및 더미 구조들의 다양한 구성들이 사용될 수 있는 것으로 인식되어야 한다.
도 14는 다른 실시예에 따른 다른 예시적인 더미 구조를 나타낸다. 도 14에 나타낸 예시적인 반도체 소자는 더미 구조들(1431)이 도 13에 나타낸 것과 같이 개개의 정사각형들 또는 점들과 달리 인접하는 라인들로 구성된다는 점을 제외하고 여러 가지 측면에서 도 13에 나타낸 예시적인 반도체 소자와 비슷하다. 그러나, 응용에 따라 라인들 및 개개의 구조들의 임의의 조합이 사용될 수 있는 것으로 인식되어야 한다.
또한 더미 구조들은 반도체 소자에 추가되어 여기서 설명한 다수의 효과를 감소시킬 수 있다. 예를 들어, 도 15에 나타낸 바와 같이, 라인들(1540a∼1540j)에 대해 다이의 2개의 다른 영역들에 더미 구조들이 추가되어 국소적 로딩 효과 및 험프 효과를 모두 감소시켰다. 고밀도 라인들 또는 어레이들에 인접한 영역들에 더미 구조들(1530)이 추가되어 험프 효과를 감소시켰다. 더미 구조들(1530)은 도 11a에 관해 상술한 바와 같이 라인들의 에지에 있는 또는 그 부근의 금속 리세스를 감소시킨다. 추가적으로, 개방 또는 고밀도 영역들에 더미 구조들(1532)이 추가되어 평균 패턴 밀도를 증가시키고 국소적 로딩 효과를 피할 수 있다. 도 8에 관해 상술한 바와 같이 더미 구조들(1532)은 전해 연마 공정에서 라인들의 단부에 있는 또는 그 부근의 라인들이 과다 연마를 일으킬 수 있는 라인들 상의 증가된 전류 밀도를 감소시킨다.
도 16은 라인들(1640a∼1640g)에 대해 국소적 로딩 효과 및 험프 효과를 감소시킬 수 있는 다른 실시예에 따른 예시적인 반도체 소자를 나타낸다. 도 16에 나타낸 예시적인 반도체 소자는 더미 구조들(1530)이 라인들(1640a, 1640b, 1640e, 1640f) 사이에 추가된다는 점을 제외하고 도 15의 예시적인 반도체 소자와 비슷하다.
추가적으로, 도 15 및 도 16에 나타낸 예시적인 반도체 소자들 모두 반도체 웨이퍼 상의 다이들에 인접한 더미 구조들을 포함하여 전역적 로딩 효과 또한 감소시킬 수 있다.
도 17a 내지 도 17aa는 여기서 설명한 임의의 예시적인 실시예들에 따라 반도체 소자들 상에 더미 구조들을 형성하는데 사용될 수 있는 다양한 예시적인 형상들을 나타낸다. 특히, 직사각형, 원형, 타원형, 삼각형, 사다리꼴, 팔각형, 육각형, 오각형 등의 형상들이 사용될 수 있다. 그러나, 특별한 응용에 따라 본 발명의 더미 구조들을 형성하는데 도 17a∼17aa에 나타내지 않은 다른 형상들이 사용될 수 있는 것으로 이해되어야 한다. 또한, 더미 구조들은 다양한 단면 형상들을 포함하는 다양한 형상의 라인(예를 들어 도 12 및 도 14 참조)들로 구성될 수 있다. 더미 구조들은 산화규소 및 불소화 규산염 유리, 폴리이미드, 불소화 폴리이미드, 혼성체/복합체, 실록산, 유기 중합체, [알파]-C:F, Si-O-C, 파릴렌/불소화 파릴렌, 폴리테트라플루오로에틸렌, 나노 다공성 실리카, 나노 다공성 유기물 등 그 밖의 낮은 유전상수를 갖는 적당한 물질 등 다양한 물질들로 구성될 수 있다. 상술한 바와 같이, 어떤 경우에는 더미 구조들이 유전층과 동일한 물질로 구성될 수 있다. 또한 더미 구조들은 구리, 알루미늄, 니켈, 크롬, 아연, 카드뮴, 은, 금, 로듐, 팔라듐, 백금, 주석, 철, 인듐 등의 금속으로 구성될 수 있다. 추가적으로, 더미 구조들은 상기 물질들의 합금으로 구성될 수도 있다.
상술한 설명은 바람직한 실시예를 설명하기 위해 제공된 것이며 한정적이지 않다. 본 발명의 범위 내에서 다양한 변형 및 개조가 가능한 것이 당업자에게 명백하다. 예를 들어 전역적 로딩 효과를 감소시키는데 사용하기 위해 웨이퍼에 추가된 더미 구조들은 국소적 로딩 효과, 험프 효과, 또는 둘 다를 감소시키는데 사용되는 더미 구조들과 함께 사용될 수 있다. 또한, 전역적, 국소적 또는 험프 효과를 감소시키기 위해 여기서 설명한 예시적 구조들의 형상 및 구성이 응용에 따라 이러한 효과를 해결하기 위해 또는 그 밖의 다른 이유로 대신 실시될 수 있다. 따라서, 본 발명은 첨부된 청구항에 의해 정의되며, 여기의 설명에 의해 한정되지 않는다.

Claims (91)

  1. 반도체 구조물로서,
    측면 방향으로 운동하는 노즐 및 고정 웨이퍼, 또는 측면 방향으로 운동하는 웨이퍼 및 고정 노즐;
    금속층; 및
    리세스 영역 및 리세스되지 않은 영역의 패턴 및 다수의 더미 구조들을 포함하는 유전층 ― 상기 금속층은 상기 리세스되지 않은 영역들로부터 전해 연마되고 다수의 상호접속 라인들을 형성하기 위해 상기 리세스 영역들을 채우며, 상기 더미 구조들은 상기 유전층의 상기 리세스되지 않은 영역들에 위치됨 ―
    을 포함하는, 반도체 구조물.
  2. 제 1 항에 있어서,
    전해 연마 장치로부터 생성된 전해액 스트림의 직경은 간격을 정의하고,
    상기 다수의 더미 구조들 중 일부는 상기 리세스 영역들로부터 상기 간격에 못 미치거나 동일하게 위치하는, 반도체 구조물.
  3. 제 1 항에 있어서,
    상기 다수의 더미 구조들 중 일부는 상기 다수의 상호접속 라인들 중 적어도 하나에 인접하게 위치하는, 반도체 구조물.
  4. 제 1 항에 있어서,
    상기 다수의 더미 구조들은 상기 다수의 상호접속 라인들의 세로 단부들에 인접하게 위치하는, 반도체 구조물.
  5. 제 1 항에 있어서,
    상기 다수의 더미 구조들 중 일부는 상기 다수의 상호접속 라인들 중 적어도 2개 사이에 위치하는, 반도체 구조물.
  6. 제 1 항에 있어서,
    상기 다수의 더미 구조들은 상기 다수의 상호접속 라인들의 고밀도 영역에 인접하게 위치하는, 반도체 구조물.
  7. 제 1 항에 있어서,
    상기 다수의 더미 구조들은 저밀도 영역들에 위치하는 상기 다수의 상호접속 라인들 중 일부에 인접하게 위치하는, 반도체 구조물.
  8. 제 1 항에 있어서,
    상기 다수의 더미 구조들은 절연 라인의 양 측면에 인접하게 위치되는, 반도체 구조물.
  9. 제 1 항에 있어서,
    상기 다수의 더미 구조들 중 일부는 상기 리세스 영역들로부터, 설계 규정에 의해 2개의 리세스 영역 사이에 허용된 최소 간격보다 크거나 동일한 간격으로 위치하는, 반도체 구조물.
  10. 제 1 항에 있어서,
    상기 다수의 더미 구조들 중 일부는 상기 리세스 영역들로부터, 설계 규정에 의해 2개의 리세스 영역 사이에 허용된 최소 간격보다 적어도 2배 더 큰 간격으로 위치하는, 반도체 구조물.
  11. 제 1 항에 있어서,
    상기 다수의 더미 구조들은 금속으로 채워지는, 반도체 구조물.
  12. 제 1 항에 있어서,
    상기 다수의 더미 구조들은 인접하는(contiguous) 라인들인, 반도체 구조물.
  13. 제 1 항에 있어서,
    상기 다수의 더미 구조들은 금속 라인을 포함하는, 반도체 구조물.
  14. 제 1 항에 있어서,
    상기 다수의 더미 구조들의 폭은 상기 다수의 상호접속 라인들의 폭보다 크거나 같은, 반도체 구조물.
  15. 제 1 항에 있어서,
    상기 다수의 더미 구조들의 밀도는 상기 다수의 상호접속 라인들의 밀도보다 크거나 같은, 반도체 구조물.
  16. 제 1 항에 있어서,
    상기 다수의 더미 구조들은 상기 다수의 상호접속 라인들에 인접한 영역들에 고르게 분포되는, 반도체 구조물.
  17. 제 1 항에 있어서,
    상기 다수의 더미 구조들은 상기 다수의 상호접속 라인들의 적어도 일부 내의 리세스를 감소시키도록 구성되는, 반도체 구조물.
  18. 제 1 항에 있어서,
    상기 다수의 더미 구조들은 상기 반도체 구조의 적어도 일부에서 상기 구조들의 평균 밀도를 증가시키도록 구성되는, 반도체 구조물.
  19. 제 1 항에 있어서,
    상기 다수의 더미 구조들은 상기 다수의 상호접속 라인들 상부에 형성된 상기 금속층의 리세싱(recessing)을 감소시키도록 구성되는, 반도체 구조물.
  20. 제 1 항에 있어서,
    상기 금속층은 다수의 트렌치들을 전기적으로 절연시키기 위해 전해 연마되는, 반도체 구조물.
  21. 제 1 항에 있어서,
    상기 금속층과 상기 유전층 사이에 배치되는 배리어층을 더 포함하는, 반도체 구조물.
  22. 제 1 항에 있어서,
    상기 금속층과 상기 유전층 사이에 배치되는 시드층을 더 포함하는, 반도체 구조물.
  23. 반도체 구조물로서,
    측면 방향으로 운동하는 노즐 및 고정 웨이퍼, 또는 측면 방향으로 운동하는 웨이퍼 및 고정 노즐;
    다수의 트렌치들 및 다수의 더미 구조들을 포함하며, 상기 다수의 트렌치들 및 상기 다수의 더미 구조들을 분리시키는 유전층; 및
    금속 상호접속 라인들을 형성하기 위해서 상기 트렌치들을 채우고, 전해 연마되는 금속층
    을 포함하는, 반도체 구조물.
  24. 제 23 항에 있어서,
    상기 금속층은 상기 다수의 트렌치들을 전기적으로 절연시키기 위해서 전해 연마되는, 반도체 구조물.
  25. 제 23 항에 있어서,
    전해 연마 장치로부터 생성된 전해액 스트림의 직경은 간격을 정의하고,
    상기 다수의 더미 구조들 중 적어도 하나는 상기 다수의 트렌치들 중 적어도 하나로부터 상기 간격에 못 미치거나 같게 위치하는, 반도체 구조물.
  26. 제 23 항에 있어서,
    상기 다수의 더미 구조들 중 일부는 상기 다수의 트렌치들 중 적어도 하나에 인접하게 위치하는, 반도체 구조물.
  27. 제 23 항에 있어서,
    상기 다수의 더미 구조들은 상기 다수의 트렌치들의 세로 단부들에 인접하게 위치하는, 반도체 구조물.
  28. 제 23 항에 있어서,
    상기 다수의 더미 구조들 중 일부는 상기 다수의 트렌치들 중 적어도 2개 사이에 위치하는, 반도체 구조물.
  29. 제 23 항에 있어서,
    상기 다수의 더미 구조들은 상기 다수의 트렌치들의 고밀도 영역에 인접하게 위치하는, 반도체 구조물.
  30. 제 23 항에 있어서,
    상기 다수의 더미 구조들은 상기 다수의 트렌치들의 저밀도 영역에 인접하게 위치하는, 반도체 구조물.
  31. 제 23 항에 있어서,
    상기 다수의 더미 구조들은 절연 트렌치에 인접하게 위치되는, 반도체 구조물.
  32. 제 23 항에 있어서,
    상기 다수의 더미 구조들 중 일부는 상기 트렌치들로부터, 설계 규정에 의해 2개의 트렌치 사이에 허용된 최소 간격보다 크거나 같은 간격으로 위치하는, 반도체 구조물.
  33. 제 23 항에 있어서,
    상기 다수의 더미 구조들 중 일부는 상기 트렌치들로부터, 설계 규정에 의해 2개의 트렌치 사이에 허용된 최소 간격보다 적어도 2배 더 큰 간격으로 위치하는, 반도체 구조물.
  34. 제 23 항에 있어서,
    상기 다수의 더미 구조들은 도전성 물질로 채워지는, 반도체 구조물.
  35. 제 23 항에 있어서,
    상기 다수의 더미 구조들은 구리로 채워지는, 반도체 구조물.
  36. 제 23 항에 있어서,
    상기 다수의 더미 구조들은 인접하는 라인들인, 반도체 구조물.
  37. 제 23 항에 있어서,
    상기 다수의 더미 구조들은 금속 라인을 포함하는, 반도체 구조물.
  38. 제 23 항에 있어서,
    상기 다수의 더미 구조들의 각각의 더미 구조는 상기 다수의 트렌치들의 폭보다 크거나 같은 폭을 갖는, 반도체 구조물.
  39. 제 23 항에 있어서,
    상기 다수의 더미 구조들의 밀도는 상기 다수의 트렌치들의 밀도보다 크거나 같은, 반도체 구조물.
  40. 제 23 항에 있어서,
    상기 다수의 더미 구조들은 상기 다수의 트렌치들에 인접한 영역들에 고르게 분포되는, 반도체 구조물.
  41. 제 23 항에 있어서,
    상기 다수의 더미 구조들은 상기 다수의 트렌치들의 적어도 일부 내의 리세스를 감소시키도록 구성되는, 반도체 구조물.
  42. 제 23 항에 있어서,
    상기 다수의 더미 구조들은 상기 구조의 적어도 일부에서 금속 구조들의 평균 밀도를 증가시키도록 구성되는, 반도체 구조물.
  43. 제 23 항에 있어서,
    상기 다수의 더미 구조들은 상기 다수의 트렌치들 상부에 형성된 금속층의 비-수평(non-horizontal) 영역들을 감소시키도록 구성되는, 반도체 구조물.
  44. 반도체 구조물로서,
    측면 방향으로 운동하는 노즐 및 고정 웨이퍼, 또는 측면 방향으로 운동하는 웨이퍼 및 고정 노즐;
    다수의 트렌치들을 갖는 유전층, 및 상호접속 라인들을 형성하기 위해서 전해 연마되고 상기 트렌치들을 채우는 금속층을 포함하는 다수의 반도체 다이들; 및
    상기 다수의 반도체 다이들에 인접하게 형성된 다수의 더미 구조들
    을 포함하는, 반도체 구조물.
  45. 제 44 항에 있어서,
    전해 연마 장치로부터 생성된 전해액 스트림의 직경은 간격을 정의하고,
    상기 다수의 더미 구조들 중 일부는 상기 트렌치들의 일부로부터 상기 간격에 못 미치거나 같게 위치하는, 반도체 구조물.
  46. 제 44 항에 있어서,
    상기 다수의 더미 구조들은 금속으로 채워지는, 반도체 구조물.
  47. 제 44 항에 있어서,
    상기 다수의 더미 구조들은 구리로 채워지는, 반도체 구조물.
  48. 제 44 항에 있어서,
    상기 금속층은 상기 다이 및 상기 더미 구조들 상에 동시에 형성되는, 반도체 구조물.
  49. 제 44 항에 있어서,
    상기 다수의 더미 구조들은 인접하는 라인들인, 반도체 구조물.
  50. 제 44 항에 있어서,
    상기 다수의 더미 구조들은 상기 다수의 트렌치들 중 적어도 일부에 인접하게 형성된 금속 라인을 포함하는, 반도체 구조물.
  51. 제 44 항에 있어서,
    상기 다수의 더미 구조들은, 전해 연마 장치로부터 생성되는 전해액 스트림의 직경과 동일한 간격, 또는 2개의 인접한 다이 사이의 간격과 동일한 간격 중 더 작은 간격보다 크거나 같은 간격으로 연장하는, 상기 반도체 다이들에 인접한 영역들에 위치하는, 반도체 구조물.
  52. 제 44 항에 있어서,
    상기 다수의 더미 구조들의 폭은 상기 다수의 트렌치들의 폭보다 크거나 같은, 반도체 구조물.
  53. 제 44 항에 있어서,
    상기 다수의 더미 구조들을 분리하는 간격은 상기 다수의 트렌치들을 분리하는 최소 간격보다 크거나 같은, 반도체 구조물.
  54. 제 44 항에 있어서,
    상기 다수의 더미 구조들은 상기 다수의 다이들에 인접한 영역들에 고르게 분포되는, 반도체 구조물.
  55. 제 44 항에 있어서,
    상기 다수의 더미 구조들은 상기 다수의 트렌치들의 적어도 일부 내의 리세싱(recessing)을 감소시키도록 구성되는, 반도체 구조물.
  56. 제 44 항에 있어서,
    상기 다수의 더미 구조들은 반도체 웨이퍼의 적어도 일부 상의 금속 구조들의 평균 밀도를 증가시키도록 구성되는, 반도체 구조물.
  57. 제 44 항에 있어서,
    상기 금속층은 상기 다수의 트렌치들을 전기적으로 절연시키기 위해 전해 연마되는, 반도체 구조물.
  58. 제 44 항에 있어서,
    상기 금속층과 상기 유전층 사이에 배치되는 배리어층을 더 포함하는, 반도체 구조물.
  59. 제 44 항에 있어서,
    상기 금속층과 상기 유전층 사이에 배치되는 시드층을 더 포함하는, 반도체 구조물.
  60. 반도체 구조물 제조 방법으로서,
    리세스 영역 및 리세스되지 않은 영역을 포함하는 유전층을 형성하는 단계;
    상기 리세스되지 않은 영역에 다수의 더미 구조들을 형성하는 단계;
    상기 유전층 및 상기 더미 구조들을 덮는 금속층을 형성하는 단계; 및
    상기 리세스되지 않은 영역들을 노출시키기 위해 측면 방향으로 운동하는 노즐 및 고정 웨이퍼, 또는 측면 방향으로 운동하는 웨이퍼 및 고정 노즐을 사용하여 도전층을 전해 연마하는 단계를 포함하는, 반도체 구조물 제조 방법.
  61. 제 60 항에 있어서,
    상기 금속층을 형성하는 단계는 상기 금속층을 증착하는 단계를 포함하는, 반도체 구조물 제조 방법.
  62. 제 60 항에 있어서,
    상기 금속층을 형성하는 단계는 상기 금속층을 전기 도금하는 단계를 포함하는, 반도체 구조물 제조 방법.
  63. 제 60 항에 있어서,
    상기 다수의 더미 구조들 중 각각의 더미 구조는 상기 리세스 영역들의 폭보다 크거나 같은 폭을 갖는, 반도체 구조물 제조 방법.
  64. 제 60 항에 있어서,
    상기 다수의 더미 구조들 중 각각의 더미 구조는 동일한 간격으로 서로 떨어지는, 반도체 구조물 제조 방법.
  65. 제 60 항에 있어서,
    상기 더미 구조들과 상기 리세스 영역들 사이의 최소 간격은 상기 리세스 영역들에 대한 설계 규정보다 크거나 같은, 반도체 구조물 제조 방법.
  66. 제 60 항에 있어서,
    상기 리세스 영역들은 상기 금속층으로 채워질 때 상호접속 라인을 형성하도록 구성된 트렌치인, 반도체 구조물 제조 방법.
  67. 제 60 항에 있어서,
    상기 다수의 더미 구조들은 금속으로 채워지는, 반도체 구조물 제조 방법.
  68. 제 60 항에 있어서,
    상기 전해 연마 단계는 전해액 스트림을 상기 금속층의 표면으로 보내는 단계를 포함하는, 반도체 구조물 제조 방법.
  69. 상호접속 구조물 제조 방법으로서,
    상호접속 라인들을 형성하기 위해 패턴화되는 유전층을 형성하는 단계;
    상기 상호접속 라인들에 인접한 다수의 더미 구조들을 형성하는 단계;
    상기 패턴화된 유전층 및 상기 더미 구조들을 덮는 금속층을 형성하는 단계; 및
    상기 상호접속 라인들을 절연시키기 위해 측면 방향으로 운동하는 노즐 및 고정 웨이퍼, 또는 측면 방향으로 운동하는 웨이퍼 및 고정 노즐을 사용하여 상기 금속층을 전해 연마하는 단계
    를 포함하는, 상호접속 구조물 제조 방법.
  70. 제 69 항에 있어서,
    상기 금속층을 형성하는 단계는 상기 금속층을 증착하는 단계를 포함하는, 상호접속 구조물 제조 방법.
  71. 제 69 항에 있어서,
    상기 금속층을 형성하는 단계는 상기 금속층을 전기 도금하는 단계를 포함하는, 상호접속 구조물 제조 방법.
  72. 제 69 항에 있어서,
    상기 다수의 더미 구조들 중 각각의 더미 구조는 상기 상호접속 라인들의 폭보다 크거나 같은 폭을 갖는, 상호접속 구조물 제조 방법.
  73. 제 69 항에 있어서,
    상기 다수의 더미 구조들 중 각각의 더미 구조는 동일한 간격으로 서로 떨어지는, 상호접속 구조물 제조 방법.
  74. 제 69 항에 있어서,
    상기 더미 구조들과 상기 상호접속 라인들 사이의 최소 간격은 리세스 영역들에 대한 설계 규정보다 크거나 같은, 상호접속 구조물 제조 방법.
  75. 제 69 항에 있어서,
    상기 다수의 더미 구조들은 금속으로 채워지는, 상호접속 구조물 제조 방법.
  76. 제 69 항에 있어서,
    상기 전해 연마 단계는 전해액 스트림을 상기 금속층의 표면으로 보내는 단계를 포함하는, 상호접속 구조물 제조 방법.
  77. 반도체 구조물 형성 방법으로서,
    반도체 웨이퍼 상에 다수의 다이들을 형성하는 단계 ― 각각의 상기 다이를 형성하는 단계는, 리세스 영역 및 리세스되지 않은 영역을 갖는 유전층을 형성하는 단계, 및 상기 유전층 상부에 금속층을 형성하고 상기 리세스되지 않은 영역을 채우는 단계를 포함함 ― ;
    상기 유전층의 상기 리세스되지 않은 영역에 적어도 하나의 더미 구조를 형성하는 단계; 및
    상기 리세스되지 않은 영역을 노출시키기 위해 측면 방향으로 운동하는 노즐 및 고정 웨이퍼, 또는 측면 방향으로 운동하는 웨이퍼 및 고정 노즐을 사용하여 상기 금속층을 전해 연마하는 단계
    를 포함하는, 반도체 구조물 형성 방법.
  78. 제 77 항에 있어서,
    상기 금속층을 형성하는 단계는 상기 금속층을 증착하는 단계를 포함하는, 반도체 구조물 형성 방법.
  79. 제 77 항에 있어서,
    상기 금속층을 형성하는 단계는 상기 금속층을 전기 도금하는 단계를 포함하는, 반도체 구조물 형성 방법.
  80. 제 77 항에 있어서,
    상기 다수의 더미 구조들 중 각각의 더미 구조는 상기 리세스되지 않은 영역들의 폭보다 크거나 같은 폭을 갖는, 반도체 구조물 형성 방법.
  81. 제 77 항에 있어서,
    상기 다수의 더미 구조들 중 각각의 더미 구조는 동일한 간격으로 서로 떨어지는, 반도체 구조물 형성 방법.
  82. 제 77 항에 있어서,
    상기 더미 구조들과 상기 리세스 영역들 사이의 최소 간격은 상기 리세스 영역들에 대한 설계 규정보다 크거나 같은, 반도체 구조물 형성 방법.
  83. 제 77 항에 있어서,
    상기 리세스 영역들은 상기 금속층으로 채워질 때 상호접속 라인을 형성하도록 구성된 트렌치를 형성(define)하는, 반도체 구조물 형성 방법.
  84. 제 77 항에 있어서,
    상기 다수의 더미 구조들은 금속을 포함하는, 반도체 구조물 형성 방법.
  85. 제 77 항에 있어서,
    상기 다수의 더미 구조들은 상기 반도체 웨이퍼와 동일한 물질을 포함하는, 반도체 구조물 형성 방법.
  86. 제 77 항에 있어서,
    상기 다수의 더미 구조들은 상기 유전층과 동일한 물질을 포함하는, 반도체 구조물 형성 방법.
  87. 제 77 항에 있어서,
    상기 전해 연마 단계는 전해액 스트림을 상기 금속층의 표면으로 보내는 단계를 포함하는, 반도체 구조물 형성 방법.
  88. 제 87 항에 있어서,
    상기 다수의 더미 구조들은 상기 다이로부터, 상기 전해액 스트림의 직경보다 크거나 같은 간격, 또는 인접한 다이들 사이의 간격과 같은 간격으로 연장하는, 반도체 구조물 형성 방법.
  89. 제 60 항의 방법에 따라 반도체 웨이퍼 상에 형성된 반도체 구조물.
  90. 제 69 항의 방법에 따라 반도체 웨이퍼 상에 형성된 상호접속 구조물.
  91. 제 77 항의 방법에 따라 반도체 웨이퍼 상에 형성된 반도체 구조물.
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