JP2000340525A - 半導体製造装置及び半導体装置の製造方法 - Google Patents
半導体製造装置及び半導体装置の製造方法Info
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- JP2000340525A JP2000340525A JP11151410A JP15141099A JP2000340525A JP 2000340525 A JP2000340525 A JP 2000340525A JP 11151410 A JP11151410 A JP 11151410A JP 15141099 A JP15141099 A JP 15141099A JP 2000340525 A JP2000340525 A JP 2000340525A
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Abstract
(57)【要約】
【課題】 絶縁膜中に埋め込まれる配線材料となる金属
めっき膜を半導体基板上に均一に形成し、後工程のＣＭ
Ｐ処理を均一に行うことができる半導体製造装置及びこ
れを用いた半導体装置の製造方法を提供する。 【解決手段】 めっき装置のめっき槽２内に配置された
陽極３及び半導体ウェーハ１が搭載された陰極４間にめ
っき速度の不均一性を低減するために微細な障害物７を
設ける。レベラーを添加しためっき液でめっき処理を行
う場合には、溝部分上に障害物を配置する。めっき法で
は、埋め込み性を上げるために平坦な部分の成膜速度を
溝部分の成膜速度に対して遅らせる効果をもつ添加物レ
ベラ−がめっき液に含有されるが、パターン依存性が逆
になり幅の狭い溝部分の成膜速度が大きくなる。ウェー
ハ上の適宜の位置に障害物を配置することにより、めっ
き膜を均一な膜厚で成長させることができる。
めっき膜を半導体基板上に均一に形成し、後工程のＣＭ
Ｐ処理を均一に行うことができる半導体製造装置及びこ
れを用いた半導体装置の製造方法を提供する。 【解決手段】 めっき装置のめっき槽２内に配置された
陽極３及び半導体ウェーハ１が搭載された陰極４間にめ
っき速度の不均一性を低減するために微細な障害物７を
設ける。レベラーを添加しためっき液でめっき処理を行
う場合には、溝部分上に障害物を配置する。めっき法で
は、埋め込み性を上げるために平坦な部分の成膜速度を
溝部分の成膜速度に対して遅らせる効果をもつ添加物レ
ベラ−がめっき液に含有されるが、パターン依存性が逆
になり幅の狭い溝部分の成膜速度が大きくなる。ウェー
ハ上の適宜の位置に障害物を配置することにより、めっ
き膜を均一な膜厚で成長させることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の多層
配線層に関し、とくに微細化された高性能デバイスの埋
め込み配線を構成する卯金属めっき層を形成する半導体
製造装置及びこの半導体製造装置を用いた半導体装置の
製造方法に関する。
配線層に関し、とくに微細化された高性能デバイスの埋
め込み配線を構成する卯金属めっき層を形成する半導体
製造装置及びこの半導体製造装置を用いた半導体装置の
製造方法に関する。
【０００２】
【従来の技術】近年のＩＣ、ＬＳＩなどの半導体装置の
高集積化・高性能化に伴い、半導体基板上に形成される
配線は微細化、多層化さらに低抵抗化する傾向にある。
また、配線の微細化及び信頼性向上の面から従来のメタ
ル材料を反応性イオンエッチング（以下、ＲＩＥ(React
ive Ion Etching)という）を用いて加工する方法から、
絶縁膜に溝（トレンチ）を形成し、この溝に配線材料を
埋め込み、さらに化学的機械的研磨法（以下、ＣＭＰ(C
hemical Mechanical Polishing) という）により表面の
不要部分を除去する方法により得られる、いわゆるダマ
シン配線が多用されるようになっている。また、金属層
の成膜方法としては、めっき法のほかにＣＶＤ(Chemica
l VapourDeposition)法、スパッタ・リフロー法等が提
案されている。この中でめっき法は簡単な構造でありな
がら高いアスペクト比の溝に対して最適な高い埋め込み
特性を得ることが可能なため有望視されている。
高集積化・高性能化に伴い、半導体基板上に形成される
配線は微細化、多層化さらに低抵抗化する傾向にある。
また、配線の微細化及び信頼性向上の面から従来のメタ
ル材料を反応性イオンエッチング（以下、ＲＩＥ(React
ive Ion Etching)という）を用いて加工する方法から、
絶縁膜に溝（トレンチ）を形成し、この溝に配線材料を
埋め込み、さらに化学的機械的研磨法（以下、ＣＭＰ(C
hemical Mechanical Polishing) という）により表面の
不要部分を除去する方法により得られる、いわゆるダマ
シン配線が多用されるようになっている。また、金属層
の成膜方法としては、めっき法のほかにＣＶＤ(Chemica
l VapourDeposition)法、スパッタ・リフロー法等が提
案されている。この中でめっき法は簡単な構造でありな
がら高いアスペクト比の溝に対して最適な高い埋め込み
特性を得ることが可能なため有望視されている。
【０００３】しかしながら、めっきプロセスは、ＬＳＩ
の微細配線プロセスという用途としては歴史が浅く、一
般的なめっき工業から比べると、極めて薄い、ナノメー
ター級の絶対膜厚の精密制御や基板面内に高い均一性を
確保することが困難であり、また、微細配線の高アスペ
クト比の溝への埋め込み性を確保する点での問題も指摘
されている。従来の技術を具体的に図１０乃至図１２を
参照して説明する。図１０は、電気めっき装置の概略断
面図、図１１及び図１２は、この電気めっき装置で形成
された半導体基板上のめっき膜の堆積状態とこのめっき
膜をＣＭＰ法によって平坦化する状態を示す半導体基板
の断面図である。図１１（ａ）に示すように、半導体基
板１００上に能動素子やシリコン酸化膜などの絶縁膜１
０１を形成し、絶縁膜１０１に配線溝となるべき凹部１
１９、１２０を形成する。この絶縁膜１０１上に配線バ
リアメタル材料である、例えば、ＴａＮ膜１２１、シ−
ド層となる銅膜１２２をそれぞれ３０ｎｍ、１００ｎｍ
程度スパッタリング法により堆積させる。この半導体基
板１００を図１０に示す（この場合は「カップ式」と呼
ばれる方式である）めっき浴中に以下の標準めっき条件
で浸透させて銅めっき膜１２３を形成する（図１１
（ｂ））。
の微細配線プロセスという用途としては歴史が浅く、一
般的なめっき工業から比べると、極めて薄い、ナノメー
ター級の絶対膜厚の精密制御や基板面内に高い均一性を
確保することが困難であり、また、微細配線の高アスペ
クト比の溝への埋め込み性を確保する点での問題も指摘
されている。従来の技術を具体的に図１０乃至図１２を
参照して説明する。図１０は、電気めっき装置の概略断
面図、図１１及び図１２は、この電気めっき装置で形成
された半導体基板上のめっき膜の堆積状態とこのめっき
膜をＣＭＰ法によって平坦化する状態を示す半導体基板
の断面図である。図１１（ａ）に示すように、半導体基
板１００上に能動素子やシリコン酸化膜などの絶縁膜１
０１を形成し、絶縁膜１０１に配線溝となるべき凹部１
１９、１２０を形成する。この絶縁膜１０１上に配線バ
リアメタル材料である、例えば、ＴａＮ膜１２１、シ−
ド層となる銅膜１２２をそれぞれ３０ｎｍ、１００ｎｍ
程度スパッタリング法により堆積させる。この半導体基
板１００を図１０に示す（この場合は「カップ式」と呼
ばれる方式である）めっき浴中に以下の標準めっき条件
で浸透させて銅めっき膜１２３を形成する（図１１
（ｂ））。
【０００４】図１０に示す半導体製造装置である電気め
っき装置は、めっき槽１０３と、めっき槽１０３内部に
充填され、レベラーが添加されている銅めっき液１２７
と、めっき槽１０３内部に搭載されている陽極１２５
と、陽極に対向配置された陰極１２４と、陰極及び陽極
間に電流を流すように接続された電源１２６とから構成
されている。めっき液１２７は、めっき槽１０３の下部
から流入し、上部から流出するように構成されており、
電気めっき中は、このような流動状態で使用される。電
気めっき装置を使用する時は、シリコンなどのウェーハ
１３０を陽極１２５に対向するように陰極１２４に搭載
する。そして、電流を流してＣｕ＋＋をシード層（銅
膜）１２２上に堆積させて銅めっき膜１２３を形成させ
る。
っき装置は、めっき槽１０３と、めっき槽１０３内部に
充填され、レベラーが添加されている銅めっき液１２７
と、めっき槽１０３内部に搭載されている陽極１２５
と、陽極に対向配置された陰極１２４と、陰極及び陽極
間に電流を流すように接続された電源１２６とから構成
されている。めっき液１２７は、めっき槽１０３の下部
から流入し、上部から流出するように構成されており、
電気めっき中は、このような流動状態で使用される。電
気めっき装置を使用する時は、シリコンなどのウェーハ
１３０を陽極１２５に対向するように陰極１２４に搭載
する。そして、電流を流してＣｕ＋＋をシード層（銅
膜）１２２上に堆積させて銅めっき膜１２３を形成させ
る。
【０００５】
【表１】
【０００６】その後、ＣＭＰによって凹部分にのみ銅を
残して他を削り落とし、埋め込み銅配線を形成する（図
１２）。
残して他を削り落とし、埋め込み銅配線を形成する（図
１２）。
【０００７】
【発明が解決しようとする課題】しかしながら、このよ
うなめっき条件で銅成膜を行うと、溝のサイズが大きい
部分と小さい部分、あるいはパターンの密な部分と疎な
部分で成膜される膜厚に不均一性が生じるという問題が
ある。従来のめっき法では、埋め込み性を上げるために
平坦な部分の成膜速度を穴部分の成膜速度に対して遅ら
せる効果をもつ「レベラ−」と呼ばれる機能を有する添
加物が使われるが、その添加物が幅広配線溝部分では溝
中にも関わらず、平坦な部分と同様な成膜速度を持たせ
るために、溝幅に応じてめっき成膜速度が異なり、その
結果パタ−ン依存が生ずると考えられる。パターンによ
り成膜の膜厚が異なると、後工程で行われるＣＭＰ処理
において、めっきメタル材料を均一にポリッシングする
ことが出来ずに、図１２に示すようにパターンショート
を起こしたり、また、ショートを防ぐべくオーバーポリ
ッシュを行うと、グローバルな段差をさらに拡大する。
また、その結果、配線膜厚が異なるようになって、配線
抵抗がまちまちになってＬＳＩの性能に重大な支障をき
たしてしまう。
うなめっき条件で銅成膜を行うと、溝のサイズが大きい
部分と小さい部分、あるいはパターンの密な部分と疎な
部分で成膜される膜厚に不均一性が生じるという問題が
ある。従来のめっき法では、埋め込み性を上げるために
平坦な部分の成膜速度を穴部分の成膜速度に対して遅ら
せる効果をもつ「レベラ−」と呼ばれる機能を有する添
加物が使われるが、その添加物が幅広配線溝部分では溝
中にも関わらず、平坦な部分と同様な成膜速度を持たせ
るために、溝幅に応じてめっき成膜速度が異なり、その
結果パタ−ン依存が生ずると考えられる。パターンによ
り成膜の膜厚が異なると、後工程で行われるＣＭＰ処理
において、めっきメタル材料を均一にポリッシングする
ことが出来ずに、図１２に示すようにパターンショート
を起こしたり、また、ショートを防ぐべくオーバーポリ
ッシュを行うと、グローバルな段差をさらに拡大する。
また、その結果、配線膜厚が異なるようになって、配線
抵抗がまちまちになってＬＳＩの性能に重大な支障をき
たしてしまう。
【０００８】本発明は、このような事情によりなされた
ものであり、絶縁膜中に埋め込まれる配線材料となる金
属めっき膜を半導体基板上に均一に形成し、後工程のＣ
ＭＰ処理を均一に行うことができる半導体製造装置及び
これを用いた半導体装置の製造方法を提供する。
ものであり、絶縁膜中に埋め込まれる配線材料となる金
属めっき膜を半導体基板上に均一に形成し、後工程のＣ
ＭＰ処理を均一に行うことができる半導体製造装置及び
これを用いた半導体装置の製造方法を提供する。
【０００９】
【課題を解決するための手段】本発明は、ＬＳＩ、ＩＣ
などの半導体装置の配線材料を成膜するめっき方法に関
し、高性能、高歩留りを実現するためにめっき速度の不
均一性を低減するために微細な障害物を設けることを特
徴とする。レベラーを添加しためっき液でめっき処理を
行う場合には、溝部分（凹部のある領域）の上に障害物
を配置し、レベラーを使用しないめっき液でめっき処理
を行う場合には、平坦な部分（凸部のある領域）の上に
障害物を配置する。めっき法では、埋め込み性を上げる
ために平坦な部分の成膜速度を溝部分の成膜速度に対し
て遅らせる効果をもつ添加物レベラ−がめっき液に含有
されるが、このめっき液を用いると、パターン依存性が
逆になり幅の狭い溝部分の成膜速度が大きくなり、とく
に幅の狭い溝部分の成膜速度が大きくなり過ぎてその部
分の膜厚が大きくなる。障害物は、めっき成膜速度を小
さくするので、ウェーハ上の適宜の位置に障害物を配置
することにより、めっき膜を均一な膜厚で成長させるこ
とができる。
などの半導体装置の配線材料を成膜するめっき方法に関
し、高性能、高歩留りを実現するためにめっき速度の不
均一性を低減するために微細な障害物を設けることを特
徴とする。レベラーを添加しためっき液でめっき処理を
行う場合には、溝部分（凹部のある領域）の上に障害物
を配置し、レベラーを使用しないめっき液でめっき処理
を行う場合には、平坦な部分（凸部のある領域）の上に
障害物を配置する。めっき法では、埋め込み性を上げる
ために平坦な部分の成膜速度を溝部分の成膜速度に対し
て遅らせる効果をもつ添加物レベラ−がめっき液に含有
されるが、このめっき液を用いると、パターン依存性が
逆になり幅の狭い溝部分の成膜速度が大きくなり、とく
に幅の狭い溝部分の成膜速度が大きくなり過ぎてその部
分の膜厚が大きくなる。障害物は、めっき成膜速度を小
さくするので、ウェーハ上の適宜の位置に障害物を配置
することにより、めっき膜を均一な膜厚で成長させるこ
とができる。
【００１０】本発明の半導体製造装置は、半導体基板を
保持する手段を備えた陰極と、前記陰極に対向配置され
た陽極と、前記陰極及び前記陽極間に配置されることが
可能であり、且つめっき速度を調整する障害物とを具備
し、前記陰極及び前記陽極間に電流を流すことによって
前記半導体基板上に金属めっき膜を堆積させることを第
１の特徴としている。また、本発明の半導体製造装置
は、半導体基板を保持する手段を備えた陰極と、前記陰
極に対向配置された陽極と、前記陰極及び前記陽極間に
配置され、且つめっき速度を調整する障害物とを具備
し、前記陰極及び前記陽極間に電流を流すことによって
前記半導体基板上に金属めっき膜を堆積させることを第
２の特徴としている。前記障害物は、前記陽極及び前記
陰極に対して相対的に移動可能に配置されているように
しても良い。前記障害物は、前記陽極もしくは前記陰極
の方向に移動可能に配置されているようにしても良い。
前記半導体基板は、凹凸のある主面を備えており、前記
障害物は、前記主面の凹部のある領域上に配置されてい
るようにしても良い。前記半導体基板は、凹凸のある主
面を備えており、前記障害物は、前記主面の凸部のある
領域上に配置されているようにしても良い。
保持する手段を備えた陰極と、前記陰極に対向配置され
た陽極と、前記陰極及び前記陽極間に配置されることが
可能であり、且つめっき速度を調整する障害物とを具備
し、前記陰極及び前記陽極間に電流を流すことによって
前記半導体基板上に金属めっき膜を堆積させることを第
１の特徴としている。また、本発明の半導体製造装置
は、半導体基板を保持する手段を備えた陰極と、前記陰
極に対向配置された陽極と、前記陰極及び前記陽極間に
配置され、且つめっき速度を調整する障害物とを具備
し、前記陰極及び前記陽極間に電流を流すことによって
前記半導体基板上に金属めっき膜を堆積させることを第
２の特徴としている。前記障害物は、前記陽極及び前記
陰極に対して相対的に移動可能に配置されているように
しても良い。前記障害物は、前記陽極もしくは前記陰極
の方向に移動可能に配置されているようにしても良い。
前記半導体基板は、凹凸のある主面を備えており、前記
障害物は、前記主面の凹部のある領域上に配置されてい
るようにしても良い。前記半導体基板は、凹凸のある主
面を備えており、前記障害物は、前記主面の凸部のある
領域上に配置されているようにしても良い。
【００１１】本発明の半導体装置の製造方法は、半導体
基板を電解液中に配置された陰極に搭載させ、この陰極
に対向するように陽極を対向配置させる工程と、前記陰
極及び前記陽極間にめっき速度を調整する障害物を配置
させる工程と、前記陰極及び前記陽極間に電流を流して
前記半導体基板上に金属めっき膜を堆積させる工程とを
具備することを特徴としている。
基板を電解液中に配置された陰極に搭載させ、この陰極
に対向するように陽極を対向配置させる工程と、前記陰
極及び前記陽極間にめっき速度を調整する障害物を配置
させる工程と、前記陰極及び前記陽極間に電流を流して
前記半導体基板上に金属めっき膜を堆積させる工程とを
具備することを特徴としている。
【００１２】
【発明の実施の形態】以下、図面を参照して発明の実施
の形態を説明する。まず、図１乃至図６を参照して第１
の実施例を説明する。図１は、電気めっき装置の概略断
面図、図２は、めっきにより堆積する状態を説明するめ
っき装置内に載置された半導体基板の断面図、図３は、
めっき工程を説明する製造工程断面図、図４は、めっき
工程後のＣＭＰ処理工程を説明する半導体基板の断面
図、図５（ａ）は、障害物として用いられるステンシル
マスクの平面図、図５（ｂ）、図５（ｃ）は、それぞれ
ステンシルの断面図、図６は、ステンシルの部分平面図
である。
の形態を説明する。まず、図１乃至図６を参照して第１
の実施例を説明する。図１は、電気めっき装置の概略断
面図、図２は、めっきにより堆積する状態を説明するめ
っき装置内に載置された半導体基板の断面図、図３は、
めっき工程を説明する製造工程断面図、図４は、めっき
工程後のＣＭＰ処理工程を説明する半導体基板の断面
図、図５（ａ）は、障害物として用いられるステンシル
マスクの平面図、図５（ｂ）、図５（ｃ）は、それぞれ
ステンシルの断面図、図６は、ステンシルの部分平面図
である。
【００１３】半導体製造装置である電気めっき装置は、
めっき槽２を有している。めっき槽２の内部には銅めっ
き液５が充填されている。また、めっき槽２の底部に
は、陽極３が収納され、陽極３に対向して配置された陰
極４が収納され、さらに、陽極３及び陽極４間に電流を
流すように電源６が接続されている。めっき液５は、め
っき槽２の下部から流入し、上部から流出するように構
成されており、電気めっき中は、このような流動状態で
使用される。陽極３と対向するウェーハ１との間には障
害物であるマスクを有するステンシル７がめっき槽２に
支持されて配置されている。マスクは、陽極３から生成
されるＣｕ＋＋の移動を阻止し、その部分のめっき膜の
成長を阻害する作用効果を有するものである。電気めっ
き装置を使用する時は、シリコンなどのウェーハ１は、
陽極３に対向するように陰極４に搭載される。そして、
電流を流してＣｕ＋＋をウェーハ１のシード層（銅膜）
上に堆積させて銅めっき膜を形成させる。
めっき槽２を有している。めっき槽２の内部には銅めっ
き液５が充填されている。また、めっき槽２の底部に
は、陽極３が収納され、陽極３に対向して配置された陰
極４が収納され、さらに、陽極３及び陽極４間に電流を
流すように電源６が接続されている。めっき液５は、め
っき槽２の下部から流入し、上部から流出するように構
成されており、電気めっき中は、このような流動状態で
使用される。陽極３と対向するウェーハ１との間には障
害物であるマスクを有するステンシル７がめっき槽２に
支持されて配置されている。マスクは、陽極３から生成
されるＣｕ＋＋の移動を阻止し、その部分のめっき膜の
成長を阻害する作用効果を有するものである。電気めっ
き装置を使用する時は、シリコンなどのウェーハ１は、
陽極３に対向するように陰極４に搭載される。そして、
電流を流してＣｕ＋＋をウェーハ１のシード層（銅膜）
上に堆積させて銅めっき膜を形成させる。
【００１４】図２に示すようにめっき時に陽極からＣｕ
＋＋が陰極１上の半導体基板１０主面に堆積する。陽極
３から生成されるＣｕ＋＋は、ステンシル７のマスク８
を通過することはできないので、マスク８を避けて半導
体基板１０上に堆積される。Ｃｕ＋＋は、溝１４、１５
上に配置されたマスク８を避けるので、マスク８の直下
の溝部分の堆積速度が小さくなる。したがって、他の平
坦な部分に対する成長速度と格別変わらないので、めっ
き膜は平坦な表面となる。次に、図３及び図４を参照し
て埋め込み配線が形成されるまでの工程を説明する。ま
ず、半導体基板１０主面上にＬＳＩを形成すべく能動素
子、層間絶縁膜１１等を形成し、層間絶縁膜１１に配線
溝（凹部）１４、１５を形成する。次に、半導体基板１
０配線溝を含む主面上に配線のバリアメタル材料であ
る、例えば、ＴａＮ膜１２、シ−ド層となる銅膜１３を
それぞれ３０ｎｍ、１００ｎｍ程度スパッタリング法に
より堆積させる。このウェーハを従来技術で述べたもの
と同じ標準めっき条件で図１に示すステンシル７を固定
する部分を有しためっき装置を使い、陽極３とウェーハ
１との間にステンシルマスクを介在させ、銅めっき膜１
６を形成する（図３（ｂ））。
＋＋が陰極１上の半導体基板１０主面に堆積する。陽極
３から生成されるＣｕ＋＋は、ステンシル７のマスク８
を通過することはできないので、マスク８を避けて半導
体基板１０上に堆積される。Ｃｕ＋＋は、溝１４、１５
上に配置されたマスク８を避けるので、マスク８の直下
の溝部分の堆積速度が小さくなる。したがって、他の平
坦な部分に対する成長速度と格別変わらないので、めっ
き膜は平坦な表面となる。次に、図３及び図４を参照し
て埋め込み配線が形成されるまでの工程を説明する。ま
ず、半導体基板１０主面上にＬＳＩを形成すべく能動素
子、層間絶縁膜１１等を形成し、層間絶縁膜１１に配線
溝（凹部）１４、１５を形成する。次に、半導体基板１
０配線溝を含む主面上に配線のバリアメタル材料であ
る、例えば、ＴａＮ膜１２、シ−ド層となる銅膜１３を
それぞれ３０ｎｍ、１００ｎｍ程度スパッタリング法に
より堆積させる。このウェーハを従来技術で述べたもの
と同じ標準めっき条件で図１に示すステンシル７を固定
する部分を有しためっき装置を使い、陽極３とウェーハ
１との間にステンシルマスクを介在させ、銅めっき膜１
６を形成する（図３（ｂ））。
【００１５】その後、ＣＭＰ処理によって溝（凹部）１
４、１５にのみ銅を残して削り落とし、銅の埋め込み配
線１７を形成する（図４）。このように、配線幅に合わ
せたマスク（図２の８）を図１に示すようにめっき装置
のレベラーを含むめっき液の中に浸漬された陽極３と陰
極４上のウェーハ１との間に介在させることによって、
Ｃｕ＋＋イオンがウェーハの表面に到達するのを阻害す
るステンシル７をめっき電界が部分的に遮蔽するため
に、レベラ−による埋め込み性向上を図りつつ、パタ−
ン依存性を緩和させることができ、その結果平坦な表面
をもつめっき膜（図３（ｂ）の１６）が形成される。そ
の結果、後工程のＣＭＰ方法を精密に実施して埋め込み
配線（図４の１７）を形成することができる。
４、１５にのみ銅を残して削り落とし、銅の埋め込み配
線１７を形成する（図４）。このように、配線幅に合わ
せたマスク（図２の８）を図１に示すようにめっき装置
のレベラーを含むめっき液の中に浸漬された陽極３と陰
極４上のウェーハ１との間に介在させることによって、
Ｃｕ＋＋イオンがウェーハの表面に到達するのを阻害す
るステンシル７をめっき電界が部分的に遮蔽するため
に、レベラ−による埋め込み性向上を図りつつ、パタ−
ン依存性を緩和させることができ、その結果平坦な表面
をもつめっき膜（図３（ｂ）の１６）が形成される。そ
の結果、後工程のＣＭＰ方法を精密に実施して埋め込み
配線（図４の１７）を形成することができる。
【００１６】ステンシルマスクは、配線パターンに対応
したネガパターンを有する微細パターンでも良いし、マ
スク作成データに類似させて変換差を持たせ、密集した
パターンをグループ化したパターンであっても良い。パ
ターンが密集したＬＳＩマクク部分があるような場合に
は、その部分全体をパターニングしたステンシルマスク
を用いても良い。図５（ａ）は、ステンシルの平面図で
あり、このステンシル７は、ウェーハ１の形状に合わせ
て形成されている。そして、このステンシル７をめっき
処理に使用する場合、ステンシル７のマスクパターン
は、ウェーハもしくは半導体基板の溝部（凹部）の直上
にくるように配置される。図５（ｂ）は、このステンシ
ルの断面図である。ステンシルマスク材料としては、め
っき液に溶解しない材料、例えば、白金を使う。図６
は、ステンシルの１チップに合わせた部分のマスクパタ
ーンを示す平面図である。図のように配線密集部分にマ
スクパターンが配置されてこの部分のめっき膜の成長を
制限するようにされている。図５（ｃ）は、ステンシル
の他の例であり、ステンシル７は、半透膜やズポンジな
どの支持部９と、この支持部９に固定されたメタルマス
ク８のパターンから構成されている。
したネガパターンを有する微細パターンでも良いし、マ
スク作成データに類似させて変換差を持たせ、密集した
パターンをグループ化したパターンであっても良い。パ
ターンが密集したＬＳＩマクク部分があるような場合に
は、その部分全体をパターニングしたステンシルマスク
を用いても良い。図５（ａ）は、ステンシルの平面図で
あり、このステンシル７は、ウェーハ１の形状に合わせ
て形成されている。そして、このステンシル７をめっき
処理に使用する場合、ステンシル７のマスクパターン
は、ウェーハもしくは半導体基板の溝部（凹部）の直上
にくるように配置される。図５（ｂ）は、このステンシ
ルの断面図である。ステンシルマスク材料としては、め
っき液に溶解しない材料、例えば、白金を使う。図６
は、ステンシルの１チップに合わせた部分のマスクパタ
ーンを示す平面図である。図のように配線密集部分にマ
スクパターンが配置されてこの部分のめっき膜の成長を
制限するようにされている。図５（ｃ）は、ステンシル
の他の例であり、ステンシル７は、半透膜やズポンジな
どの支持部９と、この支持部９に固定されたメタルマス
ク８のパターンから構成されている。
【００１７】さらに、他の例で、金属によって電界の遮
蔽を行うのではなく、石英のような絶縁物の障害物をス
テンシルとして使うこともできる。このような材料は、
洗浄が容易になり、繰り返しの使用が十分可能になる。
さらに、ステンシルには電位が与えられるような構造で
あっても良いし、ステンシルを固定する部分はウェーハ
との距離が可変にするようにすることもできる。いずれ
の場合もめっき速度を調整してめっき膜表面の平坦性を
確保することができる。
蔽を行うのではなく、石英のような絶縁物の障害物をス
テンシルとして使うこともできる。このような材料は、
洗浄が容易になり、繰り返しの使用が十分可能になる。
さらに、ステンシルには電位が与えられるような構造で
あっても良いし、ステンシルを固定する部分はウェーハ
との距離が可変にするようにすることもできる。いずれ
の場合もめっき速度を調整してめっき膜表面の平坦性を
確保することができる。
【００１８】次に、図７乃至図９を参照して第２の実施
例を説明する。図７は、従来のめっき工程を説明する製
造工程断面図、図８及び図９は、この実施例のめっき工
程を説明する製造工程断面図である。半導体製造装置で
ある電気めっき装置は、図１と同様に、めっき槽を有
し、その内部にはレベラーの含まれていない銅めっき液
が充填されている。また、めっき槽の底部には、陽極が
収納され、陽極に対向して配置された陰極が収納され、
さらに、陽極及び陽極間に電流を流すように電源が接続
されている。めっき液は、めっき槽の下部から流入し、
上部から流出するように構成されており、電気めっき中
は、このような流動状態で使用される。陽極と対向する
ウェーハとの間には障害物であるマスクを有するステン
シルがめっき槽に支持されて配置されている。マスク
は、陽極から生成されるＣｕ＋＋の移動を阻止し、その
部分のめっき膜の成長を阻害する作用効果を有するもの
である。電気めっき装置を使用する時は、シリコンなど
のウェーハは、陽極に対向するように陰極に搭載され
る。そして、電流を流してＣｕ＋＋をウェーハのシード
層（銅膜）上に堆積させて銅めっき膜を形成させる。
例を説明する。図７は、従来のめっき工程を説明する製
造工程断面図、図８及び図９は、この実施例のめっき工
程を説明する製造工程断面図である。半導体製造装置で
ある電気めっき装置は、図１と同様に、めっき槽を有
し、その内部にはレベラーの含まれていない銅めっき液
が充填されている。また、めっき槽の底部には、陽極が
収納され、陽極に対向して配置された陰極が収納され、
さらに、陽極及び陽極間に電流を流すように電源が接続
されている。めっき液は、めっき槽の下部から流入し、
上部から流出するように構成されており、電気めっき中
は、このような流動状態で使用される。陽極と対向する
ウェーハとの間には障害物であるマスクを有するステン
シルがめっき槽に支持されて配置されている。マスク
は、陽極から生成されるＣｕ＋＋の移動を阻止し、その
部分のめっき膜の成長を阻害する作用効果を有するもの
である。電気めっき装置を使用する時は、シリコンなど
のウェーハは、陽極に対向するように陰極に搭載され
る。そして、電流を流してＣｕ＋＋をウェーハのシード
層（銅膜）上に堆積させて銅めっき膜を形成させる。
【００１９】シリコンなどの半導体基板２０上にはシリ
コン酸化膜などの絶縁膜２１が形成され、この絶縁膜２
１表面に金属配線が埋め込まれる溝２４、２５が形成さ
れている。絶縁膜２１上には溝の内部を含めてバリアメ
タル層であるＴａＮ膜２２が形成されている。そして、
ＴａＮ膜２２の上にはめっきのシード層となる銅膜２３
が形成される。銅めっきは、この銅膜２３の上に成長さ
れる。図８に示すようにめっき時に陽極からＣｕ＋＋が
陰極上の半導体基板２０の主面に堆積する。陽極から生
成されるＣｕ＋＋は、ステンシルマスク２７を通過する
ことはできないので、ステンシルマスク２７を避けて半
導体基板２０上に堆積される。Ｃｕ＋＋は、溝２４、２
５以外の領域上に配置されたステンシルマスク２７を避
けるので、ステンシルマスク２７の直下の平坦分の堆積
速度が小さくなる。したがって、溝２４、２５に対する
成長速度と格別変わらないので、堆積される銅めっき膜
２６の表面は平坦になる。一方、ステンシルマスク２７
を使用しないと、図７に示すように溝部分のめっき速度
が低いので、平坦な表面を有するめっき膜が形成され
ず、凹凸のあるめっき膜２８になってしまい、しかも場
所によってはボイド２９が発生することになる。
コン酸化膜などの絶縁膜２１が形成され、この絶縁膜２
１表面に金属配線が埋め込まれる溝２４、２５が形成さ
れている。絶縁膜２１上には溝の内部を含めてバリアメ
タル層であるＴａＮ膜２２が形成されている。そして、
ＴａＮ膜２２の上にはめっきのシード層となる銅膜２３
が形成される。銅めっきは、この銅膜２３の上に成長さ
れる。図８に示すようにめっき時に陽極からＣｕ＋＋が
陰極上の半導体基板２０の主面に堆積する。陽極から生
成されるＣｕ＋＋は、ステンシルマスク２７を通過する
ことはできないので、ステンシルマスク２７を避けて半
導体基板２０上に堆積される。Ｃｕ＋＋は、溝２４、２
５以外の領域上に配置されたステンシルマスク２７を避
けるので、ステンシルマスク２７の直下の平坦分の堆積
速度が小さくなる。したがって、溝２４、２５に対する
成長速度と格別変わらないので、堆積される銅めっき膜
２６の表面は平坦になる。一方、ステンシルマスク２７
を使用しないと、図７に示すように溝部分のめっき速度
が低いので、平坦な表面を有するめっき膜が形成され
ず、凹凸のあるめっき膜２８になってしまい、しかも場
所によってはボイド２９が発生することになる。
【００２０】
【発明の効果】本発明によれば、微細な高アスベクト比
溝に銅めっき膜を形成する際に、パタ−ンによる依存性
の無い表面が平坦な成膜が実現でき、後工程のＣＭＰ処
理を精密に行うことができ、形成される配線の配線ショ
ートの無い、配線抵抗のバラツキの少ない半導体装置を
提供することが可能となる。
溝に銅めっき膜を形成する際に、パタ−ンによる依存性
の無い表面が平坦な成膜が実現でき、後工程のＣＭＰ処
理を精密に行うことができ、形成される配線の配線ショ
ートの無い、配線抵抗のバラツキの少ない半導体装置を
提供することが可能となる。
【図１】本発明の半導体製造装置（めっき装置）の概略
断面図。
断面図。
【図２】本発明のめっき処理を説明する半導体基板の断
面図。
面図。
【図３】本発明のめっき工程を説明する半導体基板の断
面図。
面図。
【図４】本発明のめっき工程後のＣＭＰ処理を説明する
半導体基板の断面図。
半導体基板の断面図。
【図５】本発明の方法に用いるステンシルの平面図及び
断面図。
断面図。
【図６】本発明の方法に用いるステンシルの１チップ分
の平面図。
の平面図。
【図７】本発明のめっき工程を説明する半導体基板の断
面図。
面図。
【図８】本発明のめっき工程を説明する半導体基板の断
面図。
面図。
【図９】本発明のめっき工程を説明する半導体基板の断
面図。
面図。
【図１０】従来のめっき装置の概略断面図。
【図１１】従来のめっき工程を説明する半導体基板の断
面図。
面図。
【図１２】従来のめっき工程後のＣＭＰ処理を説明する
半導体基板の断面図。
半導体基板の断面図。
１、１３０・・・ウェーハ、 ２、１０３・・・めっ
き槽、３、１２５・・・陽極、 ４、１２４・・・陰
極、５、１２７・・・めっき槽、 ６、１２６・・・
電源、７・・・ステンシル、 ８・・・マスク、
９・・・支持部、１０、２０、１００・・・半導体基
板、１１、２１、１０１・・・絶縁膜、１２、２２、１
２１・・・ＴａＮ膜、 １３、２３、１２２・・・銅
膜、１４、１５、２４、２５、１１９、１２０・・・溝
（凹部）、１６、２６、１２３・・・めっき膜、 １
７・・・埋め込み配線、２７・・・ステンシルマスク、
２９・・・ボイド。
き槽、３、１２５・・・陽極、 ４、１２４・・・陰
極、５、１２７・・・めっき槽、 ６、１２６・・・
電源、７・・・ステンシル、 ８・・・マスク、
９・・・支持部、１０、２０、１００・・・半導体基
板、１１、２１、１０１・・・絶縁膜、１２、２２、１
２１・・・ＴａＮ膜、 １３、２３、１２２・・・銅
膜、１４、１５、２４、２５、１１９、１２０・・・溝
（凹部）、１６、２６、１２３・・・めっき膜、 １
７・・・埋め込み配線、２７・・・ステンシルマスク、
２９・・・ボイド。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4K024 AA09 AB02 AB15 BA11 BB12 BC10 CB02 CB08 CB09 CB21 CB26 DA10 FA23 GA16 4M104 BB04 BB32 DD52 FF18 FF22 HH20 5F033 HH11 HH32 MM08 MM12 MM13 PP15 PP27 QQ48 RR04 XX35
Claims (7)
- 【請求項１】 半導体基板を保持する手段を備えた陰極
と、前記陰極に対向配置された陽極と、前記陰極及び前
記陽極間に配置されることが可能であり、且つめっき速
度を調整する障害物とを具備し、前記陰極及び前記陽極
間に電流を流すことによって前記半導体基板上に金属め
っき膜を堆積させることを特徴とする半導体製造装置。 - 【請求項２】 半導体基板を保持する手段を備えた陰極
と、前記陰極に対向配置された陽極と、前記陰極及び前
記陽極間に配置され、且つめっき速度を調整する障害物
とを具備し、前記陰極及び前記陽極間に電流を流すこと
によって前記半導体基板上に金属めっき膜を堆積させる
ことを特徴とする半導体製造装置。 - 【請求項３】 前記障害物は、前記陽極及び前記陰極に
対して相対的に移動可能に配置されていることを特徴と
する請求項２に記載の半導体製造装置。 - 【請求項４】 前記障害物は、前記陽極もしくは前記陰
極の方向に移動可能に配置されていることを特徴とする
請求項２又は請求項３に記載の半導体製造装置。 - 【請求項５】 前記半導体基板は、凹凸のある主面を備
えており、前記障害物は、前記主面の凹部のある領域上
に配置されていることを特徴とする請求項２乃至請求項
４のいずれかに記載の半導体製造装置。 - 【請求項６】 前記半導体基板は、凹凸のある主面を備
えており、前記障害物は、前記主面の凸部のある領域上
に配置されていることを特徴とする請求項２乃至請求項
４のいずれかに記載の半導体製造装置。 - 【請求項７】 半導体基板を電解液中に配置された陰極
に搭載させ、この陰極に対向するように陽極を対向配置
させる工程と、前記陰極及び前記陽極間にめっき速度を
調整する障害物を配置させる工程と、前記陰極及び前記
陽極間に電流を流して前記半導体基板上に金属めっき膜
を堆積させる工程とを具備することを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11151410A JP2000340525A (ja) | 1999-05-31 | 1999-05-31 | 半導体製造装置及び半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11151410A JP2000340525A (ja) | 1999-05-31 | 1999-05-31 | 半導体製造装置及び半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000340525A true JP2000340525A (ja) | 2000-12-08 |
Family
ID=15518003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11151410A Pending JP2000340525A (ja) | 1999-05-31 | 1999-05-31 | 半導体製造装置及び半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000340525A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100755661B1 (ko) | 2005-03-07 | 2007-09-05 | 삼성전자주식회사 | 도금 처리 장치 및 이를 이용한 도금 처리 방법 |
| JP2018040048A (ja) * | 2016-09-09 | 2018-03-15 | 株式会社東芝 | 電気めっき装置、電気めっき方法、及び半導体装置の製造方法 |
-
1999
- 1999-05-31 JP JP11151410A patent/JP2000340525A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100755661B1 (ko) | 2005-03-07 | 2007-09-05 | 삼성전자주식회사 | 도금 처리 장치 및 이를 이용한 도금 처리 방법 |
| JP2018040048A (ja) * | 2016-09-09 | 2018-03-15 | 株式会社東芝 | 電気めっき装置、電気めっき方法、及び半導体装置の製造方法 |
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