CN1538622A - 改进的相位/频率检测器和锁相环电路 - Google Patents

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Abstract

本发明涉及用于相位和频率检测器(PFD)的周波滑移检测器以及用于锁相环(PLL)电路的锁定检测器。本发明提供了一种周波滑移检测器电路，该检测器电路与具有第一和第二信号输入端的相位及频率检测器一起使用，并用于提供分别相应于第一和第二输入信号中时钟信号沿的第一和第二PLL控制信号输出；该周波滑移探测器电路包括：用于通过确定延迟输出信号与相应输入信号吻合时刻来确定所述输入信号之间周波滑移的装置。

Description

改进的相位/频率检测器和锁相环电路
技术领域
本发明涉及用于相位和频率检测器(PFD)的周波滑移检测器以及用于锁相环路(PLL)电路的锁定检测器。
背景技术
锁相环路(PLL)为公知的电路，该电路用于将局部发生的信号(如时钟信号)锁定成外部或基准信号。该电路可用于电讯接收器设备或者数字音频设备中，其中这些设备接收基准信号，并需要产生局部时钟信号，该信号的频率和相位与接收到的基准信号(作为锁定的条件)有关，从而正确地接收到传来的信息信号。图1示出了PLL的示意结构，该PLL包括：在反馈环路中的相位和频率检测器(PFD)、电荷泵(CP)、环路滤波器(LF)和振荡器(VCO)。该检测器(PFD)检测振荡器(VCO)输出的信号(派生的时钟信号)与基准信号(基准时钟信号)之间的频率或相位差。该检测器输出与两个输入信号之间的频率和相位差成正比的误差信号，随后控制振荡器的频率输出。该反馈环路使产生的信号在频率上朝基准信号上汇合。在某些实施方案中，或者是来自VCO的发出时钟信号，或者是系统基准时钟信号，或者两者都有，可在频率上分开，从而以固定的频率比把产生的时钟信号提供到系统基准时钟信号上。
相位和频率检测器(PFD)也是公知的电路，该电路的一个实例在图2a中示出。该PFD发出两个输出(UP和DOWN)，该输出用于控制驱动环路滤波器的电荷泵或类似控制器，而电荷泵或类似控制器随后控制加在VCO输入上的误差电压，从而控制VCO输出频率。一个简单的PFD通常包括两个触发器电路L1和L2以及一个NAND门N。取首先上升的基准信号的上升时钟沿，触发器L1将首先闭锁，从而基准电压，通常是电压干线VCC之一将在Q处输出，并因此也在UP输出端输出。在这之后，对应的来自振荡器信号或派生时钟信号的时钟沿对触发器L2进行闭锁，以在输出端Q提供VCC(DOWN信号)。该信号与L1的VCC输出端Q一起触发NAND门N，以对两个触发器L1和L2重新设置(reset)，这样它们的输出端Q保持接地或0V，直到它们的输入中出现下一个上升时钟沿。在图2b中可看出UP和DOWN信号的波形。DOWN输出的间隔很短，并与经过NAND门N和触发器L1、L2的重新设置电路的传播时间有关。然而，UP输出的间隔与基准信号和派生信号的上升沿之间的时间差有关。该时间差越大，UP输出脉冲的间隔就越长。同样地，如果派生信号引导基准信号，则输出脉冲将出现在DOWN输出上，该输出与引导量成正比。UP和DOWN输出提供到如电荷泵的控制器上，该控制器根据引导的信号不同，在环路滤波器中产生增加或减少的输出电压，随后适当地要么略微增加要么减少VCO的输出频率。
只要基准和派生时钟之间的相差保持在小于2π，输出脉冲间隔就与相差成正比，同时PFD称为相位检测模式。当基准和派生的时钟相差超过2π相差时，PFD的操作在质量上不同。图3A示出了当两个信号之间的相差累积超过2π时发生的情况。在示出的情况中，派生的时钟(DER)波形在频率上略微低于基准时钟(REF)波形。开始时(脉冲0)，DER引导REF，同时UP信号的间隔(脉冲1)由经过NAND门N和触发器L1的传播延迟所限定。在脉冲1，相差很小，于是UP脉冲的间隔也很小。当相差增加时，由于DER的上升沿刚好及时出现来对UP脉冲重新设置，因此UP信号延长(脉冲2、脉冲3)，直到延长超过几乎整个周波(脉冲4)。在下一个周波附近(脉冲5)，在REF的第二上升沿没有出现DER的上升沿，从而UP保持高电平，并只在DER上升时重新设置，该重新设置可在REF的该第二上升沿出现后立刻发生。UP然后在几乎整个REF周波上保持低电平，直到REF的下一个上升沿产生脉冲6。该脉冲6与脉冲2类似，仍然非常窄。对于该实例，利用固定的频率差，事件链(chain of events)将重复。这样，虽然DER和REF之间的相差单调增加，但UP脉冲的占空比具有锯齿形状，大约每2π间断一次。
如果REF逐渐使DER滞后，则DOWN脉冲将出现类似特征。这可通过图3b所示PFD的PFD转换特征以图形示出。该PFD特征清晰地示出了在多个2π的一系列不间断分布，其中输出周波重复地向上倾斜到最大值，然后突然降至零。
在完整的PLL的PFD操作过程中，如图3a所示，由于DER相对于REF(或者相反)滑移，则在锁定过程中，当UP或DOWN脉冲的宽度突然降低时可以看到该滑移。在加到随后环路滤波器上刺激的间断使环路滤波器输出电压，即VCO控制电压信号的斜坡上产生间断。一般地说，当这些周波滑移出现时，环路滤波器的动态特性在斜坡极性中呈现变化，这在图3c所示的模拟特性中已经示出，其中图3c示出了当周波滑移出现时的VCO控制电压，在波形的凹谷为周波滑移的象征。当周波滑移出现时，PLL的动态特性为非线性，同时该特性可偏离线性控制理论规定的那些特性，通常导致锁定时间增加。
通过检测周波滑移，该VCO控制电压可进行调节或“修正”到避免出现间断或使间断最小化，这样改进了PLL的锁定时间。在US6265902、US6466058、US6256362和US2002/0126787中描述了被称为周波滑移补偿电路的各种周波滑移检测器和控制电压修正电路。
在US6265902中，PFD连接到两个周波滑移检测器和修正电路上，其中每个电路均包括与逻辑电路一起的沿触发计数器，其中当检测到相应的周波滑移时，该逻辑电路加到UP或DOWN输出信号上。如果当接收到下一个基准(或派生)信号沿而UP(或DOWN)信号仍然维持时，可得到上述效果。计数器输出修正信号，该信号与相应的UP或DOWN输出结合(通过或(OR)操作)。修正信号的间隔由负载值来确定，计数器作为输入接收该值。
在US6256362中，更复杂的PFD与周波滑移检测器一起使用，该周波滑移检测器包括结合有周波滑移计数器电路的闭锁和逻辑电路，该电路发出“修正的”UP2和DOWN2输出信号。
在US2002/0126787中，PFD在其重新设置电路中包括一个延迟元件36，从而提供最小值的UP或DOWN输出脉冲，以辅助PFD和随后的电荷泵的线性操作。由于在派生或产生的时钟信号可由系统的其他部分可靠地使用而PLL必须处于操作的稳定模式，锁定检测因此是有用的，该锁定检测即产生逻辑信号以标记环路及其输出频率已经稳定。另外，PLL锁定时间可通过具有快速锁定模式和慢速模式而减少，其中快速模式(即宽的环路带宽)在PLL正在锁定时使用，而慢速模式(即窄的环路带宽)在PLL锁定后使用。
一些锁定检测器与复杂的状态机结合工作，来检测周波滑移，以确定锁定状态，而不是PFD操作的线性/非线性模式。然而，复杂状态机可明显地增加成本。该实施方案的实例在US6256362中公开。同样地，US6466058采用了与输入信号存在检测器并联的周波滑移检测器。
其他类型的锁定检测器利用了UP和DOWN信号的相位校准，这方面内容在US6404240中得到披露。然而，当系统锁定时，可根据模拟电路的操作状态来进行UP和DOWN信号的相对调整。例如，在PLL中的偏移可在PLL输入上增加明显的相位偏移，即使环路充分地被频率锁定。
发明内容
本发明提供一种周波滑移检测器电路，其中该电路可与其他电路部件结合在一起，从而提供用于锁相环路的锁定检测电路；本发明还提供一种用于相位和频率检测器和/或锁相环路的频率或相位检测模式指示器。
该周波滑移检测器是这样操作的，即通过确定来自PFD的引导PLL控制信号(UP或DOWN)是否与相应的输入信号(图2a中的基准时钟信号或派生时钟信号)吻合。也就是说，如果当在下一个基准信号的上升沿时，比如引导基准时钟信号的PFD输出信号仍然保持，则在基准信号输入和其他输入信号(例如派生信号)之间存在周波滑移。换句话说，两个基准信号上升沿出现在派生信号上升沿。这是由于来自PFD的输出“引导”信号表面在基准信号输入周波中已经出现了预定点，例如时钟信号的引导正或上升沿。当在派生信号输入周波中的相同点保持，则来自PFD的对应输出信号设计成与基准信号对应的引导输出信号结合，对PFD重新设置，从而两个输出信号返回到“关”或零。这样，如果没有周波滑移条件，当相应输入信号的下一个上升沿出现以及周波滑移没有被指示时，第一或“引导”输出将不保持或者存在。然而，如果没有通过其他引导信号而重新设置引导信号，则当相应输入信号的下一个上升沿出现以及同时周波滑移被指示时，该输出将仍然存在。也就是说，如果“引导”或PFD输出信号与下一个输入信号周波指示(例如下一个上升时钟信号沿)吻合时，则周波滑移已经出现。然而，申请人已经认识到，在实际的实施中，存在着下面情况中的一个或结合。1)当PFD输出信号保持并因此不正确地记录周波滑移时，在PFD中非常快速的闭锁装置或电路，把在其相应输入信号中的上升沿立即转化成PLL控制输出信号(UP或DOWN)，从而的周波滑移闭锁装置或电路可能仍然记录输入信号沿，其中周波滑移闭锁装置或电路用于确定相应输出信号是否与相应输入信号吻合。2)可选择地或可附加的周波滑移闭锁或电路可相对慢速地记录输入时钟信号沿，从而利用具有相对较慢速的PFD闭锁装置或电路，当PFD输出信号保持并该信号本身由相同输入时钟沿触发时，周波滑移闭锁装置仍然记录输入时钟信号沿。
一般地说，本发明提供这样的一种周波滑移检测器，该检测器具有包括连接到相应输入信号的第一和第二闭锁装置的PFD，其中的输入信号例如为基准时钟信号和派生时钟信号。当检测到这些闭锁装置相应输入信号波形的如上升沿的预定部分时，这些闭锁装置每个均保持输出信号。PFD还包括重新设置装置，该装置包括如AND或NAND门的组合逻辑元件，当两个输出信号保持时，该逻辑元件对两个闭锁装置重新设置。该周波滑移检测器此外还具有两个周波滑移闭锁装置，这两个闭锁装置连接到相应的PFD输出端和相应的PFD输入信号。相应的PFD输出信号由前面的相应PFD输入信号波形(例如，先前上升时钟信号沿)的相同预定部分触发，只有当该相应PFD输出信号仍然保持时，当检测到这些闭锁装置的相应PFD输入信号波形时，每个闭锁装置保持相应周波滑移输出信号。如果在这些相应输入信号波形的预定部分之间的间隔中，相应PFD输出信号已经重新设置，则周波滑移不保持，或者如果已经从先前的过程中保持，则真正脱离保持。“保持”的含义是指对本领域中已知的任何转换及其逻辑极性的记时。
在相应PFD输入信号波形的每个预定部分，周波滑移闭锁装置响应相应PFD输出信号的状态，其中PFD输出信号由先前的相应PFD输入信号波形的预定部分来触发。为了避免周波滑移闭锁装置在相应PFD输入信号波形的任何预定部分来响应相应PFD输出信号的状态，其中PFD输出信号由相应PFD输入信号波形的相同预定部分来触发，操作延迟装置以在PFD输入信号波形的保持和检测之间提供预定的延迟时间，其中的检测是通过由所述输入波形部分触发的相应PFD输出的相应周波滑移闭锁装置来进行的。在一个实施例中，通过在每个周波滑移闭锁装置PFD输入和它们相应的PFD输出之间添加一个延迟元件来实现上述方面。该延迟元件可以一个或多个单一装置来实施，该单一装置例如为倒相器或OR门。可选择的是，可需要更复杂但更精确的延迟，例如包括通过精确的电流源对电容器的充电，或者其他非常熟知的延迟装置。
这种设计利用了高速PFD闭锁装置，如NOR门对，同时通过避免错误的周波滑移指示而仍然维持周波滑移的正确操作，这种错误操作是由于利用PFD闭锁装置的快速闭锁和/或利用周波滑移闭锁装置的慢速闭锁而产生的。由于需要的电路部件数量降低，同时在较少数量信号通道装置方面具有简单的电路设计，因此在该电路上的整个传播延迟减少，同时与现有技术的设计相比，电路在非常高频率下进行操作。由于具有减少的部件数量和减少的连接复杂性，该设计还具有价格上的优势。
特别是在一个方面中，本发明提供了根据权利要求1的周波滑移检测器。
周波滑移检测器设计还包括PFD和周波滑移闭锁装置的组合，其中内部电路结构设计成，根据特定的输入信号事件(如上升沿)，在对应于该事件的PFD输出信号保持之前，周波滑移闭锁装置始终重新设置。这就避免了对离散延迟部件的需要。例如，预定延迟可包含在闭锁装置中。
特别是另一个方面中，本发明提供了周波滑移检测器电路，该电路包括具有第一和第二信号输入端的相位和频率检测器电路，并设计成为分别响应第一和第二输入信号而提供第一和第二PLL控制信号输出；该电路还包括通过确定延迟的输出信号与相应输入信号吻合的时刻，来确定在所述输入信号之间的周波滑移的装置。
所述确定装置包括用于对接收到的输出信号进行延迟的装置，以及如果当下一个波形沿由相应输入信号保持时，对所述延迟的输出信号进行保持则指示周波滑移的装置。
最好是，周波滑移指示装置包括闭锁装置，如触发器。
最好是，确定装置包括连接在来自PFD的每个输出信号和相应闭锁装置的输入端之间的延迟元件，通过相应的输入信号对该元件锁定。
最好是，输出信号延迟时间小于输入信号周期的剩余部分，而该部分小于相位和频率检测器的重新设置时间。
在另一方面，提供一种确定在锁相环路中的周波滑移的方法，其中锁相环路包括具有第一和第二信号输入端的相位和频率检测器，并用于分别响应第一和第二输入信号中的时钟信号沿而提供第一和第二PLL控制信号输出；该方法包括：
通过确定延迟的所述输出信号与相应输入信号吻合的时刻，确定所述输入信号之间的周波滑移。
最好是，该确定步骤包括对接收到的输出信号进行延迟，如果当下一个波形沿由相应输入信号而保持时，所述延迟的输出信号被保持，则指示周波滑移。
在另一方面，提供一种使用包括延迟装置的电路的方法，其中该延迟装置连接到闭锁电路的输入端上，从而提供周波滑移检测器，该方法包括：
提供一种相位和频率检测器电路，该电路具有第一和第二信号输入端，并用于分别响应第一和第二输入信号中的时钟信号沿而提供第一和第二PLL控制信号输出；
把延迟装置的输入连接到PLL控制信号输出上，并把相应的输入信号连接到闭锁装置的计时输入上，从而闭锁装置的输出指示有周波滑移。
一般地说，在另一个方面，本发明还提供一种锁相环路指示器。通过把周波滑移检测器电路与计时器电路结合，当对于预定时间还没有指示有周波滑移时，可指示在PLL中的锁定条件。周波滑移表明两个输入信号具有不同的频率，或者具有大于2π的累积相差。
最好是，采用的周波滑移检测器是由上述本发明第一方面提供的那种。然而，也可替代地采用包括上面描述的那些现有技术设计的其他周波滑移检测器。
特别是，本发明的第二方面提供一种锁相环路检测器，该检测器包括：
周波滑移检测器电路，该电路包括具有第一和第二信号输入的相位和频率检测器电路，并设计成分别响应第一和第二输入信号的波形沿而提供第一和第二PLL控制信号输出；
通过确定延迟的输出信号与相应输入信号吻合的时刻，来确定所述输入信号之间的确定周波滑移的装置；以及指示当周波滑移在预定时间没有保持时进行指示的装置。
在另一方面，本发明提供一种锁相环路检测器，该检测器包括：
周波滑移检测器电路，该电路包括具有第一和第二信号输入端的相位和频率检测器电路，并设计成分别响应第一和第二输入信号中的波形沿而提供第一和第二PLL控制信号输出；
用于确定在所述输入信号之间的周波滑移的装置；以及
指示当周波滑移在预定时间没有保持时进行时钟指示的装置。
在另一方面，提供一种确定锁相环路中的锁定的方法，其中锁相环路具有相位和频率检测器，该方法包括：
根据下面在锁相环路中确定周波滑移的方法来确定周波滑移，其中锁相环路包括具有第一和第二信号输入端的相位和频率检测器，并用于分别响应第一和第二输入信号中的时钟信号沿而提供第一和第二PLL控制信号输出；该方法包括：
通过确定延迟的所述输出信号与相应输入信号吻合的时刻，来确定所述输入信号之间的周波滑移；以及
周波滑移在预定的时间没有保持时，指示锁定。
一般地说，在另一方面，本发明提供用于锁相环路的相位或频率模式指示器。通过利用周波滑移指示信号表明PLL没有处于相位检测模式的事实，该指示器与锁相环路指示器以类似方式操作。
在另一方面，提供一种用于锁相环路的相位或频率模式指示器，其中锁相环路具有包括第一和第二信号输入端的相位和频率检测器，并用于分别响应第一和第二输入信号中的时钟信号沿而提供第一和第二PLL控制信号输出；第一和第二周波滑移检测器电路包括：通过确定延迟的输出信号与相应输入信号吻合的时刻来确定所述输入信号之间周波滑移的装置；把来自第一和第二周波滑移检测器电路的输出作为输入的组合逻辑装置，如逻辑OR装置；以及连接到组合逻辑装置的输出端上，并用于指示当所述输出在预定时间没有保持时的相位检测模式的计时器装置。
附图说明
现在仅借助于实例，详细参照下面的附图来描述本发明的实施例，其中的实例并不作为限制，其中：
图1为锁相环路(PLL)的示意图；
图2a示出了相位和频率检测器(PFD)电路；
图2b示出了来自图2a的PFD的基准、派生、UP和DOWN信号的波形；
图3a示出了图2电路中信号的计时图；
图3b示出了图2电路的传输特征；
图3c示出了当发生周波滑移时VCO控制电压和周波滑移检测器输出；
图4为一个实施例的电路图；
图5为示出了在图4电路中信号的计时图；
图6示出了用于图4的PFD闭锁装置的电路设计，以及
图7a-7f示出了对应于本发明各个实施例的不同应用的各种电路组合。
具体实施方式
图4示出了根据一个实施例的PLL锁定检测器1，该锁定检测器1包括周波滑移检测器2和记时器电路5。周波滑移检测器2包括相位及频率检测器(PFD)和与非门(NAND)3，其中相位及频率检测器具有两个输入端或PFD闭锁装置F1和F2，这两个输入端或PFD锁定装置F1和F2分别连接到基准时钟信号(REF)和如压控振荡器(VCO)输出的派生时钟信号(DER)。输入闭锁F1和F2的输出端分别连接到UP和DOWN周波滑移检测器电路(CSD(U)和CSD(D))，这些电路均包括延迟元件D1或D2及输出端或周波滑移闭锁装置F3或F4。每个输出闭锁F3和F4的CK输入端连接到相应的时钟输入端(基准或相应派生的)。
基准时钟连接到PFD闭锁F1的CK输入端上，同时派生的时钟输入端连接到另一个PFD闭锁F2的CK输入端上。这些闭锁F1和F2的D输入端连接到如正相电源电压Vcc的基准电压上。PFD闭锁F1和F2的输出端分别提供PFD的UP和DOWN信号，同时也连接到NAND门3的输入端上。NAND门3的输出端连接到两个输入端或PFD闭锁F1和F2的重新设置(RB)输入端上。这样，当来自每个时钟输入信号的上升沿来到时，相应的闭锁F1或F2在输出Q处维持基准电压VCC。当输入闭锁F1和F2的输出均转向VCC时，NAND门3关闭，这样就依次对两个输入闭锁F1和F2重新设定，从而它们的输出Q回复到0V或接地，直到来自相应时钟信号的下一个上升沿输入。如果两个输入时钟信号同步，则当一旦闭锁进行锁定时，将在实际上没有来自UP和DOWN信号的输出，它们就由NAND门3重新设定。然而，如果其中一个时钟信号引起另一个信号，则相应的闭锁F1或F2的输出(UP或DOWN)转为基准电压VCC，直到电路由滞后的时钟信号的上升沿重新设定。
最好是，如后面就图6示出和描述的那样，PFD闭锁F1和F2为一对单纯的或非门。这样就使电路复杂性、芯片面积和因此带来的成本以及功率消耗最小。还使经过每个闭锁的延迟时间最少：这样具有两个相关的益处：(i)使经过闭锁的延迟之间的不匹配最小化并因此减少了环路的输入相位误差；(ii)另外，由于这些延迟大概与电源无关，因此将提高了环路的电源排斥，从而避免使派生时钟不稳定。该益处对于这样的电路特别贴切，该电路必须工作直到使电源电压最小(如电池提电的便携设备)，其中当电源电压降低到接近其最小实际电压时，门的传播延迟将迅速增加，然而小的输出不稳定仍然需要。
该电路的几个变化对于本领域的技术人员来说是明显的。可替代的是，PFD闭锁可以是其他类型的触发器电路，或者是任何其他适当的时钟沿触发类的电路。虽然D型触发器由于其简易和实现成本低廉，但周波滑移闭锁F3和F4可以是任何类型的闭锁装置或电路。NAND门3可由AND门代替，必要的话由逻辑变相器替换。如果PFD闭锁F1和F2具有Q-条信号输出和同相(non-inverting)转换重新设置输入，则根据修改的PFD闭锁F1和F2的这些Q条信号输出和派生的同相重新设置输入，NAND门3可在功能上由NOR门替代。可以设计其他组合的逻辑方案，方案中可能包括其他输入端(如系统重新设置)，但是一个NAND门在速度和简化方面应该是最好的。
然而，把图2a中的一般闭锁L1和L2替换成快速闭锁F1和F2，使F1的传播延迟减少到只有两个快速的门延迟。对于一般的闭锁F3，这将可能冲破F3的设定时间限制。例如，在F3内部，CK到F3的输入端可自身反相，接着必须在D输入端与后续逻辑阶段隔离前使传输门完全关闭。这样，延迟元件D1(同样D2)需要可靠的逻辑操作。
延迟元件D1和D2可以是任何适当的电路器件或设计，例如在每个PFD闭锁输出和相应的周波滑移闭锁输入之间的两个(或多个)逻辑变相器。如上面讨论的那样，当电源电压降低到接近实现功能的最小值时，单个变相器链的传播延迟将迅速增加，因此就需要更复杂的方案来减少该延迟的电源电压依赖性，例如基于如下的方案，即借助于预定和稳定的电流源并当该电压经过预定和稳定电压阈值时进行检测。可替代的是，利用集总或甚至寄生元件的单一RC继电器在某些情况下是足够的。由这些元件D1和D2导致的传播延迟设计成这样，在对应的PFD闭锁输出信号(UP或DOWN)到达周波滑移闭锁的非时钟输入(D)前，在周波滑移闭锁F3和F4 CK输入的每个时钟沿之后提供充足的时间，从而确保它们响应前面的PFD闭锁输出信号，同时不响应该对应PFD闭锁输出信号。该时间将根据PFD(F1、F2)和周波滑移(F3、F4)完成的闭锁不同而不同，并既可由详细电路执行的晶体管电平(level)模拟来确定，也可参照相应制造商或标准电池IP销售者的闭锁装置性能参数来确定。
需要注意的是，加入这种延迟从高电平示意图中可能不明显。在电路的可替代视图中，延迟元件D1和D2可包含在周波滑移闭锁F3和F4的设计中，而不是作为单独的电路元件。例如，可带有任意额外负载或减弱驱动器的附加晶体管级可加入到周波滑移闭锁的非时钟输入中。
在又一个替代方案中，PFD和周波滑移闭锁的一些组合可不需要附加可计量的延迟部件，相反，依赖于慢速PFD闭锁F1或F2的任意长时间传播延迟，其中带有快速重新设置周波滑移闭锁的PFD闭锁F1或F2可提供充足的延迟。例如，Q条信号或延迟的Q输出可由一个或多个串联变相器或门根据PFD闭锁的Q输出来产生，并用来驱动相应的周波滑移闭锁，同时未延迟的Q输出仍然用于通过NAND3或类似的反馈逻辑电路来驱动PFD闭锁的重新设置。
在操作中，把PFD的UP和DOWN信号延迟(分别通过D1和D2)并加到相应输出闭锁F3和F4的D输入端上，接着分别通过基准和派生时钟被时钟化。图5中示出了各自波形。该图示出了如前面图3A中示出的REF、DER、DOWN和UP信号，但在最好是D型闭锁F3的输出端的D输入和Q输出上添加了信号。当DER信号的相位滞后逐渐增加时，上升脉冲加长，直到最终相位滞后超过2π，同时产生UP脉冲，其中该脉冲也同样持续超过REF的周波，在该脉冲后面为较低负载比占空因数的脉冲。
这些UP脉冲由延迟程序D1延迟时间TD，(除了F1的传播延迟TP)，然后由REF的每个上升沿采样。假定派生时钟脉冲滞后于基准脉冲明显小于2π，则PFD(F1、F2、3)已经由预先达到的DER时钟脉冲信号重新设置，以上F3、F3.Q的Q输出为零。然而，如果DER沿没有通过下一个REF的上升沿而出现，则UP将仍然为高电平，而F3.Q将使DER的周波滑移明显滞后。如上面讨论的，延迟元件D2确保闭锁F4对在F2输出上的较短输出脉冲不响应。
同样地，从电路的对称性可以看出，通过REF时钟相对于DER时钟的累积滞后超过2π时，则只设定闭锁F4。当相位滞后略微小于2π时，即当DER相对于REF的延迟实际上(TD+TP)小于REF周期、从而实际上延迟元件D1和D2的延迟时间TD最好远远小于REF时钟脉冲周期时，该电路将同样使“周波滑移”滞后，以使在锁定时由于瞬变现象导致的至少一半REF时钟脉冲周期偏移出现。
作为最坏情况的最大值，延迟时间应当无论如何小于基准时钟脉冲周期，而该周期比PFD的重新设置时间短，从而避免了在锁定时周波滑移的持续检测。最小延迟可特别短，足以产生如上所述REF信号的上述延迟和F3的设定/保持时间。
这样，修改后的PFD(F1、F2、3、D1、F3、D2、F4)作为周波滑移检测器2。UP周波滑移检测电路(D1、F3)的输出Q指示出周波滑移，该周波滑移是由于具有比DER时钟脉冲略微高的比率(rate)的基准脉冲而形成。
由于图4的电路非常简单，具有四个闭锁、一个NAND门和两个延迟块，则与该电路有关的信号传播最小化，从而与现有技术设计相比，可具有非常高的频率操作，或为与操作频率有关的预定性能提供较低最小电源电压。
图6示出了PFD闭锁F1和F2的电路设计图，该电路设计提供了对相应输入信号(REF和DER)的快速闭锁，以非常迅速地提供相应的PLL控制输出信号(UP和DOWN)。每个PFD闭锁F1和F2包括两个NOR门，即与重新设置电路NOR3和NOR4一起构成触发电路的NOR1和NOR2。可替代的是，可采用NAND门对，或者也可采用NAND和NOR门的适当组合。
该电路还可进一步增强，以提供PLL锁定检测器1。两个(UP和DOWN)周波滑移信号可通过OR门4被一起进行逻辑“OR”操作，从而形成出现(UP或DOWN)周波滑移时高电平的信号。该输出端连接到计时器电路5上。
当派生和基准的时钟脉冲之间的频率差足够小(即在2π内)时，则PLL被称为相位检测模式，同时PFD输出脉冲间隔此时与相位差成正比，并且周波滑移不再发生。
一般地，当环路启动时，最初周波滑移频繁发生，然后逐渐降低频繁程度，直到周波滑移停止。在周波滑移之间的时间上具有上限tcsmax，该上限由环路的非线性动态特性来决定。利用非线性控制原理，可在数值上计算出该上限，或者在原始条件下，对环路进行模拟实验得到该上限。如果在tcsmax的滑动窗口内没有检测到周波滑移，则PLL被称为处于该间隔的相位检测模式。
在最后周波滑移之后，输入信号保持在彼此2π的相差内，同时环路的动态特性成为并保持线性。不论初始条件如何，在最后一次周波滑移之后，可采用标准的线性控制理论来计算上限tsettlemax，即计算剩余的最大设定时间，其中该上限用于为环路设定任意频率误差标准需要的时间而计算。根据环路特征和选择的误差标准，tsettlemax为2π/ωn，其中ωn为系统的共振频率。
因此，如果经过的时间tlock＝max(tcsmax、tsettlemax)没有周波滑移，则PLL(第一位近似值)锁定。因此，计时器(模拟或数字)5与周波滑移指示器信号结合使用来形成PLL锁定检测电路。该OR门4的输出对计时器5进行重新设置，同时当计时器5纪录了tlock的时间后，没有被周波滑移重新设置，则这表示PLL锁定。一般地，tseltlemax比tcsmax大，从而tlock＝tsettlemax。
对于带有芯片级(on-chip)环路滤波器部件的集成电路实施方案，该设定时间可精确地预测。对于在较宽范围的频带宽度操作的无芯片(off-chip)滤波器和/或电路，该延迟的一些可编程序性是需要的。
无论是作为修改成检测周波滑移(2)的PFD还是作为PLL锁定检测器(1)的实施例，都具有减少数目的元件和连接线路，降低了成本，因此得到了简化。另外，当每个输入信号周波滑移检测器(CCD(U)或CCD(D))包括如“D-型触发器”的延迟元件(D1或D2)和闭锁(F3或F4)时，就不需要另外的逻辑电路来实施周波滑移检测器。如在第6,441,691号和第6,256,362号美国专利中公开的那些现有技术周波滑移检测器需要逻辑部件和更多信号，来检测周波滑移。此外，由于减少了部件数目，电路将在较高频率下工作，同时占据较少硅面积。例如，与US2002/0126787中的图2电路相比，从PFD电路的UP输出到UP周波滑移指示器输出(在F3上的Q)，只有两个电路部件(D1和F3)。另一方面，在UP信号输出和UP周波滑移输出之间，现有技术的电路具有多于五个的电路部件(34、36、26A、22A、24A)。由于至少一个信号需要经过这五个部件传播，以使电路工作，该电路工作的频率与本实施例的设计相比具有局限性。改进的工作频率在当前和未来通信工业中具有十分重要意义，同时为大量数据传送提供较大频率宽度。
另外，在PLL锁定检测器实施方案中，该电路还具有这样的优点，即只依赖于PFD线性/非线性操作模式以检测锁定，而不依赖于通常的核对方法，在核对方法中，通过观察环路中的电压，例如控制VCO的电压，并把该电压与期望的稳定状态值进行比较，从而核对锁定发生的时刻。当该电压与VCO操作的正确速度匹配时，VCO就被认为是锁定了。然而，这些电压可大致随着温度和电源电压变化，并可只用于表明系统近似锁定的时间。由于PFD(数字电路)用于在特定时间的极性基础上确定锁定，图4的锁定电路1实际上为数字锁定检测器。在总体上，这种数字电路不依赖于温度或电源电压。通过使用来自数字电路的输出来确定锁定，由于噪音、温度和电源电压产生的任何结果就避免了。
在一个替代实施例中，周波滑移检测器电路2可与状态机一起实施来确定PLL锁定；然而这将导致更复杂及因此带来的减慢的电路。
当与称为软件相位锁定环路的一类相位锁定环路使用时，该实施例也可以软件实现。这些环路利用每个程序块的软件等同物来实施PLL。PFD可以软件来实现，同时该方法可用于确定锁定。这些相位锁定的环路一般在DSP芯或微处理器在运行。软件PLLs由于便宜并容易对DSP编程而正变得很流行。
周波滑移检测器电路1也可作为如前面描述那些的周波滑移修正电路的一部分来实施。对于这些电路，周波滑移仍然被检测并用于检测锁定。此外，来自周波滑移检测器2的输出接着用于驱动修正电路，以考虑滑移。
本实施例也可与非时钟型信号一起使用，例如，该信号为在PFD前通过使波形平直或把波形转化成方波(例如通过比较器)的正弦波。这样，对于正弦波，正向经过零交点的前沿被方型化，成为相应的数字输入的上升沿。
本实施例还可用于指示PFD或PLL处于相位差模式或频率差模式的时刻。周波滑移指示信号表明电路出于频率差模式。这可只利用把从检测器2的UP和DOWN周波滑移来的输出作为输入的OR门来实施。一般地说，在进入到操作的线性模式前，在最后两个周波滑移事件之间的最大理论时间将比预定的环路线性设定时间短，该预定时间为用于产生“锁定”信号的记时器的间隔。可提供这种从前的较短间隔的记时器，以提供环路大约被锁定的预警，该记时器在减少下游电路的初始化时间中可能有用。
图7a-7f大致示出了本实施例的各种应用。图7a示出了以周波滑移检测器形式实现的图4的修改的PFD2。图7b示出了另外的PFD电路(包括现有技术实例)，该电路进行了改型，增加了上面就图4描述的UP和DOWN周波滑移检测器电路CSD(U)和CSD(D)以及部件D1和F3以及D2和F4。此时适当改型的PFD作为周波滑移检测器来操作。
图7c示出了通过把逻辑OR和记时器功能增加到图7a和7b的改型后PFD电路而实现的PLL锁定检测器。该UP周波滑移和DOWN周波滑移输出被一起“OR”化，以指示任何周波滑移出现的时刻。如果周波滑移没有在预定时间内出现，则电路布置表明PLL锁定。
图7d的电路具有相同的应用，但把图7a的改型PFD电路2与状态机(包括任何适当现有技术实例)结合以确定PLL锁定。
图7e示出了结合有逻辑修正电路的图7a或7b所示的改型PFD电路2或2’(包括适当的现有技术实例)，从而提供周波滑移修正电路。
图7f示出了结合逻辑电路以确定PLL电路是否处于频率检测或相位检测模式的图7a或7b所示改型PFD电路2或2’。这只要通过监测UP和DOWN周波滑移输出—表明PLL将处于频率检测模式的周波滑移指示信号来完成。
实施例还利用包括上述确定电路的PLL电路。这些都具有许多应用，但特别适合于如CD播放机的数字音频设备。为了使该设备工作状态好，需要稳定的时钟或基准频率输入。这样，根据本实施例的PLL电路可用于对例如来自石英钟或其他频率源的一个或更多时钟频率合成。特别是，这在用于产生从USB时钟信号的例如12MHZ的主时钟的标准频率音频时钟(例如，象44.1KHz或48KHz多个标准音频采样率)中是最好的。
普通技术人员可以知道，上述装置和方法可作为处理器控制码包含在如磁盘、CD或DVD-ROM的载体媒质、如只读存储器(具有软件功能的硬件)的可编程存储器或如光学或电子信号载体的数据载体上。对于许多应用，本发明的实施例可用在DSP(数字信号处理)、ASIC(特定用途集成电路)或FPGA(现场可编程门阵列)。这样，码可包括传统程序码或微码，或者例如设定或控制ASIC或FPGA的码。该码还可包括用于动态形成如可重新编程逻辑门阵列的可重新形成装置的码。同样地，该码可包括用于如VerilogTM或VHDL(非常高速集成电路硬件描述语言)的硬件描述语言的码。普通技术人员可以知道，该码可分布在彼此连通的多个连接元件之间。在适当时，本实施例还可利用运行在现场(可重复)可编程模拟阵列或类似器件上的码来实现，从而形成模拟硬件。
本领域的技术人员还知道的是，根据上述教导，各种实施例和针对它们描述的具体特征可随意与其他实施例或它们的具体描述特征结合。在不脱离附加权利要求的范围情况下，普通技术人员还可对描述的具体实例进行各种变化和改型。

Claims (19)

1、一种周波滑移检测器电路，包括：相位和频率检测器、第三和第四闭锁装置以及延迟装置；
相位和频率检测器具有第一和第二闭锁装置，每个闭锁装置具有接收相应第一和第二输入信号的输入端，并用于响应第一或第二输入信号的波形的预定部分而提供相应的第一和第二控制信号输出；
每个第三和第四闭锁装置均具有连接到相应控制信号输出端的第一输入端和连接到相应第一或第二闭锁输入端的第二输入端，该第二闭锁输入端对应于所述控制信号输出端；
延迟装置用于在每个所述控制信号和相应第三或第四闭锁装置之间提供预定延迟。
2、根据权利要求1所述的电路，其中延迟装置包含在第三和第四闭锁装置的电路中，或者包含在第一和第二闭锁装置中，或者在这些装置的组合中。
3、根据权利要求2所述的电路，其中每个第三和第四闭锁装置均包括输入端的增加电路级，所述输入端连接到相应控制信号输出端。
4、根据权利要求1所述的电路，其中延迟装置包括分别在第一和第三以及第二和第四闭锁装置之间的独立电路元件。
5、根据权利要求4所述的电路，其中独立电路元件包括逻辑器件。
6、根据前面任何一项权利要求所述的电路，其中预定延迟小于输入信号周期的剩余部分，而该部分比相位和频率检测器电路的重新设置时间更少。
7、根据前面任何一项权利要求所述的电路，其中预定延迟足以使来自第一或第二闭锁装置的输出信号延迟到相应的第三或第四闭锁装置输入端，直到所述第三或第四闭锁装置输出信号对应于第一或第二输入信号，而所述输出信号对应于该第一或第二信号。
8、根据前面任何一项权利要求所述的电路，其中第一和第二闭锁装置为快速触发电路。
9、根据权利要求8所述的电路，其中所述快速触发电路为NOR或NAND门对。
10、根据前面任何一项权利要求所述的电路，其中第三和第四闭锁装置为慢速闭锁电路。
11、根据权利要求10所述的电路，其中慢速闭锁电路为D型触发器。
12、一种用于具有相位和频率检测器的锁相环路的锁定检测器电路；该锁定检测器包括：
根据前面任何一项权利要求所述的周波滑移检测器电路；以及
当表明来自第三或第四闭锁装置的周波滑移的输出信号没有维持预定时间时，指示锁定的装置。
13、根据权利要求12所述的电路，其中锁定指示装置包括把所述第三和第四闭锁的输出逻辑结合的装置以及连接到所述结合装置的输出端的记时器电路。
14、根据权利要求12或13所述的电路，其中预定时间近似地为预定的在周波滑移之后的环路设定时间。
15、根据权利要求14所述的电路，其中预定时间近似为2pi/wn。
16、一种锁相环路的相位或频率模式指示器电路，该电路包括：
根据权利要求1到11的任何一项所述的周波滑移检测器电路；
根据所述周波滑移检测器电路是否指示周波滑移来指示相位或频率模式的装置。
17、一种锁相环电路，包括根据前面权利要求任何一项所述的电路。
18、一种时钟频率合成器，包括根据权利要求17所述的锁相环电路。
19、数字音频设备，包括根据权利要求17所述的PLL或根据权利要求18所述的时钟频率合成器。
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C10 Entry into substantive examination
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WD01 Invention patent application deemed withdrawn after publication

Open date: 20041020