CN1531235A - 通信系统中的解码设备及方法 - Google Patents

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Abstract

在CDMA移动通信系统中编码/解码传输格式组合指示符(TFCI)的设备和方法。在TFCI编码设备中，1－位发生器生成具有相同码元的序列。基正交序列发生器生成数个基正交序列。基掩码序列发生器生成数个基掩码序列。运算单元接收被分成代表双正交序列转换的第一信息部分、代表正交序列转换的第二信息部分、和代表掩码序列转换的第三信息部分的TFCI位，并且把根据第二信息从基正交序列中选择的正交序列、把所选正交序列与根据第一信息部分选择的相同码元组合在一起获得的双正交序列、和根据双正交码序列和第三信息部分选择的掩码序列三者组合在一起，从而生成TFCI序列。

Description

通信系统中的解码设备及方法
本申请是申请日为2000年7月6日、申请号为00810714.9、发明名称为“在码分多址移动通信系统中编码/解码传输格式组合指示符的设备和方法”的发明专利申请的分案申请。
                        发明背景
1.发明领域
本发明一般涉及IMT 2000系统中的信息发送设备和方法，尤其涉及发送传输格式组合指示符(TFCI)的设备和方法。
2.相关技术描述
CDMA(码分多址)移动通信系统(下文称之为IMT 2000系统)一般以固定或可变数据速率，在诸如专用物理数据信道(DPDCH)之类的物理信道上发送提供话音服务、图像服务、字符服务的帧。在以固定数据速率发送包括那种服务的数据帧的情况中，不需要把每个数据帧的扩展比通知接收器。另一方面，如果以可变数据速率发送数据帧，这意味着每个数据帧具有不同的数据速率，那么，发送器应该把通过它的数据速率确定的每个数据帧的扩展比通知接收器。在一般IMT 2000系统中，数据速率与数据发送速率成正比，而数据发送速率与扩展比成反比。
对于数据帧以可变数据速率的发送，DPCCH的TFCI字段把当前服务帧的数据速率通知接收器。TFCI字段包括TFCI，TFCI指示包括服务帧的数据速率在内的许多信息。TFCI是有助于可靠提供话音或数据服务的信息。
图1A至1D显示了TFCI的应用的例子。图1A显示了TFCI对上行链路DPDCH和上行链路专用物理控制信道(DPCCH)的应用。图1B显示了TFCI对随机接入信道(RACH)的应用。图1C显示了TFCI对下行链路DPDCH和下行链路DPCCH的应用。图1D显示了TFCI对辅助公用控制物理信道(SCCPCH)的应用。
参照图1A至1D，一个帧由16个时隙组成，每个时隙都含有一个TFCI字段。因此，一个帧包括16个TFCI字段。TFCI字段包括NTFCI个位，在一个帧中TFCI一般具有32个位。为了在一个帧中发送32位的TFCI，可以把2个TFCI位分配给16个时隙的每一个(Tslot＝0.625ms)。
图2是一般IMT 2000系统中基站发送器的方块图。
参照图2，乘法器211、231和232把输入信号与增益系数G1、G3和G5相乘。乘法器221、241和242把从相应TFCI编码器接收的TFCI码字(TFCI码码元)与增益系数G2、G4和G6相乘。根据服务类型或越区切换状况，增益系数G1至G6可以具有不同的值。输入信号包括DPCCH的导频和功率控制信号(TPC)和DPDCH数据。多路复用器212把从乘法器221接收的32位TFCI码码元(TFCI码字)插入图1C所示的TFCI字段中。多路复用器242把从乘法器241接收的32位TFCI码码元插入TFCI字段中。多路复用器252把从乘法器242接收的32位TFCI码码元插入TFCI字段中。TFCI码码元到TFCI字段的插入显示在图1A至1D中。32个TFCI码码元是通过编码定义相应数据信道上数据信号的数据速率的TFCI位(信息位)获得的。第一、第二和第三串行-并行转换器(S/P)213、233和234把多路复用器212、242和252的输出分解成I信道和Q信道。乘法器214、222和235至238把S/P 213、233和234的输出与信道化码Cch1、Cch2和Cch3相乘。信道化码是正交码。第一加法器215将乘法器214、235和237的输出相加，生成I信道信号，和第二加法器223将乘法器222、236和238的输出相加，生成Q信道信号。移相器224把从第二加法器223接收的Q信道信号的相位移动90°。加法器216将第一加法器215和移相器224的输出相加，生成复信号I+jQ。乘法器217用分配给基站的复PN(伪噪声)序列Cscramb加扰复信号。信号处理器(S/P)218把加扰信号分解成I信道和Q信道。低通滤波器(LPF)219和225通过低通滤波限制从S/P 218接收的I信道和Q信道信号的带宽。乘法器220和226把LPF 219和225的输出分别与载波cos(2πfct)和sin(2πfct)相乘，从而把LPF 219的输出变换成RF(射频)带。加法器227将RFI信道和Q信道信号相加。
图3是一般IMT 2000系统中移动台发送器的方块图。
参照图3，乘法器311、321和323把相应的信号与信道化码Cch1、Cch2和Cch3相乘。信号1、2、3是第一、第二和第三DPDCH信号。输入信号4包括DPCCH的导频和TPC。TFCI信息位由TFCI编码器309编码成32位TFCI码码元。乘法器310按照图1A所示那样把32位TFCI码码元插入信号4中。乘法器325把从乘法器310接收的、包括TFCI码码元的DPCCH信号与信道化码Cch4相乘。信道化码Cch1至Cch4是正交码。32 TFCI码码元是通过编码定义DPDCH信号的数据速率的TFCI信息位获得的。乘法器312、322、324和326把乘法器311、321、323和325的输出分别与增益系数G1至G4相乘。增益系数G1至G4可以具有不同值。第一加法器313通过将乘法器312和322的输出相加，生成I信道信号。第二加法器327通过将乘法器324和326的输出相加，生成Q信道信号。移相器328把从第二加法器327接收的Q信道信号的相位移动90°。加法器214将第一加法器313和移相器328的输出相加，生成复信号I+jQ。乘法器315用分配给基站的PN序列Cscramb加扰复信号。S/P 329把加扰信号分解成I信道和Q信道。LPF 316和330低通滤波从S/P 329接收的I信道和Q信道信号，生成带宽受到限制的信号。乘法器317和331把LPF 316和330的输出分别与载波cos(2πfct)和sin(2πfct)相乘，从而把LPF 316和330的输出变换到RF带。加法器318将RFI信道和Q信道信号相加。
TFCI被分类成基本TFCI和扩充TFCI。基本TFCI利用6个TFCI信息位表示包括相应数据信道的数据速率的1到64个不同信息，而扩充TFCI则利用7、8、9或10个TFCI信息位表示1到128个、1到256个、1到512个或1到1024个不同信息。对于更多的各种各样的服务，建议扩充TFCI要满足IMT 2000系统的要求。对于从发送器接收数据帧的接收器来说，TFCI位是必不可少的。这就是由于发送差错的存在，TFCI信息的不可靠发送导致在接收器中各种帧被错误解释的原因。因此，发送器在发送之前，用纠错码编码TFCI位，以便接收器能够纠正TFCI中可能生成的差错。
图4A概念性地显示了传统IMT 2000系统中基本TFCI位编码结构，和图4B是应用于图4A所示的双正交编码器的示范性编码表。如上所述，基本TFCI具有指示1到64个不同信息的6个TFCI位(下文称之为基本TFCI位)。
参照图4A和4B，双正交编码器402接收基本TFCI位和输出32个编码码元(TFCI码字或TFCI码码元)。基本TFCI基本上用6个位来表达。因此，在把小于6个位的基本TFCI位应用于双正交编码器402的情况中，把0附加在基本TFCI位的左端，即MSB(最高有效位)上，以便把基本TFCI位数目增加到6。双正交编码器402具有图4B所示的预定编码表，对于6个基本TFCI位的输入，输出32个编码码元。如图4B所示，编码表列出了32个(32-码元)正交码字c32，1到c32，32和32个双正交码字
Figure A20041003332400081
到
Figure A20041003332400082
双正交码字
Figure A20041003332400083
到 是码字c32，1到c32，32的补码。如果基本TFCI的LSB(最低有效位)是1，双正交编码器402就从32个双正交码字当中选择。如果LSB是0，双正交编码器402就从32个正交码字当中选择。然后，根据其它TFCI位，选择所选正交码字或双正交码字之一。
TFCI码字应该具有强大的如前所述的纠错能力。二进制线性码的纠错能力取决于二进制线性码之间的最短距离(dmin)。A.E.Brouwer和Verhoeff发表的“二进制线性码的最短距离范围的更新表”(“An Updated Table ofMinimun-Distance Bounds for Binary Linear Codes”，A.E.Brouwer and Verhoeff，IEEE Transactions on Information Theory，Vol.39，No.2，March 1993(下文称之为参考文献1))描述了最佳二进制线性码的最短距离。
参考文献1给出16作为二进制线性码的最短距离，据此，对于6个位的输入，输出32个位。从双正交编码器402输出的TFCI码字具有16的最短距离，这意味着TFCI码字是最佳码。
图5A概念性地显示了传统IMT 2000系统中扩充TFCI位编码结构，图5B是在图5A所示的控制器中分配TFCI位的示范性算法，和图5C是应用于图5A所示的双正交编码器的示范性编码表。扩充TFCI也可以通过TFCI位数来定义。也就是说，如上所述，扩充TFCI包括表示1到128个、1到256个、1到512个或1到1024个不同信息的7、8、9或10个TFCI位(下文称之为扩充TFCI位)。
参照图5A、5B和4C，控制器500把TFCI位一分为二。例如，对于10个扩充TFCI位的输入，控制器500输出扩充TFCI的前一半作为第一TFCI位(字1)和输出后一半作为第二TFCI位(字2)。扩充TFCI基本上用10个位来表达。因此，在输入小于10个位的扩充TFCI位的情况中，控制器500把0附加在扩充TFCI位的MSB，以便用10个位表达扩充TFCI。然后，控制器500把10个扩充TFCI位分成字1和字2。字1和字2分别馈送到双正交编码器502和504。把扩充TFCI位a1至a10分成字1和字2的方法显示在图5B中。
双正交编码器502通过编码从控制器500接收的字1，生成具有16个码元的第一TFCI码字。双正交编码器504通过编码从控制器500接收的字2，生成具有16个码元的第二TFCI码字。双正交编码器502和504具有预定编码表，对于2个5位TFCI输入(字1和字2)，输出16-码元的TFCI码字。示范性的编码表显示在图5C中。如图5C所示，编码表列出了长度为16个位的16个正交码字c16，1到c16，16和双正交码字
Figure A20041003332400091
到 双正交码字 到
Figure A20041003332400094
是正交码字c16，1到c16，16的补码。如果5个TFCI位的LSB是1，双正交编码器(502或504)就选择16个双正交码字。如果LSB是0，双正交编码器就选择16个正交码字。然后，双正交编码器根据其它TFCI位，选择所选正交码字或双正交码字之一，输出所选码字作为第一或第二TFCI码字。
多路复用器510把第一和第二TFCI码字多路复用成最后的32-码元TFCI码字。
一旦接收到32-码元TFCI码字，接收器就解码分成两半(字1和字2)的TFCI码字，并且通过把两个解码的5-位TFCI半部组合在一起，获得10个TFCI位。在这种情况中，甚至在解码期间输出的解码的5-位TFCI之一中的可能差错也会导致在10个TFCI位上的差错。
扩充TFCI码字还应该具有强大的纠错能力。为此，扩充TFCI码字应该具有如参考文献1所建议的最短距离。
考虑到扩充TFCI位数10和TFCI码字的码元数32，参考文献1给出12作为最佳码的最短距离。然而，因为在解码期间字1和字2的至少一个的差错导致整个10个TFCI位的差错，所以从图5A所示的结构输出的TFCI码字具有8的最短距离。也就是说，尽管扩充TFCI位被分成两半分别编码，但是最后TFCI码字的最短距离等于双正交编码器502和504的码字输出之间的最短距离。
因此，从图5A所示的编码结构发送的TFCI码字不是最佳的，在相同无线电信道环境下，这也许会增加TFCI位的出错概率。随着TFCI位出错概率的增加，接收器误判接收数据帧的数据速率，和以增加了的差错率解码数据帧，从而降低了IMT 2000系统的效率。
根据传统技术，需要独立的硬件结构来支持基本TFCI和扩充TFCI。结果是，在成本和系统尺寸方面制约了IMT 2000系统的实现。
                          发明概述
因此，本发明的一个目的是提供一种在IMT 2000系统中编码扩充TFCI的设备和方法。
本发明的另一个目的是提供一种在IMT 2000系统中兼容地编码基本TFCI和扩充TFCI的设备和方法。
本发明的另一个目的是提供一种在IMT 2000系统中解码扩充TFCI的设备和方法。
本发明的另一个目的是提供一种在IMT 2000系统中兼容地解码基本TFCI和扩充TFCI的设备和方法。
本发明的另一个目的是提供一种在IMT 2000系统中，通过编码扩充TFCI生成最佳码的设备和方法。
本发明的另一个目的是提供一种在IMT 2000系统中，生成供编码/解码扩充TFCI用的掩码序列的设备和方法。
为了实现上面目的，本发明提供了CDMA移动通信系统中的TFCI编码/解码设备和方法。在TFCI编码设备中，1-位发生器生成具有相同码元的序列。基(basis)正交序列发生器生成数个基正交序列。基掩码序列发生器生成数个基掩码序列。运算单元接收被分成代表双正交序列转换的第一信息部分、代表正交序列转换的第二信息部分、和代表掩码序列转换的第三信息部分的TFCI位，并且把根据第二信息从基正交序列中选择的正交序列、把所选正交序列与根据第一信息部分选择的相同码元组合在一起获得的双正交序列、和根据双正交码序列和第三信息部分选择的掩码序列三者组合在一起，从而生成TFCI序列。
                          附图简述
通过结合附图，进行如下详细描述，本发明的上面和其它目的、特征和优点将更加清楚，在附图中：
图1A至1D显示了在一般IMT 2000系统中TFCI对信道帧的示范性应用；
图2是一般IMT 2000系统中基站发送器的方块图；
图3是一般IMT 2000系统中移动台发送器的方块图；
图4A概念性地显示了传统IMT 2000系统中的基本TFCI编码结构；
图4B是用在图4A所示的双正交编码器中的编码表的例子；
图5A概念性地显示了传统IMT 2000系统中的扩充TFCI编码结构；
图5B是在图5A所示的控制器中分配TFCI位的算法的例子；
图5C是用在图5A所示的双正交编码器中的编码表的例子；
图6概念性地显示了在根据本发明的IMT 2000系统中的TFCI编码结构；
图7是显示在根据本发明的IMT 2000系统中，有关TFCI编码的掩码序列生成过程的实施例的流程图；
图8是根据本发明的IMT 2000系统中，TFCI编码设备的实施例的方块图；
图9是根据本发明的IMT 2000系统中，TFCI解码设备的实施例的方块图；
图10是显示图9所示的相关性比较器的控制操作流程图；
图11是显示在根据本发明的IMT 2000系统中，TFCI编码过程的实施例的流程图；
图12是显示在根据本发明的IMT 2000系统中，TFCI编码过程的另一个实施例的流程图；
图13显示了根据本发明通过TFCI确定的正交序列和掩码序列的结构的实施例；
图14是根据本发明的IMT 2000系统中，TFCI编码设备的另一个实施例的方块图；
图15是根据本发明的IMT 2000系统中，TFCI解码设备的另一个实施例的方块图；
图16是显示在根据本发明的IMT 2000系统中，TFCI编码过程的另一个实施例的流程图；和
图17是根据本发明的IMT 2000系统中，TFCI解码设备的第三个实施例的方块图。
                     优选实施例详述
下文参照附图描述本发明的优选实施例。在如下的描述中，对那些众所周知的功能或结构将不作详细描述，因为，否则的话，它们将会把本发明的特征淹没在不必要的细节之中。
本发明针对在IMT 2000系统中，通过相加源自第一TFCI位的第一码码元(第一TFCI码字)和源自第二TFCI位的第二码码元(第二TFCI码字)，输出最终码码元的TFCI编码概念。TFCI编码概念显示在图6中。这里，双正交序列和掩码序列分别作为第一TFCI码字和第二TFCI码字给出。
参照图6，TFCI位被分成第一TFCI位和第二TFCI位。掩码序列发生器602通过编码第二TFCI位生成预定掩码序列，和双正交序列发生器604通过编码第一TFCI位生成预定双正交序列。加法器610把掩码序列与双正交序列相加，输出最终码码元(TFCI码字)。掩码序列发生器602可以含有编码表，该编码表列出所有可能第二TFCI位的掩码序列。双正交序列发生器604也可以含有编码表，该编码表列出所有可能第一TFCI位的双正交序列。
如上所述，应该定义掩码序列和掩码序列生成方法，以便使本发明得以实现。例如，在本发明的实施例中，给出沃尔什(Walsh)码作为正交码。
1.掩码序列生成方法
本发明涉及在IMT 2000系统中TFCI位的编码和解码，以及扩充里德-穆勒(Reed Muller)码的使用。为此目的，使用预定序列，这些序列应该具有保证极好纠错性能的最短距离。
确定线性纠错码的性能或能力的有意义参数是纠错码的码字之间的最短距离。码字的汉明(Hamming)权重是它除0以外的码元数。如果给出码字是“0111”，那么，它的汉明权重是3。除了均为“0”的码字之外一个码字的最小汉明权重被称为最小权重，和每个二进制线性码的最短距离等于最小权重。线性纠错码的最短距离越大，它的纠错性能就越好。详细内容请参看F.J.Macwilliams和N.J.A.Sloane的“纠错码理论”(“The Theory of Error-CorrectingCodes”，F.J.Macwilliams and N.J.A.Sloane，North-Holland(下文称之为参考文献2))。
扩充里德-穆勒码可以从一组序列中推算出来，这组序列的每一个是m-序列和预定序列的元素的总和。为了利用作为线性纠错码的序列组，该序列组应该具有大的最短距离。这样的序列组包括卡沙马(Kasami)序列组、哥德(Gold)序列组、和克导克(Kerdock)序列组。如果在这样的序列组中序列的总长度是L＝22m，那么，最短距离＝(22m-2m)/2。对于22m+1，最短距离＝(22m+1-22m)/2。也就是说，如果L＝32，最短距离＝12。
下面对生成性能极好的线性纠错码，即扩充纠错码(沃尔什码和掩码序列)的方法加以描述。
根据编码理论，存在着从通过循环移位源m-序列1至‘n’次形成的一个组中的m-序列中构造出沃尔什码的列置换(transposition)函数，此处，‘n’是m-序列的长度。换言之，每个m-序列都是通过循环移位源m-序列预定次数形成的。列置换函数是把m-序列组中的序列变换成沃尔什码的变换函数。我们假设，存在通过把源m-序列与另一个源m-序列相加形成的、诸如哥德序列或卡沙马序列之类的序列。类似地，另一组m-序列也是通过循环其它移位源m-序列1至‘n’次形成的，此处，‘n’是预定序列的长度。此后，把逆列置换函数应用于从其它移位源m-序列形成的第二组m-序列。把逆列置换函数应用于第二组m-序列建立起将被定义为掩码序列的另一组序列。
在本发明的实施例中，结合利用哥德序列组生成(2n，n+k)码(扩充里德-穆勒码)(k＝1、2、……、n+1)，描述掩码序列生成方法。(2n，n+k)码代表对于(n+k)个TFCI位(输入信息位)的输入，输出2n-码元TFCI码字。众所周知，哥德序列可以表示成两个不同m-序列之和。因此，为了生成(2n，n+k)码，应该产生长度为(2n-1)的哥德序列。这里，哥德序列是从生成多顶式f1(x)和f2(x)生成的两个m-序列m1(t)和m2(t)之和。给定生成多顶式f1(x)和f2(x)，利用迹函数计算m-序列m1(t)和m2(t)。
m1(t)＝Tr(Aαt)    t＝0、1、……、30，和
Tr ( a ) = Σ k = 0 n - 1 α 2 k , a ∈ GF ( 2 n )        ……(式1)
此处，A由m-序列的初值确定，α是多顶式的根，和n是多顶式的阶次。
图7是表示供从哥德序列组中生成(2n，n+k)码之用的掩码序列生成过程的流程图。
参照图7，在步骤710，分别利用生成多顶式f1(x)和f2(x)，在(式1)中生成m-序列m1(t)和m2(t)。在步骤720，计算列置换函数σ(t)，以便从含有循环移位m2(t)0至n-2次形成的m-序列的序列组中构造出沃尔什码，此处，把均为‘0’的列插在从m2(t)中构造出来的m-序列的前面，如下所示：
σ：{0、1、2、……、2n-2}→{1、2、3、……、2n-1}
σ ( t ) = Σ i = 0 n - 1 m 2 ( t + i ) 2 2 k , t = 0,1,2 ,        ……  ……(式2)
在步骤730，利用从σ(t)的逆函数推算出来的σ-1(t)+2，列置换通过循环移位m1(t)0至30次形成的一组31个序列。然后，把0附加在所得到的列置换序列中每一个的开头上，使序列的长度为2n。因此，生成长度为2n的一组(2n-1)个序列di(t)(i＝0、……、2n-2，t＝1、……、2n)。
{di(t)|t＝1、……、2n，i＝0、……、2n-2}
    ……(式3)
数个di(t)是可以用作31个掩码的掩码函数。
di(t)的特征在于，把上面掩码当中的两个不同掩码加入(2n-1)个掩码除了2个掩码之外的某一个中。为了进一步归纳它，把(2n-1)个掩码的每一个表示成特定n个掩码的至少两个之和。这n个掩码被称为基掩码序列。当要生成(2n，n+k)码时，对于n+k个输入信息位(TFCI位)，必要码字总数是2n+k。2n个正交序列(沃尔什码)和它们的补码，即双正交序列的总数是2n×2＝2n+1。对于(2n，n+k)码的生成，需要非0的2k-1-1(＝(2n+k/2n+1)-1)个掩码。如前所述，在这里，2k-1-1个掩码可以利用k-1个基掩码序列表示。
现在，对选择k-1个基掩码序列的方法给出描述。在图7的步骤730，循环移位m-序列m1(t)0至2n-1次，生成一组序列。这里，根据(式1)，循环移位m-序列m1(t)i次所得的m-序列被表示成Tr(αi·αt)。也就是说，对于初始序列A＝{1、α、……、α2n-2}，循环移位m-序列m1(t)0至30次生成一组序列。从伽罗瓦(Galois)元素1、α、……、α2n-2中可以找出k-1个线性独立的基元素，和与被当作初始序列的、具有k-1个基元素的迹函数的输出序列相对应的掩码序列成为基掩码序列。线性独立条件表示为
α1、……、αk-1：线性独立
c1α1+c2α2+……ck-1αk-1≠0，c1、c2、……、ck-1  ……(式4)
为了详细描述上面归纳的掩码函数生成方法，先参照图7描述如何利用哥德序列组生成(32，10)码。众所周知，哥德序列被表示成不同预定m-序列之和。因此，应该首先生成长度为31的哥德序列，以便生成所需的(32，10)码。哥德序列是分别从多顶式x5+x2+1和x5+x4+x+1生成的两个m-序列之和。给定相应的生成多顶式，利用迹函数计算m-序列m1(t)和m2(t)的每一个：
m1(t)＝Tr(Aαt)    t＝0、1、……、30，和
Tr ( a ) = Σ n = 0 4 α 2 n , a ∈ GF ( 2 5 )     ……(式5)
此处，A由m-序列的初值确定，α是多顶式的根，和n是多顶式的阶次，在这里是5。
图7显示了生成(32，10)码的掩码序列生成过程。
参照图7，在步骤710，分别利用生成多顶式f1(x)和f2(x)，在(式1)中生成m-序列m1(t)和m2(t)。在步骤720，计算列置换函数σ(t)，以便构造出m-序列m2(t)的沃尔什码：
σ：{0、1、2、……、30}→{1、2、3、……、31}
σ ( t ) = Σ i = 0 4 m 2 ( t - i ) 2 4 - i      ……(式6)
然后，在步骤730，利用从σ(t)的逆函数推算出来的σ-1(t)+2，列置换通过循环移位m1(t)0至30次形成的一组31个序列。然后，把0附加在所得到的列置换序列中的每一个的开头上，使序列的长度为31。因此，生成长度为2n的31个di(t)。这里，如果i＝0、……、30，那么，t＝1、……、32)。在步骤730生成的序列组可以表示成
{di(t)|t＝1、……、32，i＝0、……、30}
     ……(式7)
从(式7)获得的数个di(t)可以用作31个掩码序列。
di(t)的特征在于，把上面掩码当中的两个不同掩码加入31个掩码中除了2个掩码之外的某一个中。换言之，31个掩码的每一个可以被表示成5个特定掩码之和。这5个掩码是基掩码序列。
当要生成(32，10)码时，对于所有可能的10个输入信息位(TFCI位)，必要码字总数是2n+k＝1024。长度为32的双正交序列的总数是32×2＝64。生成(32，10)码需要15个掩码。这15个掩码可以表示成4个基掩码序列的组合。
现在，对选择4个基掩码序列的方法给出描述。根据(式1)，循环移位m-序列m1(t)i次所得的m-序列被表示成Tr(αi·αt)。也就是说，对于初始序列A＝{1、α、……、α2n-2}，循环移位m-序列m1(t)0至30次生成一组序列。这里，从伽罗瓦元素1、α、……、α2n-2中可以找出4个线性独立的基元素，和与被当作初始序列的、具有4个基元素的迹函数的输出序列相对应的掩码序列成为基掩码序列。线性独立条件表示为
α、β、γ、δ：线性独立
c1α+c2β+c3γ+c4δ≠0，c1、c2、c3、c4   ……(式8)
事实上，在伽罗瓦元GF(25)中的1、α、α2、α3是被公认为四个线性独立元素的多顶式子基。通过用多顶式基替换(式1)中的变量A，获得四个基掩码序列M1、M2、M4和M8。
M1＝00101000011000111111000001110111
M2＝00000001110011010110110111000111
M4＝00001010111110010001101100101011
M8＝00011100001101110010111101010001
从现在开始，描述在根据本发明实施例的IMT 2000系统中，利用以上面方式获得的基掩码序列编码/解码TFCI的设备和方法。
2.编码/解码设备和方法的第一实施例
图8和9是根据本发明实施例的IMT 2000系统中，TFCI编码和解码设备的方块图。
参照图8，把10个TFCI位a0至a9施加到相应乘法器840至849上。1-位发生器800连续生成预定码位。也就是说，由于本发明处理双正交序列，因此，生成必要的位，以构造正交序列当中的双正交序列。例如，1-位发生器800生成含有1的位，以对从基沃尔什码发生器810生成的正交序列(即，沃尔什码)求逆，因此生成双正交序列。基沃尔什码发生器810生成预定长度的基沃尔什码。基沃尔什码指的是通过对其任意相加可以产生出所有所需沃尔什码的沃尔什码。例如，当利用长度为32的沃尔什码时，基沃尔什码是第1、第2、第4、第8和第16沃尔什码W1、W2、W4、W8和W16，其中：
W1＝01010101010101010101010101010101
W2＝00110011001100110011001100110011
W4＝00001111000011110000111100001111
W8＝00000000111111110000000011111111
W16＝00000000000000001111111111111111
基掩码序列发生器820生成预定长度的基掩码序列。基掩码序列生成方法在上面已经作了描述，因此，不再描述其细节。如果使用长度为32的掩码序列，那么，基掩码序列是第1、第2、第4和第8掩码序列M1、M2、M4和M8，其中：
M1＝00101000011000111111000001110111
M2＝00000001110011010110110111000111
M4＝00001010111110010001101100101011
M8＝00011100001101110010111101010001
乘法器840以码元为基础把从1-位发生器800输出的1与输入信息位a0相乘。
乘法器841把从基沃尔什码发生器810接收的基沃尔什码W1与输入信息位a1相乘。乘法器842把从基沃尔什码发生器810接收的基沃尔什码W2与输入信息位a2相乘。乘法器843把从基沃尔什码发生器810接收的基沃尔什码W4与输入信息位a3相乘。乘法器844把从基沃尔什码发生器810接收的基沃尔什码W8与输入信息位a4相乘。乘法器845把从基沃尔什码发生器810接收的基沃尔什码W16与输入信息位a5相乘。乘法器841至845一个码元一个码元地把接收的基沃尔什码W1、W2、W4、W8和W16与它们相应的输入信息位相乘。
同时，乘法器846把基掩码序列M1与输入信息位a6相乘。乘法器847把基掩码序列M2与输入信息位a7相乘。乘法器848把基掩码序列M4与输入信息位a8相乘。乘法器849把基掩码序列M8与输入信息位a9相乘。乘法器846至849一个码元一个码元地把接收的基掩码序列M1、M2、M4和M8与它们相应的输入信息位相乘。
加法器860相加从乘法器840至849接收的编码输入信息位，并且输出长度为32位的最终码码元(TFCI码字)。最终码码元(TFCI码字)的长度由从基沃尔什码发生器810生成的基沃尔什码和从基掩码序列发生器820生成的基掩码序列的长度确定。
例如，如果输入信息位a0至a9是“0111011000”，那么，乘法器840把作为a0的0与从1-位发生器800接收的1相乘，生成32个均为“0”的码码元。乘法器841把作为a1的1与从基沃尔什码发生器810接收的W1相乘，生成码码元“01010101010101010101010101010101”。乘法器842把作为a2的1与从基沃尔什码发生器810接收的W2相乘，生成码码元“00110011001100110011001100110011”。乘法器843把作为a3的1与从基沃尔什码发生器810接收的W4相乘，生成码码元“00001111000011110000111100001111”。乘法器844把作为a4的0与从基沃尔什码发生器810接收的W8相乘，生成32个均为“0”的码码元。乘法器845把作为a5的1与从基沃尔什码发生器810接收的W16相乘，生成码码元“00000000000000001111111111111111”。乘法器846把作为a6的1与从基掩码序列发生器820接收的M1相乘，生成码码元“00101000011000111111000001110111”。乘法器847把作为a7的0与从基掩码序列发生器820接收的M2相乘，生成32个均为“0”的码码元。乘法器848把作为a8的0与从基掩码序列发生器820接收的M4相乘，生成32个均为“0”的码码元。乘法器849把作为a9的0与从基掩码序列发生器820接收的M8相乘，生成32个均为“0”的码码元。加法器860相加从乘法器840至849接收的码码元，输出最终码码元“01000001000010100110011011100001”。最终码码元可以通过一个码元一个码元地把与信息位1相对应的基沃尔什码W1、W2、W4和W16与基掩码序列M1相加获得。换句话来说，把基沃尔什码W1、W2、W4和W16相加成W23，然后，相加沃尔什码W23和基掩码序列M1，形成从加法器860输出的TFCI码字(最终码码元)(＝W23+M1)。
图11是显示根据本发明的IMT 2000系统中的TFCI编码过程的实施例的流程图。
参照图11，在步骤1100，接收10个输入信息位(即，TFCI位)，并且把变量sum和j设置成初始值0。变量sum表示最终码码元，和j表示在基于码元的相加之后输出的最终码码元的计数。在步骤1110，如果用于编码输入信息位的沃尔什码和掩码序列的长度为32个码元，那么，确定j是否是32。执行步骤1110是为了检验输入信息位是否一个码元一个码元地都用沃尔什码和掩码序列编了码。
如果在步骤1110，j不是32，这意味着相对于沃尔什码和掩码序列的所有码元，输入信息位还没有被完全编码，那么，在步骤1120，接收基沃尔什码W1、W2、W4、W8和W16的第j个码元W1(j)、W2(j)、W4(j)、W8(j)和W16(j)和基掩码序列M1、M2、M4和M8的第j个码元M1(j)、M2(j)、M4(j)和M8(j)。然后，在步骤1130，以码元为基础把接收的码元与输入信息位相乘，并且对码元积求和。这个和值就是变量sum。
步骤1130可以表示成
sum＝a0+a1·W1(j)+a2·W2(j)+a3·W4(j)+a4·W8(j)+a5·W16(j)+a6·M1(j)+a7·M2(j)+a8·M4(j)+a9·M8(j)      ……(式9)
从(式9)可看出，把输入信息位与基沃尔什码和基掩码序列的相应码元相乘，求和码元积，这个和值就成为所需的码码元。
在步骤1140，输出表示所得的第j个码码元的sum，在步骤1150把j递增1，然后过程返回到步骤1110。同时，如果在步骤1110，j是32，那么，结束编码过程。
根据本发明实施例的、图8所示的编码设备可以支持扩充TFCI以及基本TFCI。支持扩充TFCI的编码器包括(32，10)编码器、(32，9)编码器、和(32，7)编码器。
对于10个输入信息位的输入来说，(32，10)编码器输出长度为32的32个沃尔什码、对沃尔什码反转所得的32个双正交码、和15个掩码序列的组合。32个沃尔什码可以从5个基沃尔什码的组合中产生出来。32个双正交码可以通过把1加入每个沃尔什码的32个码元中得到。这个结果与把-1与被视为实数的32个沃尔什码相乘具有相同的效果。15个掩码序列可以通过5个基掩码序列的组合取得。因此，从(32，10)编码器中可以产生出总共1024个码字。
(32，9)编码器接收9个输入信息位，输出长度为32的32个沃尔什码、对沃尔什码反转所得的32个双正交码、和4个掩码序列的组合。4个掩码序列通过组合4个基掩码序列的两个得到。
(32，7)编码器接收7个输入信息位，输出1024个码字中长度为32的32个沃尔什码、对沃尔什码反转所得的32个双正交码、和4个掩码序列之一的组合。
提供扩充TFCI的上面编码器具有最短距离12，并且可以通过阻塞从基掩码序列发生器820生成的4个基掩码序列的至少一个的输入输出来实现。
也就是说，(32，9)编码器可以通过阻塞图8所示的基掩码序列发生器820生成的4个基掩码序列的一个的输入输出来实现。(32，8)编码器可以通过阻塞图8所示的基掩码序列发生器820生成的基掩码序列的二个的输入输出来实现。(32，7)编码器可以通过阻塞图8所示的基掩码序列发生器820生成的基掩码序列的三个的输入输出来实现。如上所述，根据本发明实施例的编码设备可以按照输入信息位的个数，即，要发送的TFCI位的个数灵活地编码，并且使决定编码设备性能的最短距离达到最大。
在上面编码设备中的码字是通过组合长度为32的32个沃尔什码、把1加入沃尔什码中所得的32个双正交码、和长度为15的15个掩码序列获得的序列。码字的结构显示在图13中。
为了更好地理解TFCI位编码过程，表(Table)1a至1f列出了码码元(TFCI码字)与10个TFCI位之间的关系。
(表1a)
 0000000000：000000000000000000000000000000000000000010：010101010101010101010101010101010000000100：001100110011001100110011001100110000000110：011001100110011001100110011001100000001000：000011110000111100001111000011110000001010：010110100101101001011010010110100000001100：001111000011110000111100001111000000001110：011010010110100101101001011010010000010000：000000001111111100000000111111110000010010：  0000000001：111111111111111111111111111111110000000011：101010101010101010101010101010100000000101：110011001100110011001100110011000000000111：100110011001100110011001100110010000001001：111100001111000011110000111100000000001011：101001011010010110100101101001010000001101：110000111100001111000011110000110000001111：100101101001011010010110100101100000010001：111111110000000011111111000000000000010011：
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(Table 1f)
  1111101101：11111100101000111001010111110110
  1111101110：010101100000100100111111010111001111101111：101010011111011011000000101000111111110000：001111111001111101010110110010101111110001：110000000110000010101001001101011111110010：011010101100101000000011100111111111110011：100101010011010111111100011000001111110100：000011001010110001100101111110011111110101：111100110101001110011010000001101111110110：010110011111100100110000101011001111110111：101001100000011011001111010100111111111000：001100001001000001011001110001011111111001：110011110110111110100110001110101111111010：011001011100010100001100100100001111111011：100110100011101011110011011011111111111100：000000111010001101101010111101101111111101：111111000101110010010101000010011111111110：010101101111011000111111101000111111111111：10101001000010011100000001011100
现在参照图9描述根据本发明实施例的解码设备。输入信号r(t)施加于15个乘法器902至906和相关性计算器920。输入信号r(t)在发送器中用预定沃尔什码和预定掩码序列编码。掩码序列发生器910生成所有可能的15个掩码序列M1至M15。乘法器902至906把从掩码序列发生器910接收的掩码序列与输入信号r(t)相乘。乘法器902把输入信号r(t)与从掩码序列发生器910接收的掩码序列M1相乘。乘法器904把输入信号r(t)与从掩码序列发生器910接收的掩码序列M2相乘。乘法器906把输入信号r(t)与从掩码序列发生器910接收的掩码序列M15相乘。如果发送器用预定掩码序列编码TFCI位，那么，乘法器902至906的输出之一是不含掩码序列的，这意味着掩码序列对通过相关性计算器之一计算的相关性没有影响。例如，如果发送器把掩码序列M2用于编码TFCI位，那么，把掩码序列M2与输入信号r(t)相乘的乘法器904的输出是不含掩码序列的。无掩码序列信号是用预定沃尔什码编码的TFCI位。相关性计算器920至926计算输入信号r(t)和乘法器902至906的输出与64个双正交码之间的相关性。在前面已经定义了64个双正交码。相关性计算器920计算输入信号r(t)与长度为32的64个双正交码之间的相关性，从64个相关值中选择极大相关值，并且把所选相关值、与所选相关值相对应的双正交码索引、和它的唯一索引“0000”输出到相关性比较器940。
相关性计算器922计算乘法器902的输出与64个双正交码之间的相关值，选择64个相关性的极大值，并且把所选的相关值、与所选相关值相对应的双正交码索引、和它的唯一索引“0001”输出到相关性比较器940。相关性计算器924计算乘法器904的输出与64个双正交码之间的相关值，选择64个相关值的极大者，并且把所选的相关值、与所选相关值相对应的双正交码索引、和它的唯一索引“0010”输出到相关性比较器940。其它相关性计算器(未示出)分别计算相应乘法器的输出与64个双正交码之间的相关值，并且进行与上述相关性计算器相似的操作。
最后，相关性计算器926计算乘法器906的输出与64个双正交码之间的相关值，选择64个相关性的极大值，并且把所选的相关值、与所选相关值相对应的双正交码索引、和它的唯一索引“1111”输出到相关性比较器940。
相关性计算器920至926的唯一索引与在乘法器902至906中被输入信号r(t)所乘的掩码序列的索引相同。表2举例列出了在乘法器中被乘的15个掩码索引和分配给没有使用掩码序列的情况的一个掩码索引。
(表2)
  掩码序列   掩码序列索引     掩码序列  掩码序列索引
    未使用     0000     M9     1000
    M1     0001     M9     1001
    M2     0010     M10     1010
    M3     0011     M11     1011
    M4     0100     M12     1100
    M5     0101     M13     1101
    M6     0110     M14     1110
    M7     0111     M15     1111
如表2所示，接收作为输入信号r(t)与掩码序列M1之积的信号的相关性计算器922输出“0001”作为它的索引。接收作为输入信号r(t)与掩码序列M15之积的信号的相关性计算器926输出“1111”作为它的索引。只接收输入信号r(t)的相关性计算器920输出“0000”作为它的索引。
同时，双正交码索引用二进制码表示。例如，如果与作为W4补码的 W4的相关性具有极大相关值，那么，相应双正交码索引(a0至a9)是“001001”。
相关性比较器940对从相关性计算器920至926接收的16个极大相关值进行比较，从接收的这16个极大相关值中选择最大相关值，和根据与这个最大相关值相对应的、从相关性计算器接收的双正交码索引和掩码序列索引(唯一索引)，输出TFCI位。TFCI位可以通过组合双正交码索引和掩码序列索引来确定。例如，如果掩码序列索引是M4(0100)的索引，和双正交码索引是W4(001001)的索引，那么，TFCI(a0至a9)就是“M4索引(0100)+ W4索引(001001)”。也就是说，TFCI位(a0至a9)是“0100001001。
假设发送器发送了与TFCI位(a0至a9)“1011000010”相对应的码码元，可以认为发送器根据上述编码过程，用 W6和M4编码了TFCI位。接收器通过把输入信号r(t)与所有掩码序列相乘，可以确定输入信号r(t)是用掩码序列M4编码的，和通过计算输入信号r(t)与所有双正交码的相关性，可以确定输入信号r(t)是用 W6编码的。根据上面例子，第五相关性计算器(未示出)将输出最大相关值、 W6(101100)的索引和它的唯一索引(0010)。然后，接收器通过把W6“101100”的索引与M4索引“0010”相加，输出解码的TFCI位(a0至a9)“1011000010”。
在解码设备的实施例中，根据掩码序列的个数并行地处理输入信号r(t)。在解码设备的另一个实施例中，可以进一步设想为，把输入信号r(t)依次与掩码序列相乘，并且依次计算积的相关性。
图17显示了解码设备的另一个实施例。
参照图17，存储器1720存储输入的32-码元信号r(t)。掩码序列发生器1710生成用在发送器中的16个掩码序列，并且依次输出它们。乘法器1730把从掩码序列发生器1710接收的16个掩码序列之一与从存储器1720接收的输入信号r(t)相乘。相关性计算器1740计算乘法器1730的输出与长度为32的64个双正交码的相关性，并且向相关性比较器1750输出极大相关值和与最大相关值相对应的双正交码的索引。相关性比较器1750存储从相关性计算器1740接收的极大相关值和双正交码索引、和从掩码序列发生器1710接收的掩码序列的索引。
当用掩码序列完成上面处理时，存储器1720把存储的输入信号r(t)输出到乘法器1730。乘法器1730把输入信号r(t)与其它掩码序列之一相乘。相关性计算器1740计算乘法器1730的输出与长度为32的64个双正交码的相关性，并且输出极大相关值和与极大相关值相对应的双正交码的索引。相关性比较器1750存储极大相关值、与极大相关值相对应的双正交码索引、和从掩码序列发生器1710接收的掩码序列索引。
对掩码序列发生器1710生成的所有16个掩码序列都执行上面过程。然后，把16个极大相关值和与极大相关值相对应的双正交码的索引存储在相关性比较器1750中。相关性比较器1750比较存储的16个相关值，选择相关程度最高的那一个，并且通过组合与所选极大相关值相对应的双正交码索引和掩码序列索引，输出TFCI位。当TFCI位的解码完成时，从存储器1720中删除输入信号r(t)，存储下一个输入信号r(t+1)。
虽然在图17的解码设备中，相关性比较器1750在一个时间上比较16个极大相关值，但是，也可以设想出实时相关值比较。也就是说，把首先输入的极大相关值与接着输入的极大相关值相比较，存储两个相关值的较大者和与该相关值相对应的掩码序列索引和双正交码索引。然后，把第三输入的极大相关值与存储的相关值相比较，存储两个相关值的较大者和与所选相关值相对应的掩码序列索引和双正交码索引。进行这种比较/操作15次，15是掩码序列发生器1710生成的掩码序列的个数。当完成所有操作时，相关性比较器1710输出最终存储的双正交码索引(a0至a6)和掩码序列索引(a7至a9)，并且输出相加的位作为TFCI位。
图10是图9所示的相关性比较器940的操作的流程图。相关性比较器940存储16个极大相关值，选择16个极大相关值当中的最大相关值，和根据与所选最大相关值相对应的双正交码和掩码序列的索引，输出TFCI位。因此，16个相关值得到了比较，和TFCI位根据与所选最大相关值相对应的双正交码和掩码序列的索引来输出。
参照图10，在步骤1000，把极大相关性索引i设置成1，和把要检验的极大相关值、双正交码、和掩码序列的索引设置成0。在步骤1010，相关性比较器940从相关性计算器920接收第1个极大相关值、第1个双正交码索引、和第1个掩码序列索引。在步骤1020，相关性比较器940把第1个极大相关值与以前的极大相关值相比较。如果第1个极大相关值大于以前的极大相关值，过程就转到步骤1030。如果第1个极大相关值等于或小于以前的极大相关值，过程就转到步骤1040。在步骤1030，相关性比较器940把第1个极大相关值指定为最终极大相关值，并且存储第1个双正交码和掩码序列索引作为最终双正交码和掩码序列索引。在步骤1040，相关性比较器940把索引i与相关性计算器的个数16相比较，以确定所有16个极大相关值是否都比较完了。如果i不是16，那么，在步骤1060把索引i递增1，和过程转到步骤1010。然后，重复上面过程。
在步骤1050，相关性比较器940输出与最终极大相关值相对应的双正交码和掩码序列的索引，作为解码位。与解码位相对应的双正交码索引和掩码序列索引是与从16个相关性计算器接收的16个极大相关值当中的最终极大相关值相对应的那样双正交码索引和掩码序列索引。
3.编码/解码设备和方法的第二实施例
在本发明的第一实施例中已经描述了就16个时隙来说，输出32-码元TFCI码字的(32，10)TFCI编码器。近来，IMT-2000标准规范规定，在一个帧中具有15个时隙。因此，本发明的第二实施例针对就15个时隙来说，输出30-码元TFCI码字的(30，10)TFCI编码器。因此，本发明的第二实施例提出了通过把如(32，10)TFCI编码器生成那样的32个编码码元(码字)收缩掉(puncturing)2个码元，输出30个码码元的编码设备和方法。
根据本发明第一和第二实施例的编码设备除了从1-位发生器、基沃尔什码发生器和基掩码序列发生器输出的序列之外，在结构上是相同的。编码器设备输出在第二实施例的编码设备中收缩了码元#0(第1码元)和码元#16(第17码元)的长度为30的编码码元。
参照图8，把10个TFCI位a0至a9施加到乘法器840至849的输入端上。1-位发生器800把码元1(长度为32)输出到乘法器840。乘法器840把输入信息位a0与从1-位发生器800接收的32个码元的每一个相乘。基沃尔什码发生器810同时生成长度为32的基沃尔什码W1、W2、W4、W8和W16。乘法器841把输入信息位a1与基沃尔什码W1“01010101010101010101010101010101”相乘。乘法器842把输入信息位a2与基沃尔什码W2“0011001100 1100110011001100110011”相乘。乘法器843把输入信息位a3与基沃尔什码W4“00001111000011110000111100001111”相乘。乘法器844把输入信息位a4与基沃尔什码W8“00000000111111110000000011111111”相乘。乘法器845把输入信息位a5与基沃尔什码W16“00000000000000001111111111111111”相乘。
基掩码序列发生器820同时生成长度为32的基掩码序列M1、M2、M4和M8。乘法器846把输入信息位a6与基掩码序列发生器M1“00101000011000111111000001110111”相乘。乘法器847把输入信息位a7与基掩码序列M2“00000001110011010110110111000111”相乘。乘法器848把输入信息位a8与基掩码序列M4“00001010111110010001101100101011”相乘。乘法器849把输入信息位a9与基掩码序列M8“00011100001101110010111101010001”相乘。乘法器840至849的功能象控制来自1-位发生器的各个位、每个基沃尔什码和每个基掩码序列的输出或生成的开关。
加法器860一个码元一个码元地相加乘法器840至849的输出，并且输出32个编码码元(即，TFCI码字)。32个编码码元当中，两个码元将在预定位置上被收缩掉(即，收缩掉加法器860输出的码元#0(第1码元)和码元#16(第17码元)。余下的30个码元将变成30个TFCI码元。对本发明的实施例进行修改是轻而易举的。例如，1-位发生器800、基沃尔什码发生器810和基掩码序列发生器820可以生成不包括#0和#16码元的30个码元。然后，加法器860逐位相加1-位发生器800、基沃尔什码发生器810和基掩码序列发生器820的输出，和输出30个编码码元作为TFCI码元。
图12是本发明第二实施例的编码方法。该流程图显示了当时隙数是15时，根据本发明第二实施例的编码设备执行的步骤。
参照图12，在步骤1200，接收10个输入信息位a0至a9，并且把变量sum和j设置成初始值0。在步骤1210，确定j是否是30。如果在步骤1210，j不是30，那么，在步骤1220，接收基沃尔什码W1、W2、W4、W8和W16(每一个含有两个收缩位)的第j个码元W1(j)、W2(j)、W4(j)、W8(j)和W16(j)和基掩码序列M1、M2、M4和M8(每一个含有两个收缩位)的第j个码元M1(j)、M2(j)、M4(j)和M8(j)。然后，在步骤1230，以码元为基础把接收的码元与输入信息位相乘，并且对所乘的码元求和。在步骤1240，输出表示所得到的第j个码码元的sum，在步骤1250把j递增1，然后过程返回到步骤1210。同时，如果在步骤1210，j是30，那么，结束编码过程。
(30，10)编码器输出与码元#0和#16被收缩了的(32，10)编码器的码字等效的1024个码字。因此，可以表示的总信息数是1024。
(30，9)编码器的输出是通过收缩长度为32的32个沃尔什码中每个的码元#0和#16所得的长度为30的32个沃尔什码、通过把1加入收缩的沃尔什码的每个码元(在实数的情况下把-1与每个码元相乘)所得的32个双正交码、和通过组合四个收缩的基掩码序列的任意三个所得的8个掩码序列的组合。
(30，8)编码器的输出是通过从长度为32个码元的32个沃尔什码的每一个中收缩掉#0和#16码元所得的长度为30的32个沃尔什码、通过把1加入收缩的沃尔什码的每个码元(在实数的情况下把-1与每个码元相乘)所得的32个双正交码、和通过组合四个收缩基掩码序列的任意二个所得的4个掩码序列的组合。
(30，7)编码器的输出是通过从长度为32个码元的32个沃尔什码的每一个中收缩掉#0和#16码元所得的长度为30的32个沃尔什码、通过把1加入收缩的沃尔什码的每个码元(在实数的情况下把-1与每个码元相乘)所得的32个双正交码、和四个收缩基掩码序列之一的组合。
提供扩充TFCI的所有上述编码器都具有10的最短距离。(30，9)、(30，8)和(30，7)编码器可以通过阻塞图8所示的基掩码序列发生器820生成的四个基掩码序列的至少一个的输入输出来实现。
上述编码器根据TFCI位的个数，灵活地编码TFCI位，并且具有决定编码性能的极大化最短距离。
根据本发明第二实施例的解码设备除了编码码元的信号长度不同之外，在结构和操作上与第一实施例的解码设备相同。也就是说，在(32，10)编码之后，收缩掉32个编码码元当中的两个码元，或两个码元被收缩了的基沃尔什码和两个码元被收缩了的基掩码序列用于生成30个编码码元。因此，除了接收信号r(t)包括30个编码码元的信号和把哑信号插在收缩位置中之外，所有解码操作都与对本发明第一实施例所描述的相同。
至于图17，解码的这个第二实施例也可以通过把掩码与r(t)相乘的单个乘法器和计算双正交码的相关值的单个相关性计算器来实现。
4.编码/解码设备和方法的第三实施例
本发明的第三实施例提供了阻塞第二实施例的(30，7)、(30，8)、(30，9)和(30，10)(下文我们把它们表示成(30，7-10))编码器中1-位发生器的输出，而是生成另一个掩码序列，以便把最短距离设置成11的编码设备。编码器指的是对于7、8、9、或10个TFCI位的输入，输出30-码元TFCI码字的编码器。
图14是IMT 2000系统中用于编码TFCI的编码设备的第三实施例的方块图。在这个图形中，(30，7-10)编码器被构造成具有11的最短距离。
根据本发明的第三实施例，除了还为编码设备配备了生成基掩码序列M16的掩码序列发生器1480和把掩码序列发生器1480和1-位发生器1400切换到乘法器1440的切换器1470之外，第三实施例的编码设备在结构上与第二实施例的编码设备相同。
如用在图14中那样的两位被收缩了的基掩码序列M1、M2、M4、M8和M16是
M1＝000001011111000010110100111110
M2＝000110001100110001111010110111
M4＝010111100111101010000001100111
M8＝011011001000001111011100001111
M16＝100100011110011111000101010011
参照图14，当使用(30，6)编码器时，切换器1470把1-位发生器1400切换到乘法器1440，并且阻塞基掩码序列发生器1480生成的所有基掩码序列。乘法器1440一个码元一个码元地把来自1-位发生器1400的码元与输入信息位a0相乘。
当使用(30，7-10)编码器时，切换器1470把掩码序列发生器1480切换到乘法器1440，并且有选择地使用基掩码序列发生器1420生成的四个基掩码序列。在这种情况中，通过组合5个基掩码序列可以生成31个掩码序列M1至M31。
利用乘法器1440至1449为输入信息位a0至a9输出码码元的结构和操作与第一和第二实施例相同。因此，省略对它们的描述。
如上所述，为了使用(30，7-10)编码器，切换器1470把掩码序列发生器1480切换到乘法器1440，，而为了使用(30，6)编码器，切换器1470把1-位发生器1400切换到乘法器1440。
对于6个信息位的输入，(30，6)编码器通过把长度为30的32个沃尔什码与利用1-位发生器1400求逆沃尔什码所得的32个双正交码组合在一起，输出30-码元码字。
对于10个信息位的输入，(30，10)编码器通过把长度为30的32个沃尔什码与利用五个基掩码序列生成的32个掩码序列组合在一起，输出30-码元码字。这里，五个基掩码序列是如上所述的M1、M2、M4、M8和M16，和基掩码序列M16是从为根据本发明第三实施例的编码设备添加的掩码序列发生器1480中输出的。因此，从(30，10)编码器中可以获得1024个码字。对于9个信息位的输入，(30，9)编码器通过把32个沃尔什码与16个掩码序列组合在一起，输出30-码元码字。16个掩码序列是通过组合五个基掩码序列中的四个取得的。对于8个信息位的输入，(30，8)编码器通过把32个沃尔什码与8个掩码序列组合在一起，输出30-码元码字。8个掩码序列是通过组合五个基掩码序列中的三个取得的。对于7个信息位的输入，(30，7)编码器通过把32个沃尔什码与4个掩码序列组合在一起，输出30-码元码字。4个掩码序列是通过组合五个基掩码序列中的二个取得的。
为了提供扩充TFCI，所有上述(30，7-10)编码器都具有11的最短距离。(32，7-10)编码器可以通过控制图14所示的基掩码序列发生器1420和掩码序列发生器1480生成的五个基掩码序列的至少一个的使用来实现。
图16是显示在根据本发明的IMT 2000系统中TFCI编码过程的第三实施例的流程图。
参照图16，在步骤1600，接收10个信息位(TFCI位)a0至a9，并且把变量sum和j设置成初始值0。变量sum表示在基于码元的相加之后输出的最终码码元，和j表示在基于码元的相加之后输出的最终码码元的计数。如果用于编码的收缩沃尔什码和掩码序列的长度为30，那么，在步骤1610，确定j是否是30。执行步骤1610的目的是为了判断对于每个沃尔什码的30个码元和每个掩码序列的30个码元，输入信息位是否已经被编码了。
如果在步骤1610，j不是30，这意味着相对于沃尔什码和掩码序列的所有码元，编码还没有完成，那么，在步骤1620，接收基沃尔什码W1、W2、W4、W8和W16的第j个码元W1(j)、W2(j)、W4(j)、W8(j)和W16(j)和基掩码序列M1、M2、M4、M8和M16的第j个码元M1(j)、M2(j)、M4(j)、M8(j)和M16(j)。在步骤1630，一个码元一个码元地把输入信息位与接收的码元相乘，并且对码元积求和。
步骤1630可以表示成
sum＝a0·M16(j)+a1·W1(j)+a2·W2(j)+a3·W4(j)+a4·W8(j)+a5·W16(j)+a6·M1(j)+a7·M2(j)+a8·M4(j)+a9·M8(j)       ……(式10)
从(式10)可看出，把每个输入信息位与相应基沃尔什码或基掩码序列的码元相乘，并且求和这个乘积，可以获得所需的码码元。
在步骤1640，输出表示所得的第j个码码元的sum，在步骤1650，把j递增1，然后过程返回到步骤1610。同时，如果在步骤1610，j是30，那么，结束编码过程。
现在参照图15给出对解码设备的第三实施例的描述。把包括发送器发送的30个编码码元的信号和已经被插在编码器收缩掉的位置中的两个哑码元的输入信号r(t)供应给31个乘法器1502至1506和相关性计算器1520。掩码序列发生器1500生成长度为32的所有可能的31个掩码序列M1至M31。乘法器1502至1506把从掩码序列发生器1500接收的掩码序列与输入信号r(t)相乘。如果发送器用预定掩码序列对TFCI位编码，那么，乘法器1502至1506的输出之一不含掩码序列，这意味着该掩码序列对下面的相关性计算器没有影响。例如，如果发送器把掩码序列M31用于编码TFCI位，那么，把掩码序列M31与输入信号r(t)相乘的乘法器1506的输出不含掩码序列。但是，如果发送器没有使用掩码序列，那么，施加给相关性计算器1520的输入信号r(t)本身是不含掩码序列的信号。每个相关性计算器1520至1526计算乘法器1502至1506的输出与长度为32的64个双正交码的相关值，确定64个相关值组当中的极大相关值，并且分别把所确定的极大相关值、与所确定极大相关值相对应的每个双正交码的索引、和每个掩码序列的索引输出到相关性比较器1540。
相关性比较器1540比较从相关性计算器1520至1526接收的32个极大相关值，并且确定这些极大相关值的极大者，作为最终极大相关值。然后，相关性比较器1540根据与最终极大相关值相对应的双正交码和掩码序列的索引，输出由发送器发送的解码的TFCI位。如图17所示，本发明的第三实施例也可以通过把掩码与r(t)相乘的单个乘法器和计算双正交码的相关值的单个相关性计算器来实现。
如上所述，本发明提供了可变地编码和解码基本TFCI和扩充TFCI，以便简化硬件的设备和方法。另一个优点是，对基本TFCI和扩充TFCI纠错编解码方案两者的支持提高了服务稳定性。此外，最短距离，即，确定编码设备性能的一个因素，大到足以满足IMT 2000系统的要求，从而保证了极好的性能。
虽然通过参照本发明的某些优选实施例，已经对本发明进行了图示和描述，但本领域的普通技术人员应该明白，可以在形式上和细节上对其作各种各样的改变，而不偏离所附权利要求书所限定的本发明的精神和范围。

Claims (15)

1.一种通信系统中的解码设备，包括：
掩码序列发生器，用于生成至少一个掩码序列；
至少一个运算电路，用于接收输入信号和生成的掩码序列，并且从输入信号中移去掩码序列；和
至少一个相关器，用于接收来自运算电路的信号，计算接收信号与数个序列之间的相关值，和选择极大相关值。
2.根据权利要求1所述的解码设备，其中，使用相应的索引为正交序列编号。
3.根据权利要求1所述的解码设备，其中，掩码序列发生器含有可以加在一起形成哥德码的第一m-序列和第二m-序列，并被用于形成含有通过循环移位第一m-序列生成的序列的第一序列组和舍有通过循环移位第二m-序列生成的序列的第二序列组，为第一组中的序列生成列置换函数，以便把第一组中的序列转换成正交序列，把为‘0’的列插入第二组中的序列的前面，和把逆列置换函数应用于第二组中的序列，以便把第二组中的序列转换成掩码序列。
4.根据权利要求1所述的解码设备，其中，运算电路是乘法器。
5.根据权利要求1所述的解码设备，还包括相关性比较器，用于确定从数个相关器接收的最大相关值，和生成与最大相关值相对应的序列索引和掩码序列索引。
6.根据权利要求5所述的解码设备，其中，掩码序列索引是用于从输入信号中移去掩码序列的掩码序列索引。
7.一种通信系统中的解码设备，包括：
掩码序列发生器，用于生成数个掩码序列；
运算电路，用于接收输入信号和来自掩码序列发生器的掩码序列，和通过把掩码序列与输入信号相乘，从输入信号中移去掩码序列；
相关器，用于接收来自运算电路的信号，计算每个接收信号与具有相应索引的数个正交序列之间的相关值，和选择极大相关值和与极大相关值相对应的正交序列索引；和
相关性比较器，用于确定来自相关器的、所选择的极大相关值当中的最大相关值，和输出与所确定的最大相关值相对应的正交序列索引和掩码序列索引。
8.根据权利要求7所述的解码设备，其中，掩码序列发生器含有可以加在一起形成哥德码的第一m-序列和第二m-序列，并被用于形成含有通过循环移位第一m-序列生成的序列的第一序列组和含有通过循环移位第二m-序列生成的序列的第二序列组，为第一组中的序列生成列置换函数，以便把第一组中的序列转换成正交序列，把为‘0’的列插入第二组中的序列的前面，和把逆列置换函数应用于第二组中的序列，以便把第二组中的序列转换成掩码序列。
9.根据权利要求7所述的解码设备，还包括存储器，用于存储输入信号和把输入信号输出到运算电路，直到输入信号完全与掩码序列发生器生成的掩码序列相乘。
10.根据权利要求9所述的解码设备，其中，运算电路是乘法器。
11.根据权利要求7所述的解码设备，其中，掩码序列索引是用于从输入信号中移去掩码序列的掩码序列的索引。
12.一种通信系统中的解码方法，包括下列步骤：
生成至少一个掩码序列；
接收输入信号和掩码序列，和从输入信号中移去掩码序列以生成乘积信号；
计算乘积信号与具有相应索引的数个序列之间的相关值；和
从所计算相关值当中选择极大相关值，和输出与极大相关值相对应的序列索引。
13.根据权利要求12所述的解码方法，其中，生成至少一个掩码序列的步骤含有可以加在一起形成哥德码的第一m-序列和第二m-序列，并被用于形成含有通过循环移位第一m-序列生成的序列的第一序列组和含有通过循环移位第二m-序列生成的序列的第二序列组，为第一组中的序列生成列置换函数，以便把第一组中的序列转换成正交序列，把为‘0’的列插入第二组中的序列的前面，和把逆列置换函数应用于第二组中的序列，以便把第二组中的序列转换成掩码序列。
14.根据权利要求12所述的解码方法，还包括下列步骤：
从通过从所计算的相关值当中选择极大相关值所得的所选极大相关值中确定最大相关值；和
输出与所确定的最大相关值相对应的序列索引和掩码序列索引。
15.根据权利要求14所述的解码方法，其中，掩码序列索引是与最大相关值相对应的、用于从输入信号中移去掩码序列的掩码序列的索引。
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