CN1126397A - 纠错编码器、纠错解码器和具有纠错码的数据传输系统 - Google Patents

Abstract

本发明提供纠错编码器和纠错解码器，它们经最少次数的移位并行对多个信息码位编码/解码，这使处理时间得以缩短。纠错编码器包括移位寄存器和Galois字段乘法器。编码器能经移位生成预定数目的校验码位，根据并行输入数校验码位数得以减少。纠错解码器的校正子发生器包括多个Galois字段乘法器和Galois字段加法器和移位寄存器来获得预定的校正子生成多项式。校正子多发生器可以经过移位得到所需的校正子，根据并行输入数其数目得以减少。

Description

纠错编码器、纠错解码器和具有纠错码的数据传输系统

本发明涉及纠错编码器、纠错解码器和具有纠错码的数据传输系统。

传输数字信息时，经常用到纠错码；一种典型的纠错码是Reed-Solomon(RS)码。作为进一步参考，1992年六月第四期，Hideki Imai在电子信息和通信会议，“编码理论”中已经公开编码理论和RS码。

下面将简单解释编码理论。为了对具有码长n和k个信息码位的q-元素RS码进行编码，有k个信息码位m_k-1、……、m₁、m₀作为其系数的多项式：

      M(x)＝m_k-1x^k-1+…+m₁x+m₀被x^n-k相乘，其结果被生成多项式G(x)相除，获得其余项。也就是

      R(x)＝r_n-k-1x^n-k-1+…+r₁x+r₀满足

      M(x)x^n-k＝Q(x)G(x)+R(x)的多项式被得到。R(x)被称作余项多项式。并且得到码多项式W(x)：

          W(x)＝M(x)x^n-k-R(x)W(x)的系数从高次项按如下排列：

(m_k-1，…，m₁，m₀，-r_n-k-1，…，-r₁，-r₀)上面排列的左侧是k个信息码位，右侧是通过用(-1)乘余项多项式的系数而得到的(n-k)个校验码位。

现在参考图11描述传统的纠错编码器。在这种情况下，用GF(Galois字段)(2⁸)的双纠错RS码作为纠错码，它的码长n＝255，信息码位数目k＝251并且最小距离d＝5。

图11是个方框图，表示传统的纠错编码器。在图11中，501a-501d是Galois字段乘法器，它们乘以生成多项式的每个系数：

     G(x)＝x⁴+g₃x³+g₂x²+g₁x+g₀四个Galois字段乘法器分别完成下列乘法：

501_a…×g₃

501_b…×g₂

501_c…×g₁

501_d…×g₀

502_a-502_d表示8-位移位寄存器。E_xOR控制503_a-503_b逐比特地完成E_xOR操作。504_a，504_b表示开关，505表示输入端，506表示输出端。

下面描述纠错编码器的操作。开关504_a被合上并且开关504_b如图11所示拨向电路的下端。251个信息码位m₂₅₀-m₀通过逐位移位在输入端505被连续地输入。当所有信息码位被输入之后，开关504_a被断开，开关504_b被拨向电路的对侧(图11中电路的上侧)并且寄存器502_a-502_d中的内容被输出。以这种方法，输出端506从高次项开始将码多项式W(x)的系数连续地发送出去。

现在参考图12描述传统纠错编码器的校正子发生器。在这种情况下，校正子发生器接收由上述传统的纠错编码器发送的RS码。

以生成多项式G(x)的根aⁱ(i＝0，1，2，3)(a是原多项式的一个根)代入接收到的多项式

       y(x)＝y₂₅₄x²⁵⁴+…+y₁x+y₀并且得到校正子Si＝y(aⁱ)。

图12是个方框图表示传统的校正子发生器。601表示一个8-位移位寄存器。Galois字段乘法器乘以a_i。E_xOR门603按比特完成E_xOR操作。604表示一输入端以及605表示一输出端。

下面将解释校正子发生器的操作。通过在输入端604，逐字移位，按从高阶到低阶连续地输入接收到的多项式的系数从y₂₅₄到y₀来计算校正子。当接收的字全部被输入之后，从输出端605输出校正子S_i。

现在参考图13描述纠错解码器中的传统的Chien-搜索电路。

Chien-搜索是一种方法，它通过将aⁱ(i＝0，1，…n-1，它表示a的幂次)代入t次纠错码的误码位置多项式来检查δ(αⁱ)是否为零来分析一个误码的位置：

δ(z)＝z^t+δ_t-1z^t-1+…+δ₁z+δ₀当δ(αi)＝0时，在接收的多项式的接收字y_i中出现一个误码：

y(x)＝y₂₅₄·x²⁵⁴+...+y₁x+y₀

在这种情况下，通过上述传统编码器发送的码被接收。校验码位是双纠错码并且误码位置多项式δ(z)变成：

δ(z)＝z²+δ₁z+δ₀δ(z)的系数δ₁，δ₀先前已从校正子被计算出。δ₁，δ₀的详细计算在上述Hideki Imai的电子信息和通信会议的“编码原理”中有所描述。

图13是个方框图，表示传统的Chien-搜索电路。在图中，Galois字段乘法器701和702分别完成以下的乘法：

701…×α

702…×α²703_a和703_b表示8-位移位寄存器。E_xOR门704逐位完成E_xOR操作。705表示一输出端。

下面描述Chien-搜索电路的操作。分别在寄存器703_a和703_b中设定初始值δ₁和“1”。通过移位接收到的字，检查寄存器的输出和，即输出端705的输出是否变成δ₀。如果输出在初始态变成δ₀，那么a⁰是δ(z)的根，这意味着在接收的字y₀中出现一处误码。按相同方法，如果经i次移位后输出变为δ₀，那么aⁱ是δ(z)的根，这意味着在接收到字yi中出现一处误码。

下面参考图14解释另外一种传统的纠错解码器。在这种情况下，解码器在GF(2⁸)接收缩短的码子，它的码长n小于255；例如，双纠错RS码的码长n＝36，信息码位数目k＝32，最小距离d＝5。纠错解码器生成校正子并且采用Chien-搜索的方法通过从最高次检查(各)项以查出误码位置多项式δ(z)的根。

在图14中，一个校正子生成电路801包括4个校正子发生器，其中每一个都在上面有所描述并在图12中有所表示。校正子发生器804生成校正子S₀，校正子发生器805生成校正子S₁，校正子发生器806生成校正子S₂并且校正子发生器807生成校正子S₃。

误码位置多项式发生器802用校正子S₀-S₃计算上述误码位置多项式的系数δ₀，δ₁。

如图13所示构造的Chien-搜索电路803将寄存器设置为以上值δ₀，δ₁并且分析误码位置。812表示输入端。813表示输出端。

下面解释解码器的操作。校正子发生器电路801生成四个校正子S₀，S₁，S₂，S₃。

利用这些校正子，误码位置多项式发生器802计算码位置多项式的系数δ₁，δ₀。

            δ(Z)＝Z²+δ₁Z+δ₀

然后，Chien-搜索电路803完成Chien-搜索。Galois字段乘法器809、810分别完成以下乘法：

809…×α^-1

810…×α^-2寄存器808_a中的初始值被置为δ₁以及寄存器808_b中的初始值被置为“1”。检查两个寄存器的输出和，即输出端813的输出是否变成δ₀。一般地，从接收到多项式的最高次项开始完成Chien-搜索。在这个例子中，缩短的码被接收，其中码长度n＝36，并且接收的多项式变成：

y(x)＝y₃₅x³⁵+…+y₁x+y₀因此，接收到的多项式中从254至36次项的所有系数都变成“0”。因此，为了在第35次项中搜索出一个误码位置，需事先对接收的字进行255-36＝219次移位，即在这种情况下的最高次。第220次移位后，如果输出端813的输出变成δ₀，那么α³⁵就是误码位置多项式δ(z)的根，这意味着在接收的字y³⁵中出现误码。以相同的方法，如果经第(220+i)次移位后，输出端813的输出变成δ₀，那么δ^35-i就是误码位置多项式δ(z)的根，这意味着在接收到的字y^35-i中出现误码。

象所描述的那样，传统的纠错编码器必须逐码位执行编码处理，且不能达到高速操作。

传统的纠错解码器的校正子发生电路必须逐码位执行校正生成处理，且不能达到高速操作。

传统的纠错解码器的Chien-搜索电路必须逐码位执行搜索处理，且不能达到高速操作。

另一种传统的纠错解码器需按照码缩短的长度预先移位，采用Chien-搜索通过从最高次项搜索，以便在GF得到缩短了的循环码(码长为n)的误码位置多项式δ(z)的根。并且预先的移位占去长时间。

提出本发明以解决上述问题。本发明的主要目的是提供一种高速纠错编码器，它能同时且并行地编码多个信息码位。

本发明的另一个目的是提供一种高速纠错解码器，它包括高速校正子发生电路，该电路能高速且并行地从多个接收的字生成多个校正子。

本发明还有一个目的是提供一种高速，纠错解码器，其中包括一个高速Chien-搜索电路，该电路通过Chien-搜索同时且并行地校检多个接收到字。

本发明另一目的是提供一种纠错解码器，它能高速地完成Chien-搜索。这是通过采用Chien-搜索从最高项开始在GF搜索缩短的循环码(其码长为n)的误码位置多项式δ(z)的根来完成的。

根据本发明的一个实施例，用于编码信息码位的纠错编码器包括：

(A)多个移位寄存器，它有和校验码位数相等的多个单元，用于经次数减少了的移位生成校验码位；并且

(B)多个Galois字段加法器和Galois字段乘法器，用于形成校验-码位-生成逻辑，这样，次数减少了的移位就利用同一时刻信息码位的多个输入和移位寄存器的输出产生相同的校验码位，并且用于把校验码位生成逻辑的输出反馈到移位寄存器。

根据本发明的另一个实施例，用于对码位解码的纠错解码器包括：

由多个Galios字段乘法器和多个Galois字段加法器组成的校正子发生器，用于经次数减少了的移位用多个接收到的字生成接收到的字的校正子；

误码位置多项式发生器用校正子来计算误码位置多项式的系数；以及

用校正子来分析误码位置的Chien-搜索电路。

用于根据本发明的另一实施例解码码位的纠错解码器，它包括：

校正子发生器用于生成收到字的校正子；

误码位置多项式发生器，用于通过使用校正子来计算误码位置多项式的系数；以及

由多个Galois字段乘法器和多个Galois字段加法器组成的Chien-搜索电路，用于通过利用误码位置多项式的系数经过次数减少的移位来同时分析多个误码位置。

按照本发明的另一实施例用于解码码位的纠错解码器包括：

(A)用于生成接收字的校正子的多个校正子发生器

(B)多个Galios字段乘法器，用来将Galois字段的移位-所需元素乘以一个校正子，并用于生成移位的校正子，以便使较低次的系数都为零；

(C)误码位置多项式发生器，用来通过移位的校正子来计算误码位置多项式的系数；以及，

(D)Chien-搜索电路，用来通过利用误码位置多项式的系数来分析误码的位置。

通过以下描述，并参考附图，本发明的其它优点和目的特征将显而易见。

在图中，图1表示，使用按照本发明的纠错编码器和纠错解码器的传输系统；

图2表示使用按照本发明的纠错编码器和纠错解码器的记录系统；

图3是个框图，它表示按照本发明的一个实施例的纠错编码器的结构；

图4是个框图，它表示按照本发明的第二个实施例的纠错编码器的结构；

图5是个框图，它表示按照本发明的第三个实施例的纠错解码器的校正子发生电路的结构；

图6是个框图，它表示按照本发明的第四个实施例的纠错解码器的校正子发生电路的结构；

图7是个框图，它表示按照本发明的第五个实施例的纠错解码器的Chien-搜索电路的结构；

图8是个框图，它表示按照本发明的第六个实施例的纠错解码器的Chien-搜索电路的结构；

图9是个框图，它表示按照本发明的第七个实施例的纠错解码器的结构；

图10(a)是个流程图，它表示传统的纠错解码系统；

图10(b)是个流程图，它表示按照本发明的第十个实施例的纠错解码系统；

图11是个方框图，它表示传统的纠错码器的结构；

图12是个方框图，它表示传统的校正子发生电路的结构；

图13是个框图，它表示传统的Chien-搜索电路的结构；以及

图14是个框图，它表示传统的纠错解码器的结构。

实施例1

图1表示按照本发明使用纠错编码器和纠错解码器的系统结构的示例。图1表示整个的通信系统。10表示发送器且1表示用于发送的信息源。转换器2接收来自信息源1的信息并将其转换成电信号。编码器3对输入信号编码。4表示调制器(发送接口)。通过发送器10，信息被调制并被发送到信道5。无论信息是否是有线的，它都被信道5的噪音所干扰。信息被干扰的信号在接收器11被接收。接收到的信息被接收器11的解调器6(接收接口)解调为原始形式的波形并由解码器7进行解码。解码后的信息被转换成所需的接收信号并由用户9接收。

图2是另一个用于记录和重放录音机之类的系统结构示例。在图2中，21表示信息源(声源)。录音机30接收信息且该信息被转换器22(麦克风)转换成电信号。接收到的信号被编码器23编码，被调制器24(录音接口)调制，并被录音系统录音，例如磁带录音机。当信号在录音系统25中被录音或重放时，它受到噪声的干扰。在放音机31中，从磁带上接收信号，所录的信号被解调器26解调并且被解码器27解码为原始电信号的形式。解码后的信号通过重放电路28作为声音被用户29接收，例如，扬声器。

本发明的纠错编码器和纠错解码器可以用于图1和2所示系统中的编码器2、23和解码器7、27。

纠错编码器和纠错解码器可被配置成特殊目的的硬件且也可被配置成由通用目的处理器执行的软件。无论哪种方式，信息都被发送器编码并被接收器解码以避免干扰，这种干扰可能会通过信道或录音系统产生。本发明减少了编码和解码的处理时间。具体应用随后作为本发明的实施例给出。

按照本发明的第一个实施例，下面将参考图3解释用于多个并行输入的纠错编码器。

现在解释编码方法。例如，信息被用双纠错RS码进行编码，其码长n＝255，信息码位数k＝251且最小距离d＝5，在GF(2⁸)上。在RS码中，8比特组成一个码位。生成多项式

G(x)＝x⁴+g₃x³+g₂x²+g₁x+g₀预计有根1，α，α²，α³(α是原多项式的一个根)。在这个实施例中，两个信息码位被同时输入解码器并且两个码位被并行解码。该实施例不限于并行解码两个输入信息码位。多于两个的信息码位能被并行地解码。

图3是个方框图，它表示该实施例的纠错编码器。图中，101_a-101_d表示8-位移位寄存器。Galios字段乘法器102_a-102_p完成下列乘法：

102_a...×(g₃ ²+g₂)

102_b...×(g₃g₂+g₁)

102_c...×(g₃g₁+g₀)

102_d...×(g₃g₀)

102_e...×g₃

102_f...×g₀

102_g...×g₁

102_h...×g₂

102_i...×(g₃ ²+g₂)

102_j...×g₃

102_k...×(g₃g₂+g₁)

102_l...×g₂

102_m...×(g₃g₁+g₀)

102_n...×g₁

102_o...×(g₃g₀)

102_p...×g₀

E_xOR门103_a-103_m完成E_xOR操作。104_a和104_b表示输入端以及105_a-105_d表示输出端。

现在来解释操作。在接收到的信息码位m₂₅₀，…，m₀中，具有偶数下标的码位被按m₂₅₀，m₂₄₈…连续地输入到输入端104_a，而具有奇数下标的码位被按m₂₄₈，m₂₄₇…连续地输入到输入端104_b。

通过一次移位的计算，这个编码器可以得到和传统纠错编码器(示于图11)经两次移位计算得的结果相当的结果。例如，当“A”，“B”，“C”，“D”被存贮在寄存器101_a，101_b，101_c，101_d中时，信息码位被输入到输入端104_a而信息码位m_j被输入到输入端104_b。寄存器的内容经一次移位后变为以下：

101_a，...(g₃ ²+g₂)A+g₃B+C

          +(g₃ ²+g₂)m_j+g₃m_i

101_b...(g₃g₂+g₁)A+g₂B+D

          +(g₃g₂+g₁)m_j+g₂m_i

101_c...(g₃g₁+g₀)A+g₁B

          +(g₃g₁+g₀)m_j+g₁m_i

101_d...(g₃g₀)A+g₀B

          +(g₃g₀)m_j+g₀m_i

因此，框图这样配置以便经一次移位产生上述结果。

以下是编码过程。首先，信息码位m₂₅₀被输入到输入端104_a且所有的零被输入到输入端104_b。寄存器101_a-101_d的初始值被置为全零。信息码位被一次移位，被Galois字段常数相乘并被E_xOR。操作结果被存贮在寄存器101_a-101_d中。然后信息码位m₂₄₈被输入到输入端104_a，与此同时信息码位m₂₄₈被输入到输入端104_b，并按上述(方法)完成计算。在输入信息码位m₁和信息码位m₀时重复相同的操作。完成所有操作后，输出端105_a，105_b，105_c，105_d的输出分别变成校验码位r₃r₂，r₁，r₀。

下面将讨论操作速率和电路规模方面的问题。这个编码器的最长通路是经过一个Galois字段乘法器和三个E_xOR门，它比传统的编码器多一个E_xOR门。但是，本发明的解码器并行地解码两个码位，这样可以完成将近2倍的改进的高速操作。

本发明的解码器需要传统解码器两倍的Galios字段乘法器。另一方面，寄存器数目一样。本发明解码器电路的规模，作为整个装置，可缩小二倍。

在这个实施例中，用双纠错RS码进行编码，其码长n＝255，信息码位数k＝251以及在GF(2⁸)上的最小距离d＝5。信息可用缩短的码进行编码，其码长n小于255且n是奇数，按照上述相同的方法编码。

在这个实施例中，用纠错RS码进行编码，其码长n＝255，信息码位数k＝251，以及在GF(2⁸)上最小距离d＝5。作为另一个例子，缩短码可被用来编码，其码长n小于255且n是个偶数。在这种情况下，接收的信息码位中，具有偶数下标的码位被输入到输入端104_b而具有奇数下标的码位被输入到输入端104_a。所有的零在第一阶段都被输入到输入端104_b。

可以用具有不同的最小距离和不同数目校验码位的码，简单地构造另一个编码电路，尽管因为不同的生成多项式移位寄存器的数目不同。

在这个实施例中，纠错编码器使用纠错RS码，其码长n＝255，信息码位数k＝251，以及在GF(2⁸)上的最小距离d＝5。可以以同样方法用另一种循环码构造另一种纠错编码器，例如，具有不同比特数的BCH码。

在以上实施例中，并行编码两个信息码位。当对n个信息码位并行编码时，编码器被这样配置以使其产生的结果和传统编码器经n次移位获得的结果相同。下面是一个例子，其中四个信息码位被并行编码。在信息码位被同时编码的情况下(码多项式每一项的次数被置为m_i＞m_j＞m_k＞m_l)，经一次移位后，每个寄存器的内容变为如下：101a...  (g₃ ⁴+3g₃ ²g₂+2g₃g₁+g₂ ²

     +g₀)A+(g₃ ³+g₃ ²g₂

     +g₃g₂+g₁)B+(g₃ ²+g₂)C+g₃D

     +(g₃ ⁴+3g₃ ²g₂+2g₃g₁+g₂ ²

     +g₀)m_i+(g₃ ³+g₃ ²g₂

     +g₃g₂+g₁)m_j

     +(g₃ ²+g₂)m_k+g₃m_l101b...   (g₃ ³g₂+g₃ ²g₁+2g₃g₂ ²

      +g₃g₀+2g₂g₁)A+(g₃ ²g₂

      +g₃g₁+g₂ ²+g₀)B+(g₃g₂

      +g₁)C+g₂D+(g₃ ³g₂

      +g₃ ²g₁+2g₃g₂ ²+g₃g₀

      +2g₂g₁)m_i+(g₃ ²g₂

      +g₃g₁+g₂ ²+g₀)m_j

      +(g₃g₂+g₁)m_k+g₂m₁101c...   (g₃ ³g₁+g₃ ²g₀+2g₃g₂g₁

      +g₂g₀+g₁ ²)A

      +(g₃ ²g₁+g₃g₀+g₂g₁)B

      +(g₃g₁+g₀)C+g₁D

      +(g₃ ³g₁+g₃ ²g₀+2g₃g₂g₁

      +g₂g₀+g₁ ²)m_i

      +(g₃g₁+g₀)m_k+g₁m_l101d...   (g₃ ³g₀+2g₃g₂g₀

      +g₁g₀)A+(g₃ ²g₀+g₂g₀)

      B+(g₃g₀)C+g₀D+(g₃ ³g₀

      +2g₃g₂g₀+g₁g₀)m_i

      +(g₃ ²g₀+g₂g₀)m_j

      +(g₃g₀)m_k+g₀m_l

实施例2

以下是具有并行输入的纠错编码器的另一个例子。

图4表示用于2-位纠错BCH码的8-位并行编码电路的一个例子，它的码长n＝15，信息长度k＝7且生成多项式G(x)＝x⁸+x⁷+x⁶+x+1。在图中，111a-111h表示1-位移位寄存器，113a表示用来完成1-位E_xOR操作的E_xOR门，且114a-114h是输入端。从移位寄存器111a-111h的输出得到输出的校验位。

下面是另一个有平行输入的纠错编码器的例子。

图4表示一个用于2-位BGH纠错码的8-位并行编码电路的例子，其中码长n＝15，信息长度k＝7且生成多项式G(x)＝x⁸+x⁷+x⁶+x+1。图中，111a-111h表示1-位移位寄存器，113a表示用来完成1-位E_xOR操作的E_xOR门，114a-114h是输入端。从移位寄存器111a-111h的输出端得到输出的校验位。

这个编码电路用输入数的两倍计算一个校验位(有8位)来完成编码，因为BCH码最长是15位。第一个输入的LSB被置为LSB。

那么这个实施例的编码电路可以只用两个输入来计算校验位，尽管电路的规模增大了，而传统的编码电路需要15倍的输入。

实施例3

按照本发明另一实施例的纠错解码器，其中用多个并行输入的被接收的字生成校正子，将参考图5加以解释。

在这个实施例中，解码器的校正子发生器接收由实施例1的编码系统进行编码的信息码位。还是在这个实施例中，两个信息码位输入到解码器并被并行解码。可用另一实施例的纠错解码器并行地解码多于两个的信息码位。

图5表示了一个框图，它表示了按照这个实施例的纠错解码器的校正子发生器。在图中，Galois字段乘法器201和202完成以下乘法：

201…×αⁱ

202…×α²ⁱ

203表示8-位移位-寄存器。E_xOR门204_a，204_b逐位完成E_xOR操作。205_a和205_b表示输入端而206表示输出端。

下面将解释校正子发生器的操作。接收字由255个码位组成，

y＝(y₂₅₄，…，y₁，y₀)具有偶数下标的码位输入到输入端205_a，而具有奇数下标的码位输入到输入端205_b。

本发明的校正子发生器能够用一次移位获得和传统的校正子(示于图12)用两次移位所得结果相同的结果。

按如下(方法)计算校正子S_i：将寄存器203的初值都置为零，y₂₅₄输入到输入端205_a，而0输入到输入端205_b。经一次移位得到的结果被存于寄存器203。然后，y₂₅₂输入到输入端205_a，y₂₅₃输入到输入端205_b。按上述方法将经一次移位所得结果存于寄存器203。通过输入y₁和y₂重复同样的操作。当全部操作完成后，从输出端206输出校正子S_i。

通常，校正子发生器的数目等于校验码位的数目。

下面讨论校正子发生器的操作速度和电路规模方面的问题。校正子发生器的最长通路是经过一个Galois字段乘法器和两个E_xOR门，它比传统的校正子发生器多一个E_xOR门。但是，本发明的校正子发生器通过同时处理两个并行输入，可以按传统校正子发生器近两倍的速度来发生校正子。

电路规模方面，本发明的校正子发生器需要传统的发生器两倍多的Galois字段乘法器而(所需)移位寄存器和传统的发生器一样。作为完成的装置，校正子发生器的电路规模比传统的发生器小两倍。

在这个实施例中，使用了码长n＝255的缩短码。按相同方法可以从缩短码计算校正子S_i，缩短码的码长n小于255并且也是一个奇数。校验码元数减少得越多，校正子发生器的数量减小得越多。

另一个例子，使用了码长小于255且也是一个偶数的缩短码。具有偶数下标的信息码元输入到输入端205_b而具有奇数下标的信息码元输入到输入端205_a。在这种情况下，在第一级全部零都输入到输入端205_a。

在这个实施例中，用纠错RS码对码元解码，纠错RS码的码长n＝255，信息码元数k＝251以及在GF(2⁸)上的最小距离d＝5。另一种纠错解码器，其中，校正子发生器用另一种循环码生成校正子，例如，具有不同比特数的BCH码，可以用相同方法构造解码器。校验码数减少得越多那么校正子发生器数就减少得越多。

在这个实施例中，并行地处理两个接收到的码元。在n个信息码元被并行处理的情况下，这样构造校正子发生器，使其产生和传统解码器的校正子发生器经n次移位所产生的结果相等的结果。下面作为例子描述并行处理四位码位。由四个接收的码元y_i，y_j，y_k，y_l(在接收的多项式中的次数是y_i＜y_j＜y_k＜y_l)并行生成校正子。当寄存器的内容是“A”时，这样构造解码器，使得经一次移位后寄存器的内容应变为：

       A α⁴ⁱ+y_i α⁴ⁱ+y_j α³ⁱ+y_k α²ⁱ+y_l αⁱ

实施例4

作为纠错解码器的另一个例子，解码器包括校正子发生器，它由并行输入的多个码生成一个校正子。

图6表示用于并行输入8位的校正子发生器，它和图4所示实施例的BCH码电路相对应。在这种情况下，码长度和生成多项式与实施例2一样。在图6中，211_a-211_d和211_a-211_d表示1位移位-寄存器。214_a表示一个E_xOR门而215_a-215_h是输入端。

在这个电路中，4比特的校正子S_i由四个移位寄存器211_a-211_d从8位并行输入进行计算而4位的校正子S₃由四个移位寄存器212_a-212_d从8位并行输入进行计算。

实施例5

下面将参考图7解释另一个实施例，其中纠错解码器为了并行得到误码位置多项式的n个根而执行Chien-搜索。

在这个实施例中，预计在一个字中出现两个误码，它被实施例1的编码器编码，在Chien-搜索电路中被接收。先前已经通过校正子计算了误码位置多项式的系数：

σ(z)＝z²+σ₁z+σ₀

在这个实施例中，作为σ(z)的根同时校验码位αⁱ和α¹⁺¹(i＝0，2，4，…，252)。可以同时校验多于两个码位。

图7表示纠错解码器的Chien-搜索电路的框图。Galois字段乘法器301，302_a，302_b和303分别完成以下乘法：

301       …×α

302_a，302_b…×α²

303       …×α⁴

304_a和304_b是8-位移位-寄存器，305_a和305_b是完成E_xOR操作的E_xOR门，而306_a和306_b是输出端。

下面将解释该实施例的纠错解码器的操作。初始值σ₁和“1”分别输入寄存器304_a和304_b。检查输出端306_a和306_b的输出是否为σ₀。当输出端306_a的输出为σ₀时，则α⁰是σ(z)的根，这意味着接收的码位y₀有错误。当输出端306_b输出σ₀时，α¹是σ(z)的根，这意味着接收的码位y₁中有错误。

数据被移位一次，检查输出端306_a和306_b的输出是否是σ₀。当输出端306_a的输出是σ₀时，α²是σ(z)的根，这意味着接收的码位y₂有错误。当输出端306_b输出σ₀时，α³是σ(z)的根，这意味着接收的码元y₃中有错误。

以上步骤重复至α²⁵⁴并得到多项式σ(z)的两个根。

下面描述解码器的操作速度和电路规模。解码器的最长路径是经过一个Galois字段乘法器，它和传统的Chien-搜索电路几乎一样。因此，该实施例的解码器通过并行处理两个码位能以几乎是传统的解码器两倍的速度进行处理。

至于电路规模方面，该实施例的解码器需要传统的解码器两倍的Galois字段乘法器以及和传统解码器相同数目的移位-寄存器。

上面已经解释了两个误码的情况。可以按照实施例容易地构造用于一个误码的纠错解码器。

在这个实例中，用纠错RS码解码码元，它的码长n＝255，信息码位k＝251以及在GF(2⁸)上最小距离d＝5。可以容易地构造纠错解码器，它从另一种码生成校正子。

在这个实施例中，为了得到误码多项式的根，并行地处理接收的码元。在并行处理n信息码位时，需将Galois字段乘法器构造成这样，使它获得和传统解码器的Chien-搜索电路经n次移位所得结果一样的结果。

实施例6

在实施例5中，纠错解码器有同时搜寻两个码位的Chien-搜索电路，即在一半的处理时间内，为有8-位的一个码位搜寻误码位置。

在这个实施例中将描述另一种Chien-搜索电路，它为码同时搜寻8个码位，码的长度n＝15且4位为一个码位。图8表示按照实施例6的Chien-搜索电路。在图中，314_a和314_b是用来设置初始值的寄存器。315_a-315_h是用4位完成ExOR操作的ExOR门，并且316_a-316_h是并行输出端。321，322_a，322_b，323，324_a，324_b，325，326_a，326_b，327，328_a，328_b，329，330，331和332是4-位Galois字段乘法器。

Chien-搜索电路的操作和实施例5一样。同样，σ和“1”分别输入寄存器314_a和314_b，并且检查输出端316_a-316_h的每个输出是否是σ₀。通过按照图8所示构造电路能够同时得到8个码位的根，这样就可以用传统的Chien-搜索电路的八分之一的时间找到误码位置。

实施例7

下面将解释另一个实施例，其中纠错解码器通过乘以GF上先前和缩短码的被缩短了的码长度相对应的元素来转换校正子。

在这个实施例中，用缩短了的RS码来纠正两个错误，缩短码的码长度n＝36，信息码元k＝32以及最小距离d＝5。在这种情况下，解码器接收码，其中信息码位被分配作为码多项式w(x)的从第35次项至4次项的系数。校验码位被分配作为w(x)从第3次项到第0次项的系数。其它项的系数全部为零。预计接收的字有两个错误。

图9表示该实施例的纠错解码器的框图。如图9所示，校正子发生电路401包括四个校正子发生器，它和图12所示的校正子发生器一样。校正子发生器405生成校正子S₀，校正子发生器406生成校正子S₁，校正子发生器407生成校正子S₂以及校正子发生器408生成校正子S₃。

该实施例的特点在于Galois字段乘法电路402，并且其中Galois字段乘法器分别完成以下乘法。

409    ×α²¹⁹

410    ×α^219*2

411    ×α^219*3

误码位置多项式发生器403生成上述误码位置多项式的系数σ₀，σ₁。Chien-搜索电路被构造成和图14所示的传统Chien-搜索电路803一样。416表示输入端，417表示输出端。

现在解释操作。接收的码元的系数y₃₅…y。从接收的多项式的第35次项开始被连续地输入到输入端416。然后，系数被输入到校正子发生电路401来计算四个校正子S₀，S₁，S₂，S₃。

四个校正子输到Galois字段乘法电路401，按照下面被相乘：

校正子S₁    ×α²¹⁹

校正子S₂    ×α^219*2

校正子S₃    ×α^219*3这时没什么被S₀相乘。计算的结果是生成一个新的校正子，其中信息码位被分配给码多项式w(x)的较高次项的系数，即从第254项到第223项。校验码位被分配给w(x)的第222次到第219次的系数，以及其它项的系数全部为零。换言之，来自较低次项的系数被移位到来自较高次项的系数。以这种方法，可以从第35次项的系数起完成Chien-搜索。

在误码位置多项式发生器403中，从新的校正子计算误码位置多项式

σ(z)＝z²+σ₁z+σ₀的系σ₁，σ₀。

然后，在Chien-搜索电路404中完成Chien-搜索以得到误码位置多项式σ(z)的根。Chien-搜索电路被构造得和图14所示的传统的Chien-搜索电路803一样。Galois字段乘法器完成下列乘法

413  …  ×α^-1

414  …  ×α^-2

以下是一个Chien-搜索过程。σ₁和“1”分别作为初始值被输入到412_a和412_b。经一次移位后检查输出端417的输出是否是σ₀。当输出端417的输出是σ₀时，α²⁵⁴是误码位置多项式的根，这意味着接收的码位y₃₃中出现了错误。又经一次移位，检查输出端417的输出是否是σ₀。当输出端417的输出是σ₀时，α²⁵³是σ(z)的根，这意味着接收的码元y₃₄中出现错误。重复相同的操作以得到误码位置多项式σ(z)的两个根。

在这个实施例中，逐码位地解码每个码位。可以象构造生成校正子的解码器或构造完成Chien-搜索的解码器那样容易地来构造并解码多个码位的解码器。

在这个实施例中，已经描述了用于RS码的解码器，其码长n＝255，信息码位数k＝251，以及最小距离d＝5。还能容易地构造使用另一种循环码的解码器。

实施例8

在上面的实施例中，每个纠错解码器的电路独立地处理多个输入并且在每个电路中独立地并行得到n个根。

可以考虑组合这些实施例中的一些。例如，组合实施例3和实施例5，能够构造一个纠错解码器，它输入多个接收到的字，生成校正子并通过Chien-搜索而从校正子同时得到多个根。也就是说，如图9所示的解码器被构造成包括图5中所示校正子发生电路401中的校正子发生器405-408，并且Chien-搜索电路404被构造得如图7所示。

实施例9

在上面的实施例中，编码器和解码器独立地处理多个码的并行输出和输入。另外，具有高效处理时间的数据传输系统能被构造成组合编码器和解码器。换言之，实施例1的纠错编码器和实施例3的纠错解码器被组合成具有纠错码的数据传输系统。

实施例10

在实施例7中，纠错解码器包括用来在GF上乘以元素的特殊目的乘法器。即使没有特殊目的乘法器的传统的纠错解码器也能按以下方法很好地减少计算时间。图10(b)是个流程图，它表示按照本发明的计算过程，而图10(a)表示传统的过程。如图10(b)所示，由校正子发生电路生成的校正子，GF上码长间的差元素(它没必要计算)以缩短码的长度在第S₁步被作乘法。换言之，当码长度＝N和缩短的码长＝n，校正子S_i被Galois字段(GF)常量α^(N-n)i相乘时，例如，校正子S₁被α^N-n相乘以及校正子S₃被α^3(N-n)相乘这是乘GF常量的一个新的步骤。

下面将参考图10(b)描述按照传统的过程进行的操作。例如，最初得到8-位校正子，在第一步S₁校正子被用于缩短码的GF常量相乘。对四个校正子进行四次GF常量乘法，在第二步S₂计算误码位置多项式的系数。

从第S₃步到S₆步，按照本发明Chien-搜索计算过程本身和传统的Chien-搜索计算过程的第S₅₂到S₅₅步一样。但是，本发明的过程在第6步只需n次计算(n＝缩短码的码长度)，而传统的过程在第55步需N次计算。

正如所描述的，本发明的纠错编码器并行处理多个码元，这使得能够经更少次数的移位来获得所需的校验码元。

此外，按照本发明包括校正子发生电路的纠错解码器并行处理多个码位，这使得能够经更少次数的移位来获得所需的校验码元。

另外，按照本发明，包括Chien-搜索电路的纠错码器并行处理多个码位以便同时获得多个Chien-搜索结果，这减少了搜索时间。

此外，按照本发明，纠错解码器包括用来将系数移位到更高阶次的Galois字段乘法器。当从缩短码的码多项式的最高次项进行Chien-搜索时，解码器无需对缩短码移位计算，这减少了Chien-搜索的时间。

另外，本发明的纠错解码器并行输入多个码且同时完成多个Chien-搜索，这减少了解码时间。

另外，按照本发明，提供了为了经较少次移位而生成校验码的并行输入多个码位的纠错编码器，还提供了为经较少次移位而生成校正子的输入多个接收码字的纠错解码器，这样编码和解码的时间就被缩短了。

另外，按照本发明的纠错解码方法，生成的校正子被一个Galois字段常量相乘以分析误码位置，这即使在通用目的纠错解码系统中也缩短了处理时间。

另外，使用BCH码的纠错编码器包括用于并行输入的生成多项式逻辑电路，这缩短了校验位的计算时间。

另外，使用BCH码的纠错编码器包括用于生成多个校正子的电路，这缩短了校正子的计算时间。

对于本发明的优选实施例既然已进行了表示和描述，那么应当理解这里所用的文字是描述性文字而非限制，并且能够在不偏离本发明的真实范围和更广义方面的思想的情况下，在所附权利要求的范围内进行改动。

Claims (18)

1.用于解码信息码位的纠错解码器包括：

(A)多个有和校验码位数一样多的级的移位寄存器，用来经最少次移位生成校验码位；以及

(B)多个Galois字段加法器和Galois字段乘法器，用于形成校验-码位-发生-逻辑，这样就利用同时输入的多个码位和移位-寄存器的输出经最少次数的移位产生相同的校验码位，并且用来将校验码位发生逻辑的输出送到移位寄存器。

2.按照权利要求1的纠错编码器，其特征在于同时输入两个信息码位。

3.按照权利要求1的纠错编码器，其特征在于信息码位是1比特码位。

4.用于对码位来解码的纠错解码器包括：

包括多个Galois字段乘法器和包括多个Galois字段加法器的校正子发生器，用于经最少次数的移位用多个接收到的字来生成接收的字的校正子。

误码位置多项式发生器，用于利用校正子来计算误码位置多项式的系数；以及

Chien-搜索电路，利用校正子来分析误码位置。

5.按照权利要求4的纠错编码器，其特征在于同时输入两个信息码位。

6.按照权利要求4的纠错编码器，其特征在于码位包括BCH码。

7.用来解码码位的纠错解码器，包括；

用来生成接收的字的校正子的校正子发生器；

通过用校正子来计算误码位置多项式的系数的误码位置多项式发生器；以及

包括多个Galois字段乘法器和包括多个Galois字段加法器的Chien-搜索电路，通过用误码位置多项式的系数经最少次数的移位来同时分析多个误码位置。

8.按照权利要求7的纠错编码器，其特征在于，同时输出两个误码位置。

9.按照权利要求7的纠错编码器，其特征在于同时输出八个误码位置。

10.用来对码位解码的纠错解码器，包括；

(A)用来生成接收的字的校正子的多个校正子发生器；

(B)用于将Galois字段的需移位的元素乘以校正子的多个Galois字段乘法器，并且用于生成移位的校正子，这样较低阶次的系数全部为零。

(C)通过用移位的校正子来计算误码位置多项式的系数的误码位置多项式发生器；以及

(D)通过用误码位置多项式的系数来分析误码位置的Chien-搜索电路。

11.按照权利要求10的纠错编码器，其特征在于Chien-搜索电路同时分析多个误码位置。

12.按照权利要求10的纠错编码器，其特征在于校正子发生器经最少次数的移位生成校正子。

13.用于对码位解码的纠错解码器，包括；

(A)包括多个Galois字段乘法器，以及包括多个Galois字段加法器的校正子发生器，经最少次数的移位用多个接收到的码字来生成接收的字的校正子；

(B)通过用校正子来计算误码位置多项式的系数的误码位置多项式发生器，以及

(C)包括多个Galois字段乘法器和包括多个Galois字段加法器的Chien-搜索电路，通过用多个误码位置多项式经最少次数的移位同时来分析多个误码位置。

14.用于编码信息码位和解码信息码位的纠错系统包括：

(A)用于生成校验码位和用来生成码位的纠错编码器，其中纠错编码器有多个所包括级数和校验码位数相同的移位寄存器，用来经最少次数的移位生成校验码位，并且有多个Galois字段加法器和多个Galois字段乘法器用来形成校验码位发生逻辑，那么通过同时用多个信息码位和移位寄存器的输出，经最少次数的移位生成相同的校验码位；以及

(B)用于对码位解码的纠错解码器，其中纠错解码器有多个包括多个Galois字段乘法器和包括多个Galois字段加法器的校正子发生器，通过用多个接收到的码字经最少次移位生成接收的字的校正子，以及有一个Chien-搜索电路，通过用误码位置多项式的系数来分析误码位置。

15.按照权利要求14的纠错系统，其特征在于同时给出两个信息码位和两个分析得的误码位置。

16.用来对接收的字进行纠错的一种解码方法，并且用来对包括接收的字的码位解码，步骤包括；

(A)将进入被移位的校正子的接收到的字的校正子乘以Galois字段的需移位的系数，以使较低阶次的系数全部为零，这样移位的校正子就适合于缩短的码，

(B)通过用移位后的校正子来计算误码位置多项式的系数，

(C)通过用误码位置多项式的系数来对缩短码的长度分析误码位置，

17.用来对信息码位解码的纠错解码器包括：

包括多个加法器和乘法器的逻辑电路，同时地并行接收多个信息码位和并行地提供输出；以及

多个和逻辑电路相连接的移位寄存器，并行接收来自逻辑电路的输出和从这里提供多个校验码位；

其中移位寄存器数和校验码位数一样。

18.用来解码信息码位的方法，步骤包括：

并行接多个信息码位；

对信息码位完成逻辑操作以并行产生多个输出；以及

用多个移位寄存器从多个输出来生成多个校验码位。

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