JP2003032122A - 符号化装置 - Google Patents

Abstract

(57)【要約】 【課題】リードソロモン（Reed Solomon）符号を高速で
生成する符号化装置を提供する。 【解決手段】複数の情報シンボル入力端子１、２にそれ
ぞれ接続された複数のガロア体掛算回路８ａ、８ｂ、対
応するガロア体掛算回路８ａ−８ｂの出力を加算する複
数の第１ガロア体加算回路９ａ、複数のシフトレジスタ
１０、第１ガロア体加算回路９ａの出力と対応するシフ
トレジスタ１０の出力を加算する第２ガロア体加算回路
９ｂ、シフトレジスタ１０に接続された符号出力端子３
〜６および各ガロア体掛算回路８に符号生成行列係数を
入力する符号生成行列係数の生成手段７により構成され
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は符号化装置に関し、
特に情報シンボルを並列に与えることにより符号のチェ
ックシンボルを並列に生成し符号化速度を高速化する符
号化装置に関する。

【０００２】

【従来の技術】斯かる技術分野における従来技術は、例
えば特開平９−３３１２６２号公報の「リードソロモン
符号の符号化回路」および特開平１１−１３６１３６号
公報の「リードソロモン符号化装置及び方法」等に開示
されている。前者は、リードソロモン（Reed Solomon）
符号の符号化回路において、シンボル単位で演算を行う
ことにより演算量を低減し、効率のよい符号化回路を提
供する技術を開示する。また、後者は、２以上の任意ブ
ロック数の誤り訂正可能なリードソロモン符号の生成を
並列処理によって高速化する技術を開示する。

【０００３】図１８は、従来の符号生成回路を示す。こ
の符号生成回路は、交互且つ縦続接続されたシフトレジ
スタ２６０、２６２、２６４、２６６およびガロア体加
算（足し算）回路２６１、２６３、２６５、２６７、ガ
ロア体掛算回路２５５〜２５８、スイッチ２５９、２６
８、情報入力端子２６９および符号出力端子２７０によ
り構成される。この符号生成回路の動作を説明する。最
初に、シフトレジスタ２６０、２６２、２６４、２６６
をリセットし、スイッチ２５９をＳ１側に倒しておく。
次に、情報シンボルｉ₁₀よりクロックに同期して入力す
る。ｉ₀まで入力を終わると、シフトレジスタ２６０、
２６２、２６４、２６６には、チェックシンボルが得ら
れている。情報シンボルに続いてチェックシンボルを出
力させるため、スイッチ２５９をＳ２側へ、スイッチ２
６８をＳ３側へ倒してクロックを4回加えると、シフト
レジスタ２６０、２６２、２６４、２６６内のチェック
シンボルが出力され、符号が完成して符号出力端子２７
０から出力される。

【０００４】

【発明が解決しようとする課題】しかし、上述の如く従
来技術は、次の如き課題を有する。第１に、従来の符号
生成は、符号生成回路に情報シンボルを1シンボルずつ
加える必要があった。その理由は、符号のチェックシン
ボルは情報シンボルを符号生成多項式で除算した剰余で
ある。従来の多項式除算回路は、情報シンボルを1シン
ボルずつ加える必要がある。第２に、符号のチェックシ
ンボルを並列に求める場合には、符号生成回路の係数を
求めるために複雑な代数演算を必要とした。

【０００５】

【発明の目的】本発明は従来技術の上述した課題に鑑み
なされたものであり、符号化速度を高速にすることが可
能なリードソロモン符号を得る符号化装置を提供するこ
とを目的とする。

【０００６】

【課題を解決するための手段】本発明の符号化装置は、
それぞれ複数のガロア体掛算回路、シフトレジスタおよ
びガロア体加算回路を有し、ガロア体加算回路でシフト
レジスタおよびガロア掛算回路の出力を加算してシフト
レジスタに入力することによりリードソロモン符号を出
力する装置であって、ガロア体掛算回路を複数個並列に
設け、それぞれ複数の情報シンボル入力端子に接続し、
符号生成行列係数を複数行同時に与える。

【０００７】また、本発明による符号化装置の好適実施
形態によると、情報シンボル入力端子の情報シンボル
は、複数のガロア体掛算回路の一方の入力端に入力さ
れ、他方の入力端には符号生成行列係数の生成手段の出
力が入力される。複数のガロア体加算回路は、複数の情
報シンボル入力端子に接続されたガロア体回路の出力を
加算する第１ガロア体加算回路と、この第１ガロア体加
算回路の加算出力およびシフトレジスタに入力する第２
ガロア体加算回路とにより構成される。符号生成行列係
数の生成手段は、それぞれ複数のシフトレジスタ、ガロ
ア体掛算回路およびガロア体加算回路により構成され
る。符号生成行列係数の生成手段は、ＲＯＭ（読み出し
専用メモリ）により構成される。情報シンボル入力数に
対応する個数の情報シンボル入力端子を備え、それぞれ
対応する個数のガロア体掛算回路に入力する完全並列構
成とする。

【０００８】

【発明の実施の形態】次に、本発明による符号化装置の
好適実施形態の構成および動作を、添付図面を参照して
詳細に説明する。

【０００９】先ず、図１は、本発明による符号化装置の
好適実施形態の構成を示すブロック図である。図1の符
号化装置は、２シンボル誤り訂正リードソロモン符号を
生成する回路である。この符号化装置は、情報シンボル
を２シンボル並列に入力し、４シンボルのパリティシン
ボルを生成する。この符号化装置は、情報シンボル入力
端子１、２、パリティシンボル出力端子３〜６、符号生
成行列係数生成手段７、複数のガロア体掛算回路（以
下、単に掛算回路という）８、複数のガロア体加算回路
（以下、単に加算回路という）９および複数のシフトレ
ジスタ１０により構成される。尚、掛算回路８は、情報
シンボル入力端子１に接続された複数の掛算回路８ａ
と、情報シンボル入力端子２に接続された複数の掛算回
路８ｂとにより構成される。また、加算回路９は、対応
する掛算回路８ａおよび８ｂの出力を加算する複数の第
１加算回路９ａと、加算回路９ａの出力およびシフトレ
ジスタ１０の出力を加算する複数の第２加算回路９ｂと
により構成される。しかし、これら掛算回路８ａ、８ｂ
を総称して掛算回路８という。また、加算回路９ａ、９
ｂを総称して加算回路９という。

【００１０】図１に示す本発明による符号化装置の動作
を説明の前に、先ず理論的背景を説明する。符号は、符
号語(同一の符号設計条件に含まれる符号集合の要素)同
士のハミング最小距離を符号設計時に設定することがで
き、この性質を利用して誤り訂正する方法を最小距離復
号(又は限界距離復号)という。符号は、情報部分と符号
語同士の最小ハミング距離を確保する目的で付加された
部分とから構成される。符号を構成する最小単位はシン
ボルと呼ばれ、情報部分を情報シンボル、誤り訂正のた
めに付加した部分をパリティシンボルと呼ぶ。また、符
号にはバイナリデータのそのものが符号シンボルとなる
２元符号(シンボルを「１」および「０」の２つの元か
らなる集合で表記できる符号)およびシンボル自体が複
数の値を持つ多元符号(例えばシンボルが１６種類の元
からなる符号)に分けることができる。一般的なハミン
グ符号やＢＣＨ符号（Bose-Chaudhuri-Hocquenghem Cod
e）等は２元符号であり、リードソロモン符号は多元符
号として有名な符号である。

【００１１】今シンボル数がｎの情報シンボルｉを考え
る。ｉをベクトル表記すると、下記の（１）式で表され
る。

【数１】 この（１）式を多項式表記で示すと、下記の（２）式で
表される。

【数２】

【００１２】一方、パリティシンボルは、符号生成多項
式をｇ(x）としたとき、ｉ(x）をｇ(x）により除算した
余り(剰余多項式)として得られる。ｇ(x)の次数は、符
号の種類と符号の誤り訂正能力により決定される。ここ
で、ｇ(x)の次数をｍ次とすると、ｇ(x)は下記の（３）
式で表される。

【数３】 ｉ(x)のｇ(x)による剰余多項式の次数は（ｍ−１）次で
ある。ｇ(x)は、通常最高次数の係数を１とするmonicな
形式が用いられる。符号は、組織符号と呼ばれる情報シ
ンボルとパリティシンボルが分離した構成をとるのが一
般的である。組織符号の形式で符号を生成するために
は、ｉ(x)にｘ^mを乗じた上でｇ(x)による除算を行う。

【００１３】ある多項式Ａ(x)をＢ(x)により除算した剰
余多項式を求める関数を、下記の

【数４】 と定義し、組織符号化された符号ｃ(x)は下記の（５）
式で表すことができる

【数５】 一方、パリティは下記の（６）式で表される。

【数６】

【００１４】次に、符号ｃの生成を行列形式で示す。ｎ
シンボルの情報シンボルｉより、ｍシンボルのパリティ
シンボルｐを求めるために、ｎ×ｍ行列Ｇを考える。す
ると、ｐは、下記の（７）式で表される。

【数７】 但し

【数８】 ここで、ベクトルｉとｐを連接して符号ベクトルｃが得
られる。ここで、Ｇ^TはＧの転置を示す。

【数９】 パリティは下記の（１０）式で表される。

【数１０】 行列形式により、符号の生成を示すことができたが、こ
の行列Ｇを符号生成行列と呼ぶ。(符号生成行列は、こ
こで示したＧと共にＩを単位行列とすると、Ｇ’＝
［Ｉ，Ｇ］として表記されることもある。この場合、ｃ
＝ｉＧ’^Tとして符号が得られる)。

【００１５】符号生成行列Ｇについて、要素の確認を行
う。先ず、Ｇを部分ベクトル化すると、下記の（１１）
式で表される。

【数１１】 ｙ_n-１からｙ₀はそれぞれ列ベクトルである。 パリティ
Ｐは、上述の（７）式より、下記の（１２）式で表され
る。

【数１２】

【００１６】一方、パリティは、上述の（６）式に示す
如く、ｉ(ｘ)ｘ^ｍのｇ(x)による剰余で与えられるの
で、情報シンボルのうちｊ番目のシンボルのみが「１」
であったとすると、パリティは上述した（７）式より下
記の（１３）式であることは明らかである。

【数１３】

【００１７】一方、上述した（６）式より、下記の（１
４）式も明らかである。

【数１４】 ここでCoeff（ｈ(x)）を、多項式ｈ(x)の係数をベクト
ル化する関数として定義すると、下記の（１５）式が成
立する。

【数１５】 但し、

【数１６】 符号生成行列Ｇは、下記の（１７）式で表すことができ
る。

【数１７】

【００１８】符号生成行列の求め方が分かったので、符
号生成行列を生成する回路が分かれば、上述した（７）
式より符号を得ることが可能である。符号生成行列は、
上述した（１４）式に示す如くＲｅｍ（ｘ^ｊ＋ｍ，ｇ
(x)），ｊ＝０，…，ｎ−１を求めることにより得るこ
とができる。多項式の除算を行い剰余を求める回路は、
符号の生成が多項式の除算による剰余を求める演算であ
ることから、通常の符号生成回路でも使用される回路で
もある。通常符号生成を行う回路を使用すれば符号生成
行列の要素を求めることができる。

【００１９】次に、図２は、通常符号生成に使用する多
項式除算回路のブロック図を示す。図２の多項式除算回
路は、複数のシフトレジスタ１７、１９、２１、２３、
２５、加算回路１８、２０、２２、２４、２６、掛算回
路１２〜１６および端子１１により構成される。シフト
レジスタ１７〜２５の初期値は、「０」とする。掛算回
路１２は、符号生成多項式係数ｇ₀を掛算する。掛算回
路１３は、符号生成多項式係数ｇ₁を掛算する。掛算回
路１４は、符号生成多項式係数ｇ₂を掛算する。掛算回
路１５は、符号生成多項式係数ｇ_ｍ-2を掛算する。掛算
回路１６は、符号生成多項式係数ｇ_ｍ−1を掛算する。

【００２０】ここで、シフトレジスタ１７〜２５が初期
状態のとき、端子１１から情報シンボルをｉ_n-1より順
次クロックに同期して入力してゆき、最後の情報シンボ
ルｉ₀を入力し終えたとき、シフトレジスタ１７にパリ
ティシンボルｐ₀が、シフトレジスタ１９にパリティシ
ンボルｐ₁が、シフトレジスタ２１にパリティシンボル
_ｐｍ-3が、シフトレジスタ２３にパリティシンボルｐ
_ｍ-2が、またシフトレジスタ２５にパリティシンボルｐ
_ｍ-1が保存されている。

【００２１】次に、図３は、図２に示す除算回路のシフ
トレジスタ部分を抜き出した回路である。図３には、シ
フトレジスタ３２、３４、３６、３８、４０、加算回路
３３、３５、３７、３９および掛算回路２７〜３１を示
す。初期状態において、シフトレジスタ４０を「１」と
し、それ以外のシフトレジスタ３２、３４、３６、３８
を「０」とする。掛算回路２７は符号生成多項式係数ｇ
₀を掛算する。掛算回路２８は、符号生成多項式係数ｇ₁
を掛算する。掛算回路２９は、符号生成多項式係数ｇ₂
を掛算する。掛算回路３０は、符号生成多項式係数ｇ
_ｍ-2を掛算する。また、掛算回路３１は、符号生成多項
式係数ｇ_ｍ-1を掛算する。シフトレジスタ４０に「１」
をセットしておき、１クロックを加えると、シフトレジ
スタ４０を（ｍ−１）次としシフトレジスタ３２を０次
とすると、それぞれのシフトレジスタにはｘ^ｍのｇ(ｘ)
による剰余多項式係数Coeff（Rem（ｘ^ｍ,ｇ(ｘ)）が保
存されている。

【００２２】更に、クロックを加えることにより、Coef
f（Rem（ｘ^1+m、ｇ(x)）より順次符号生成行列係数を求
めることができる。最後に、Coeff(Rem(ｘ^n+m，ｇ(x))
が得られたところで演算を中止する。この回路では、符
号生成行列係数は、情報シンボルの最高次の係数に対す
る係数が一番最後に得られることになる。一方、符号生
成の過程を考えると、情報シンボルは高次の項より入力
されるので、符号生成行列係数が低次より出力される図
３の回路では、情報シンボル入力順と符号生成行列係数
の順番が一致せず、このままでは符号生成に用いること
ができない。

【００２３】シフトレジスタの信号の流れを逆転させる
方法があれば、上述した（１４）式の関係を使用して、
符号生成行列（１６）式を得ることができる。シフトレ
ジスタに、図３の回路で求めた最後のシフトレジスタの
値を考え、この状態からシフトレジスタの値を、クロッ
クを加える１つ前の状態に戻すことを考える。

【００２４】図３における最後のシフトレジスタ３２の
値は、クロックを１つ加える前のシフトレジスタ４０の
値に、掛算回路２７によってｇ₀を掛けた値である。従
って、シフトレジスタ４０の値を、クロックを１つ加え
る前の状態に戻すには、シフトレジスタ３２の値をｇ₀
で割ることにより求めることができる。シフトレジスタ
３４の値は、シフトレジスタ３２の値にシフトレジスタ
４０の値にｇ₁を掛けた値を加算した値である。従っ
て、シフトレジスタ３２の値を、クロックを１つ加える
前の状態に戻すには、シフトレジスタ３４の値からシフ
トレジスタ４０に設定した値にｇ₁を掛けた値を引き算
することにより求めることができる。同様に、全てのシ
フトレジスタの値を、クロックを１つ加える前の状態に
戻すことができる。

【００２５】図４は、以上の操作を実行する回路図であ
る。図４は、シフトレジスタ４６、４８、５０、５２、
５４、加算回路４７、４９、５１、５３および掛算回路
４１〜４５により構成される。尚、符号に用いる元は、
加算（足し算）と減算（引き算）の結果は同じ値となる
ため、減算回路は加算回路で置換している。

【００２６】次に、図５は、図４の掛算係数を変換して
いる。図４の掛算回路４１を除く全ての掛算回路係数を
ｇ₀で割り算し、掛算回路４１を省略した回路が図５で
ある。図５の掛算回路５９は、元々掛算回路係数が
「１」であるので、係数１／ｇ₀としている。図３の回
路を動作させたときの、最後の状態の各シフトレジスタ
の値を使用して、図５の回路にクロックを加えることに
より各シフトレジスタの値の逆戻りが可能となった。こ
れで情報シンボルの入力順に合わせて、符号生成行列の
係数を生成することが可能になった。図３の回路に対
し、クロックを２回加える前の状態に戻すことを考え
る。このとき同時にクロックを１回加える前の状態も求
めることとする。

【００２７】次に、図６の回路は、シフトレジスタ６９
〜７３、加算回路７５、７７、７９、８１、８４、８
６、８８、９０、掛算回路７４、７６、７８、８０、８
２、８３、８５、８７、８９、９１および出力端子９２
〜１０１により構成される。シフトレジスタにクロック
を１回加えるのみで、出力端子９２〜９６からはクロッ
クを１回加えたときの出力が得られる。また、出力端子
９７〜１０１からはクロックを２回加えたときの出力を
得ることができる。更に、高速化が必要な場合には、回
路の段数を増加すればよい。符号生成行列係数を複数行
同時に得ることができ、符号生成を高速化できる。

【００２８】次に、リードソロモン符号を簡単に説明す
る。上述した如く、リードソロモン符号は多元符号であ
る。リードソロモン符号のシンボルには、代数拡大体に
より表現された多元体を使用する。ハミング符号等の符
号シンボルには、元が「１」と「０」の2元体が使用さ
れ、2元体をＧＦ(２）と表記する。ＧＦは、Galois Fie
ld(ガロア体又は有元体)を示す記号で、ガロア体は四則
演算可能な有限個の要素からなる集合のことである。Ｇ
Ｆ(２）の演算は、論理回路により簡単に行うことがで
きるが、多元体の場合には、論理回路による演算が簡単
に行なえるようＧＦ(２）の代数拡大体が使用される。

【００２９】以下、ＧＦ(２）の代数拡大体について簡
単に説明する。ＧＦ(２)上の係数（「１」か「０」)を
有するｋ次の多項式ａ(x)を考える。即ち、

【数１８】 多項式は、因数分解可能な場合とそれ以上因数分解でき
ない場合とに分けることができ、因数分解可能な多項式
を可約な多項式と呼び、因数分解ができない多項式を既
約多項式と呼ぶ。ａ(x)をＧＦ(２)上で既約な多項式と
し、他にＧＦ(２)上の多項式ｂ(x)を考え、ｂ(x)のａ
(x)による剰余多項式をｒ(x)とする。

【数１９】

【００３０】また、mod ａ(x)によりｒ(x)とｂ(x)が合
同であるとも表現できるので

【数２０】 という記述もよく用いられる。ｒ(x)の次数はk-1次であ
ることは明確で、ＧＦ(２)上の多項式であり、ｒ(x)の
係数ｒ_k-1、…、ｒ₂、ｒ₁、ｒ₀の組み合わせは全部で２
^k−１種類であることも明らかである。この剰余多項式
ｒ(x)の集合に「０」を加えたものが、ＧＦ(２)上の既
約多項式ａ(x)を体生成多項式とするＧＦ(２)の代数拡
大体ＧＦ（２^ｋ）と呼ばれる。ｒ(x)は通常の多項式と
異なり集合(体)の要素であるため、混乱を招かないよう
にａ(x)の根の１つをαとして、αをｂ(x)に代入しｂ
(α)としても剰余多項式を求めるのと同様であるので、
このようにして求められたｂ(α)は、０とα⁰からα
^２ｋ−２まで全部で２^ｋの要素が得られる。尚、この集
合においてα^2k−１は、α⁰と等しく、要素の種類は有
限個であり四則演算可能である。 一般に代数拡大体は
ｐの表記が用いられ、以下αの表記法により説明を行
う。

【００３１】誤り訂正符号の誤りを訂正する仕組みを説
明する。符号語同士のハミング距離をｄとしたとき、符
号語同士のハミング距離を最低２ｔ＋１とすると、ｔシ
ンボル以下の符号の誤り全て訂正することである。ハミ
ング符号やリードソロモン符号が属するＢＣＨ符号系の
符号では、符号語間のハミング距離を２ｔ＋１とするた
めには、連続する２ｔ個の根を有する符号生成多項式に
より符号が生成できることが知られている。二元符号の
場合には、独立な多項式以外相殺されｔ個の根を有する
符号生成多項式となる。

【００３２】以下、２シンボルの誤り訂正可能なリード
ソロモン符号を例に説明する。符号は、１シンボル４ビ
ットで構成されるＧＦ(２⁴)の元を例に説明する。先
ず、ＧＦ(２)上で次の規約多項式として、下記の(２１)
式を選択する。

【数２１】 符号を２シンボル誤り訂正リードソロモン符号とするた
め、符号生成多項式は、上述した（２１）式で得られる
連続する４個の元を根とする下記の多項式で表される。

【数２２】 符号生成行列Ｇは、上述した（１６）式より

【数２３】 （１４）式により、各ベクトル要素ｙ₀からｙ₁₀を下記
の（２４）式〜（３４）式で求める。

【数２４】

【数２５】

【数２６】

【数２７】

【数２８】

【数２９】

【数３０】

【数３１】

【数３２】

【数３３】

【数３４】

【００３３】従って、符号生成行列Ｇは、（２６）式に
（２７）式から（３４）式を代入して、下記の（３５）
式から得ることができる。

【数３５】

【００３４】次に、（３５）式に示す符号生成行列係数
を生成する回路実施例について説明する。図７は、上述
した（２５）式を符号生成多項式とする従来の符号生成
回路である。この回路は、シフトレジスタ１５４、１５
６、１５８、１６０、加算回路１５５、１５７，１５
９、１６１、掛算回路１５０〜１５３および端子１６２
により構成される。端子１６２からの入力の上述した
（２５）式による剰余を求める。剰余は、多項式係数の
形式で、シフトレジスタ１５４、１５６、１５８、１６
０に得ることができる。図７のシフトレジスタ１５４〜
１６０をリセットしておき、クロックに同期して端子１
６２よりデータ［１，０，０，０，０，０，０，０，
０，０，０］を加えてゆくと、シフトレジスタ１５４〜
１６０には、[α¹⁰，α³，α⁶，α¹³]、[α⁸，α⁸，
α⁷，α]、[α¹¹，α²，α¹¹，α]、[α¹¹，α¹³，
α¹³，α¹⁰]、[α⁵，α⁴，α¹²，α³]、[α¹³，α⁹，α
¹⁴，α¹³]、[α⁸，α¹²，α¹⁴，α¹⁰]、[α⁵，α³，α
¹³，α⁶]、[α，α⁶，α¹⁰，α¹¹]、[α⁶，α⁷，α³，
α¹³]、[α⁸，α¹¹，α³，α⁵]と上述した（３５）式の
符号生成行列係数を順次得ることができる。しかし、図
７の回路では、符号生成行列係数が必要とする順番と逆
の順番で得られるため、図４に示した方法で符号生成行
列係数を必要とする順に得られるよう回路を変更する。
そのための回路を図８に示す。

【００３５】図８の回路は、シフトレジスタ１６７、１
６９、１７１、１７３、加算回路１６８、１７０、１７
２および掛算回路１６３〜１６６により構成される。掛
算回路１６３の結果により掛算回路１６４、１６５、１
６６が動作する必要があるため、回路の高速化を考慮し
て図9のように変更する。

【００３６】次に、図９の回路は、シフトレジスタ１７
８、１８０、１８２、１８４、加算回路１７９、１８
１、１８３および掛算回路１７４〜１７７により構成さ
れる。図９の回路において、シフトレジスタ１７８〜１
８４を［１，０，０，０］にセットしておき、クロック
を加えると、シフトレジスタ１７８〜１８４には[α⁸，
α¹¹，α³，α⁵]、[α⁶，α⁷，α³，α¹³]、[α，α⁶，
α¹⁰，α¹¹]、[α⁵，α³，α¹³，α⁶]、[α⁸，α¹²，α
¹⁴，α¹⁰]、[α¹³，α⁹，α¹⁴，α¹³]、[α⁵，α⁴，α
¹²，α³]、[α¹¹，α¹³，α¹³，α¹⁰]、[α¹¹，α²，α
¹¹，α]、[α⁸，α⁸，α⁷，α]、[α¹⁰，α³，α⁶，α
¹³]と符号生成行列係数が図7の場合と逆の順番で得るこ
とができる。図9の回路では、符号生成行列係数はクロ
ックを加える毎に１行ずつ得られるが、図6に示した方
法により２行に渡る係数を同時に得ることができ符号生
成の高速化を図ることができる。

【００３７】次に、図１０は、１クロック毎に符号生成
行列係数を２行分得ることのできる回路を示す。この回
路は、シフトレジスタ１８５〜１８８、掛算回路１８９
〜１９２、１９６〜１９９、加算回路１９３〜１９５、
２００〜２０２および端子２０３〜２１０により構成さ
れる。最初に、シフトレジスタ１８５〜１８８を［１，
０，０，０］にセットすると、端子２０３〜２０６から
［α⁸，α¹¹，α³，α ⁵］が、端子２０７〜２１０から
［α⁶，α⁷，α³，α¹³］が得られる。この回路にクロ
ックを加えると、端子２０３〜２０６から［α、α⁶、
α¹⁰、α¹¹］が、また端子２０７〜２１０から［α⁵，
α³，α¹³，α⁶］が得られる。同様に、クロックを加え
ると［α⁸，α¹²，α¹⁴，α¹⁰］と［α¹³，α⁹，α¹⁴，
α¹³］が、クロックを加えると［α⁵，α⁴，α¹²，
α³］と［α¹¹，α¹³，α¹³，α¹⁰］が、更にクロック
を加えると［α¹¹，α²，α¹¹，α］と［α⁸，α⁸，
α⁷，α］が、最後のクロックを加えると［α¹⁰，α³，
α⁶，α¹³］と［０，０，０，１］が得られる。この回
路では、図９の回路と比較して半分のクロックを加える
だけで符号生成行列係数を得ることができる。

【００３８】次に、図1の回路と図１０に示した回路を
組み合わせることにより、符号生成の過程を説明する。
図１１は、図1および図10を組み合わせた回路図であ
る。この回路は、シフトレジスタ２３０、２３２、２３
４、２３６〜２４０、加算回路２１８、２２１、２２
４、２２７、２２９、２３１、２３３、２３５、２４５
〜２４７、２５２〜２５４、掛算回路２１７、２１９、
２２０、２２２、２２３、２２５、２２６、２２８、２
４１〜２４４、２４８〜２５１、入力端子２１１、２１
２および出力端子２１３〜２１６により構成される。入
力端子２１１、２１２に入力信号が入力される。符号の
チェックシンボルは、出力端子２１３〜２１６から得ら
れる。

【００３９】次に、図１２は、図１１に示す回路への符
号の入力方法を示す。情報シンボルは、ｉ₀〜ｉ₁₀の１
１シンボルからなり、ｉ₀より順番に入力される。図１
１の回路に情報シンボルを入力するときは、これら入力
シンボルｉ₀〜ｉ₁₀を１シンボルおきに２分割して入力
端子２１１および２１２に入力する。即ち、入力端子２
１１には、入力シンボル０、ｉ₁、ｉ₃、ｉ₅、ｉ₇および
ｉ₉を入力する。一方、入力端子２１２には、ｉ₀、
ｉ₂、ｉ₄、ｉ₆、ｉ₈およびｉ₁₀を入力する。尚、図１１
の回路では、シフトレジスタ２３０、２３２、２３４、
２３６〜２３９はゼロ（「０」）にリセットしておき、
シフトレジスタ２４０のみ「１」にセットする。そし
て、クロックに同期して情報シンボルを入力し、情報シ
ンボルを入力し終わったところでチェックシンボルが得
られる。尚、符号理論に関する詳細は、上述した例えば
『符号理論』(今井 秀樹著、1990、電子情報通信学会)
等を参考されたい。

【００４０】次に、本発明の他の実施形態又は変形例を
説明する。先ず、図１１の回路を使用して短縮符号の生
成方法を示す。短縮符号の場合には、情報シンボルは、
図１３に示す如く、必要なシンボルの見送り残りを
「０」として、実際は送信しないものである。この例で
は、必要なシンボル数をｉ₀〜ｉ₇の８シンボルとする。
符号生成の方法は、図１１と同じであるが、シフトレジ
スタ２３７〜２４０を［α ¹¹，α¹⁰，α⁶,α］にセット
しておく。

【００４１】次に、４重並列回路について説明する。図
１１の回路は、情報シンボルｉ0〜ｉ10を２シンボルづ
つ並列に入力していた。しかし、符号化の速度を更に向
上させる必要がある場合には、情報シンボルの並列入力
数を更に増加させることにより符号化速度の向上が可能
である。図１４は、情報シンボルを４シンボル並列に処
理するための符号生成行列係数を４行ずつ出力する回路
である。この回路は、シフトレジスタ２７１〜２７４、
加算回路２７９〜２８１、２８６〜２８８、２９３〜２
９５、３００〜３０２、掛算回路２７５〜２７８、２８
２〜２８５、２８９〜２９２、２９６〜２９９および端
子３０３〜３１８により構成される。回路の初期状態で
は、短縮符号を使用しない場合には、シフトレジスタ２
７１〜２７４を［１，０，０，０］とする。

【００４２】次に、図１５は、上述した図１４の回路と
共に動作する回路である。この回路は、端子３１９〜３
４２、シフトレジスタ３６４、３６６、３６８、３７
０、加算回路３６３、３６５、３６７、３６９、３４
５、３５０、３５５、３６０および掛算回路３４３、３
４４、３４６〜３４９、３５１〜３５４、３５６〜３５
９、３６１、３６２により構成される。尚、図１５中に
は、端子３２３、３２４、３２６〜３２９、３３１〜３
３４、３３６〜３３９、３４１、３４２と図１４中の端
子３０３〜３１８の接続関係も図示している。図１５の
回路は、図１４の符号生成行列係数を受けながら、入力
端子３１９〜３２２から4並列で入力される情報シンボ
ルからチェックシンボルを計算する回路である。チェッ
クシンボルは、それぞれシフトレジスタ３６４、３６
６、３６８および３７０に接続されている端子３２５、
３３０、３３５および３４０より得られる。

【００４３】次に、図１６は、本発明による完全並列回
路の例である。図１６は、１１個の入力端子３７１〜３
８１、掛算回路３８６〜３９１、３９３〜４０３、４０
５〜４１５、４１７〜４２７、４２９〜４３３、４個の
加算回路３９２、４０４、４１６、４２８およびこれら
加算回路に接続された出力端子３８２〜３８５により構
成される。図１６は、情報シンボルを全て並列に入力す
る場合を示している。符号生成行列係数を直接回路に与
えているので、最も高速な符号生成が可能である。

【００４４】次に、図１７は、ＲＯＭ（読み出し専用メ
モリ）による符号生成行列係数の生成例を示す。この回
路は、２個の入力端子４３４、４３５、掛算回路４４
０、４４２、４４３、４４５、４４６、４４８、４４
９、４５１、加算回路４４１、４４４、４４７、４５
０、４５２、４５４、４５６、４５８、４個のシフトレ
ジスタ４５３、３５５、４５７、４５９、これらのシフ
トレジスタに接続された出力端子４３６〜４３９および
アドレス端子４６１を有するＲＯＭ４６０により構成さ
れる。入力端子４３４、４３５は、上述した掛算回路に
交互に接続されている。また、ＲＯＭ４６０の出力は、
上述した各掛算回路４４０〜４５１に入力される。図１
７は、図１１に示した回路の符号生成行列係数を生成す
る回路（図１１中に下半分）を、ＲＯＭ４６０に置換し
た回路である。このＲＯＭ４６０には、符号生成行列係
数が書き込まれている。情報シンボルは、２シンボル並
列に端子４３４、４３５より入力する。情報シンボル入
力に合わせて、ＲＯＭ４６０のアドレス端子４６１から
入力するＲＯＭアドレスを変化させ、符号生成行列係数
を回路に入力する。

【００４５】以上、本発明による符号化装置および符号
化方法の好適実施形態の構成および動作を詳述した。し
かし、斯かる実施形態は、本発明の単なる例示に過ぎ
ず、何ら本発明を限定するものではない。本発明の要旨
を逸脱することなく、特定用途に応じて種々の変形変更
が可能であること、当業者には容易に理解できよう。

【００４６】

【発明の効果】以上の説明から理解される如く、本発明
の符号化装置によると、次の如き実用上の顕著な効果が
得られる。第１に、符号化速度が向上する。その理由
は、情報シンボルを並列に入力し、符号チェックシンボ
ルを並列に得ることができるからである。符号化速度
は、並列の数に比例して高速化可能である。

【００４７】第２に、符号を並列に生成するための符号
生成多項式の変換が簡単である。その理由は、従来の符
号生成回路に簡単な変更を加えるのみで、符号生成行列
の係数を得ることができ、複雑な代数演算が不要である
からである。従って、代数に関して深い知識を有してい
なくても回路を構成することが可能である。

【図面の簡単な説明】

【図１】本発明による符号化装置の好適実施形態の構成
を示すブロック図である。

【図２】多項式により割り算を行い剰余(符号チェック
シンボル)を求める回路図である。

【図３】符号生成行列係数を求める回路図である。

【図４】符号生成行列係数を求める順番を図３と逆にし
た回路図である。

【図５】図４の回路の掛算の段数を減らすために掛算係
数をまとめた回路図である。

【図６】図５の回路を２段並列にした回路図である。

【図７】ＧＦのリードソロモン符号生成行列係数を求め
る回路図である。

【図８】ＧＦのリードソロモン符号生成行列係数を逆順
に求める回路図である。

【図９】図８回路の掛算の段数を減らすために掛算係数
をまとめた回路図である。

【図１０】図９の回路を２段並列にした回路図である。

【図１１】情報シンボルを２シンボル並列に入力して、
ＧＦのリードソロモン符号を生成する回路図である。

【図１２】図１１の回路に情報シンボルを入力する方法
を示す図である。

【図１３】短縮符号を求めるときの情報シンボルの入力
方法を示す図である。

【図１４】符号生成行列係数を４行同時に求める回路の
回路図である。

【図１５】図１５の回路からの符号生成行列係数によ
り、情報シンボルを４シンボル並列に入力してＧＦのリ
ードソロモン符号の生成回路の回路図である。

【図１６】情報シンボルを全て同時に入力してＧＦのリ
ードソロモン符号チェックシンボルを求める回路図であ
る。

【図１７】ＲＯＭにより符号生成行列係数を求め、符号
生成を行なう回路図である。

【図１８】従来の符号生成回路の構成を示すブロック図
である。

【符号の説明】

１、２ 情報シンボル入力端子 ３〜６ 符号（パリティシンボル）出力端子 ７ 符号生成行列係数の生成手段 ８ （ガロア体）掛算回路 ９ａ 第１（ガロア体）加算回路 ９ｂ 第２（ガロア体）加算回路 １０ シフトレジスタ ４６０ ＲＯＭ ４６１ ＲＯＭアドレス入力端子

Claims (6)

【特許請求の範囲】
1. 【請求項１】それぞれ複数のガロア体掛算回路、シフト
   レジスタおよびガロア体加算回路を有し、該ガロア体加
   算回路で前記シフトレジスタおよび前記ガロア体掛算回
   路の出力を加算して前記シフトレジスタに入力すること
   によりリードソロモン符号を出力する符号化装置におい
   て、 前記ガロア体掛算回路を複数個並列に設け、それぞれ複
   数の情報シンボル入力端子に接続し、符号生成行列係数
   を複数行同時に与えることを特徴とする符号化装置。
2. 【請求項２】前記情報シンボル入力端子の情報シンボル
   は、前記複数のガロア体掛算回路の一方の入力端に入力
   され、他方の入力端には符号生成行列係数の生成手段の
   出力が入力されることを特徴とする請求項1に記載の符
   号化装置。
3. 【請求項３】前記複数のガロア体加算回路は、前記複数
   の情報シンボル入力端子に接続された前記ガロア体掛算
   回路の出力を加算する第１ガロア体加算回路と、該第１
   ガロア体加算回路の加算出力および前記シフトレジスタ
   の出力を加算して前記シフトレジスタに入力する第２ガ
   ロア体加算回路とにより構成されることを特徴とする請
   求項１又は２に記載の符号化装置。
4. 【請求項４】前記符号生成行列係数の生成手段は、それ
   ぞれ複数のシフトレジスタ、ガロア体掛算回路およびガ
   ロア体加算回路により構成されることを特徴とする請求
   項１、２又は３に記載の符号化装置。
5. 【請求項５】前記符号生成行列係数の生成手段は、ＲＯ
   Ｍ（読み出し専用メモリ）により構成されることを特徴
   とする請求項２、３又は４に記載の符号化装置。
6. 【請求項６】前記情報シンボル入力数に対応する個数の
   情報シンボル入力端子を備え、それぞれ対応する個数の
   ガロア体掛算回路に入力する完全並列構成とすることを
   特徴とする請求項１に記載の符号化装置。