CN1154238C - 交织地址生成装置及交织地址生成方法 - Google Patents

交织地址生成装置及交织地址生成方法 Download PDF

Info

Publication number
CN1154238C
CN1154238C CNB008021899A CN00802189A CN1154238C CN 1154238 C CN1154238 C CN 1154238C CN B008021899 A CNB008021899 A CN B008021899A CN 00802189 A CN00802189 A CN 00802189A CN 1154238 C CN1154238 C CN 1154238C
Authority
CN
China
Prior art keywords
row
address
output
memory
value
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB008021899A
Other languages
English (en)
Other versions
CN1327634A (zh
Inventor
池田彻哉
太朗
山中隆太朗
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN1327634A publication Critical patent/CN1327634A/zh
Application granted granted Critical
Publication of CN1154238C publication Critical patent/CN1154238C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H03M13/2771—Internal interleaver for turbo codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H03M13/2703—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques the interleaver involving at least two directions
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H03M13/2703—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques the interleaver involving at least two directions
    • H03M13/271—Row-column interleaver with permutations, e.g. block interleaving with inter-row, inter-column, intra-row or intra-column permutations
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H03M13/2735—Interleaver using powers of a primitive element, e.g. Galois field [GF] interleaver

Abstract

在计数器控制部(101)中，对用矩阵二维数组表示的块交织，使二维数组的行号和列号增量，作为读出地址值来输出，在比特反转装置(102)中，以该读出地址值作为输入来进行比特反转，在列变换装置(103)中，将与该比特反转输出值和来自计数器控制部(101)的列号对应的地址值作为列变换值来输出，在移位寄存器(104)中，对比特反转装置(102)的输出值进行移位，作为地址偏移值来输出，在加法器(105)中，将该地址偏移值和列交换值相加，在大小比较部(106)中，将该相加值与交织大小进行比较，将交织大小以内的数据作为地址值来输出。

Description

交织地址生成装置及交织地址生成方法
技术领域
本发明涉及交织地址生成装置及交织地址生成方法，特别涉及非常适用于通信终端装置或基站装置的交织地址生成装置及交织地址生成方法。
背景技术
以往，作为交织地址生成装置及交织地址生成方法，有(日本)特开平7-212250号公报中记载的交织地址生成装置及交织地址生成方法等。
目前，正在进行第三代通信系统的世界标准化的工作，其中，提出了与交织有关的标准化方案，GF交织是目前正在讨论的交织方法之一。
该GF交织是在行数为N＝2r、列数为M＝2c的二维数组上进行处理的块交织中的一种。GF交织是下述方式：从第1行依次到第N行对划分为各行的、长度为M的比特序列按不同的顺序进行比特调换(以后，称为列交换)，对进而按比特反转法的顺序进行了行交换的矩阵，从第1列的第1行起，从上向下读出各列，直至第M列的第N行，从而生成交织地址图案。
下面说明在上述块大小(サイズ)的矩阵二维数组中计算列变换图案πi(j)来生成交织地址图案的例子。
图1是现有GF交织所用的列交换装置的结构方框图。
在图1中，存储器11将与输入的行号i(0≤i＜N)对应的矢量αi0输出到“异或”运算器13。存储器12将与输入的列号j(0≤j＜M)对应的矢量αj输出到“异或”运算器13。“异或”运算器13计算αi0和αj之间的“异或”，将计算结果β输出到存储器14。
存储器14根据计算结果β输出第i行的列变换图案πi(j)。πi(j)由下式(1)来求。
此外，存储器11、存储器12、及存储器14中的变换用图2所示的变换表来进行。
图2是表示GF交织所用的变换表的图。
在图2中，变换表是将伽罗瓦(ガロア)域的幂形式的幂数、和伽罗瓦域的基于多项式基底的矢量形式相对应的表。
矢量形式是存储器11及存储器12中输出的矢量，是存储器14中输入的矢量。幂形式的幂数logαβ是存储器11及存储器12中输入的值，是存储器14中输出的值。
这里，第i行的列变换图案通过以下所示的操作来求。在存储器11中通过求与行号i对应的参数i0，来输出与参数i0对应的矢量αi0。在“异或”运算器13中计算从存储器11和存储器12输出的αi0和αj的“异或”，在存储器14中输出与计算结果β对应的logαβ。
通过使存储器11的地址值i固定，使存储器12的地址值j从0起增量，来生成第i行的列变换图案πi(j)。
下面说明交织地址生成的例子。
图3A、图3B、图3C、及图3D是表示交织地址生成过程的图。
以下，说明在8×4的二维数组上形成大小为30的交织地址图案的例子。
最初，交织地址生成装置在存储器上沿存储器上的列方向(i＝0，j＝0-7)来存储对地址0至7进行过排序的交织地址图案。
同样，交织地址生成装置将以不同的排序方法对地址0至7进行过排序的交织地址图案分别存储到存储器上的下一行以后(i＝1-3，j＝0-7)。存储的结果示于图3A。
接着，交织地址生成装置进行以行为单位的调换处理。具体地说，对行i＝1和行i＝2进行调换。调换的结果示于图3B。
接着，交织地址生成装置在存储的值上以行为单位加上偏移地址。具体地说，加上将i值乘以列元素数所得的值。例如，在第2列的值上，分别加上i值2乘以元素数8所得的值16。在第3列的值上，分别加上i值1乘以元素数8所得的值8。在第4列的值上，分别加上i值3乘以元素数8所得的值24。加法结果示于图3C。
接着，交织地址生成装置沿列方向将地址从存储器中取出，只输出比要形成的交织地址图案的大小小的地址。具体地说，在图3C中，输出i＝0、j＝0中存储的值7，接着输出i＝2、j＝0中存储的值20，i＝1、j＝0中存储的值14，i＝3、j＝0中存储的值29。然后，输出i＝0、j＝1中存储的值3，接着输出i＝2、j＝1中存储的值22，i＝1、j＝1中存储的值12，i＝3、j＝1中存储的值26。同样，交织地址生成装置将存储器中存储的值按列方向的顺序取出，作为交织地址图案来输出。图3D示出输出的交织地址图案。
然而，在现有交织地址生成方法中，在存储器中展开以规定的单位生成的交织地址图案后，进行行调换处理及偏移地址加法，所以有下述问题：生成交织地址图案需要很大的存储器空间和很多的处理时间。
发明内容
本发明的目的在于提供一种交织地址生成装置及交织地址生成方法，以很少的存储器空间和很少的处理时间来生成交织地址图案。
该目的是如下实现的：在交织地址生成中，并行进行行排序处理和列排序处理，连续进行该行排序处理及列排序处理、和偏移地址加法处理，形成交织地址。
根据本发明的一个方面，提供一种交织地址生成装置，包括：计数器，在块交织系统中的二维数组的地址的情况下，输出行号和列号，该块交织系统重排以矩阵二维数组所表示的数据；比特反转装置，对该行号进行比特反转；列转换装置，将相应于比特反转后的行号和列号的地址值作为列转换值输出；移位寄存器，对经比特反转后的行号进行移位，并将移位后的位作为地址偏移值输出；加法器，将该地址偏移值和该列转换值相加；和大小比较部，将加法结果与交织大小进行比较，并且将交织大小以内的加法结果作为地址值来输出。
根据本发明的另一个方面，提供一种Turbo解码装置，包括：对码序列进行解码的软判定输出解码部件；对该软判定输出解码部件的输出进行交织处理的交织装置，该交织装置包括所述的交织地址生成装置；对该码序列进行解码的软判定输出解码部件，在该码序列中所述交织装置已经改变输入数据的序列；和对该软判定输出解码部件的输出进行去交织处理的去交织装置，该去交织装置包括权利要求1-5中的之一所述的交织地址生成装置。
根据本发明的另一个方面，提供一种通信终端装置，包括：具有所述的Turbo解码装置的解码处理装置，对解调后的接收信号进行解码；和具有Turbo编码装置的编码处理装置，对发送信号进行编码。
根据本发明的另一个方面，提供一种基站装置，包括：具有所述的Turbo解码装置的解码处理装置，对解调后的接收信号进行解码；和具有Turbo编码装置的编码处理装置，对发送信号进行编码。
根据本发明的另一个方面，提供一种交织地址生成方法，包括：在块交织系统中的二维数组的地址的情况下，计算并输出行号和列号，该块交织系统重排以矩阵二维数组所表示的数据；对该行号进行比特反转；将相应于比特反转后的行号和列号的地址值确定为列转换值；通过对经比特反转后的行号进行移位，确定地址偏移值；将该地址偏移值和该列转换值相加；将加法结果与交织大小进行比较；并且将交织大小以内的加法结果作为地址值来输出。
通过分别输出行号和列号来分别进行号的变换，能够并行进行行排序处理和列排序处理，所以能够用很少的存储器空间和很少的时间来生成交织地址图案。
附图说明
图1是现有GF交织所用的列交换装置的结构方框图；
图2是GF交织所用的变换表的示意图；
图3A是交织地址生成过程的示意图；
图3B是交织地址生成过程的示意图；
图3C是交织地址生成过程的示意图；
图3D是交织地址生成过程的示意图；
图4是本发明实施例1的交织地址生成装置的结构方框图；
图5是上述实施例的“异或”运算中的数据结构的示例图；
图6是交织地址形成的示例图；
图7是实施例2的交织地址生成装置的结构示例方框图；
图8是实施例3的交织地址生成装置的结构示例方框图；
图9是存储器存储的表的示例图；
图10是存储器存储的表的示例图；
图11A是从计数器控制部201输出的行号i和列号j的示例图；
图11B是交换过的行号和列号的示例图；
图11C是从加法器输出的加法结果的示例图；
图11D是从交织地址装置200输出的交织地址的示例图；
图12是本发明实施例4的交织装置的结构方框图；
图13是本发明实施例5的Turbo(タ一ボ)编码装置的结构方框图；
图14是本发明实施例6的Turbo解码装置的结构方框图；
图15是本发明实施例7的通信终端装置的结构方框图；而
图16是本发明实施例8的基站装置的结构方框图。
具体实施方式
以下，用附图来说明本发明的实施例。
(实施例1)
实施例1的交织地址生成装置并行进行行排序处理和列排序处理。
图4是本发明实施例1的交织地址生成装置的结构方框图。
图4所示的交织地址生成装置100主要包括：计数器控制部101、比特反转装置102、列变换装置103、移位寄存器104、加法器105、以及大小比较部106。
此外，列变换装置103包括：存储器110、存储器111、存储器113、以及“异或”运算器112。
在图4中，计数器控制部101将二维数组的行号i(0≤i＜22)输出到比特反转装置102，将二维数组的列号j(0≤j＜23)输出到存储器111。
例如，计数器控制部101在输出22×23的二维数组的地址的情况下，输出行号i＝0、列号j＝0，接着，输出行号i＝1、列号j＝0。然后，输出行号i＝2、列号j＝0，输出行号i＝3、列号j＝0。
接着，输出行号i＝0、列号j＝1。这样，每当行号i的值超过最大值3时就使列号j的值增加，设定为i＝0并输出，直至输出行号i＝3、列号j＝7的组合。
比特反转装置102对从计数器控制部101输出的行号i在二进制数的状态下进行比特反转，将进行过比特反转的行号i′输出到存储器110和移位寄存器104。具体地说，比特反转装置102对二进制数化的行号的高位和低位进行调换。即，对最高位和最低位的值进行调换，对第2高位和第2低位进行调换。以下，同样对高位和低位进行调换。
存储器110存储将因各行而异的i0代入αi0所得的值，求与输入的i′对应的i0，将与i0对应的αi0输出到“异或”运算器112。
存储器111存储将因各行而异的j代入αj(0≤j＜M)所得的值，将与输入的j对应的αj输出到“异或”运算器112。
“异或”运算器112计算从存储器110输出的αi0、和从存储器111输出的αj之间的“异或”，将计算结果输出到存储器113。
存储器113存储与“异或”运算器112的计算结果对应的列交换图案，将与输入的计算结果对应的列交换图案输出到加法器105。
移位寄存器104对来自比特反转装置102的输出值进行移位，将其作为地址偏移值输出到加法器105。
加法器105将来自移位寄存器104的输出和来自列变换装置103的输出相加，将加法结果输出到大小比较部106。
大小比较部106将从加法器105输出的加法结果与交织大小进行比较，将交织大小以内的加法结果作为地址值来输出。
接着，说明本实施例的交织地址生成装置中的数据处理。
在以下的说明中，说明下述例子：交织大小为L＝30、块大小为N(＝2r)×M(＝2c)(其中r＝2、C＝3)、由伽罗瓦域GF(23)表示的次数为3的原始多项式为x3+x+1，该原始多项式的根为α。此外，伽罗瓦域GF(23)上的所有元素都能够用α的连乘来表示。
图5是本实施例的“异或”运算中的数据结构的示例图。
存储器110将与行号i对应的参数i0和3比特的矢量αi0相对应来存储，输出与输入的i0对应的3比特的矢量αi0。
存储器111将与行号i对应的参数j和αj相对应来存储，输出与输入的j对应的3比特的矢量αj。
在“异或”运算器112中进行矢量αi0和矢量αj之间的“异或”，运算结果β被输出到存储器113。
在存储器113中，输出与运算结果β对应的列置换数据。
接着，说明本实施例的交织地址生成装置的数据处理。
图6是交织地址形成的示例图。
在图6中，i及j表示从计数器控制部101输出的行号及列号，i′表示从比特反转装置102输出的行号。此外，αi0及αj表示从存储器110及存储器111输出的矢量数据，αi0+αj表示“异或”运算器112中的运算结果。logααi0+αj表示从存储器113输出的数据，偏移量加法结果表示在加法器105中加上从移位寄存器104输出的偏移地址所得的结果。
此外，数据处理从上面的列起逐个列地进行。
最初，在计数器控制部101中，输出行号i＝0、列号j＝0。将行号i在比特反转装置102中对二进制数状态的行号的比特进行高位和低位的调换后输出。如果行号i＝0用2比特的二进制数表示则为“00”，将高位和低位调换后成为“00”，输出行号i′＝0。
在存储器110中，输出与行号i′对应的αi0。在输入了行号i′＝0的情况下，输出αi0＝(1，0，0)。
在存储器111中，输出与行号j对应的αj。在输入了行号j＝0的情况下，输出αj＝(1，0，0)。
在“异或”运算器112中，计算从存储器110输出的αi0和从存储器111输出的αj之间的“异或”。在αi0＝(1，0，0)、αj＝(1，0，0)的情况下，输出αi0+αj＝(0，0，0)。
在存储器113中，输出与从“异或”运算器112输出的计算结果αi0+αj对应的列置换数据logα(αi0+αj)。在αi0+αj＝(0，0，0)的情况下，输出4作为列置换数据。
在加法器105中，列号j的总数乘以i′所得的值被加到列置换数据上，输出该加法结果。在列置换数据为4、i′＝0、列号j的数目为8的情况下，输出7作为交织地址。
在输出i＝1、j＝0的情况下的交织地址后，在计数器控制部101中，输出行号i＝1、列号j＝0，进行与上述同样的处理，输出20作为交织地址。
以下，进行i＝2、j＝0的情况下的处理，i＝3、j＝0的情况下的处理。如果变成i＝3而使i超过最大值时，j被增量，值被复位为i＝0，接着，进行i＝0、j＝1的情况下的处理。
这样，交织地址生成装置进行控制，使得每当i超过最大值时就将i复位，从而对22×23的二维数组沿列方向依次输出地址。此外，交织地址生成装置将来自比特反转装置102的输出用作存储器110的读出地址值，所以在上述二维数组中行交换也能够同时进行。
这样，根据实施例1的交织地址生成装置，通过分别输出行号和列号来分别进行号的变换，能够并行进行行排序处理和列排序处理，所以能够用很少的存储器空间和很少的时间来生成交织地址图案。
在上述说明中，说明了交织地址图案的大小为30、块大小为22×23的情况下的交织地址生成，但是通过使存储的存储器数据的变更和移位寄存器104的移位数为c比特，能够对任意的数据数L进行N(2r)×M(2c)的块交织。
(实施例2)
图7是实施例2的交织地址生成装置的结构示例方框图。其中，对与图4相同的结构附以与图4相同的标号，并且省略其详细说明。
图7的交织地址生成装置150与图4的不同点在于：包括存储单元阵列151，按照来自存储器113的输出的定时来加上偏移地址。
在图7中，存储单元阵列151在暂时存储从比特反转装置102输出的行号i′后，输出到移位寄存器104。
例如，对来自比特反转装置102的输出值i′，为了使来自列变换装置103的输出和来自移位寄存器104的输出的定时一致，存储单元阵列151由2级存储单元阵列构成。
然后，来自比特反转装置102的输出值i′被暂时保持到存储单元阵列151，按照加法器105中的加法定时被依次输出，输入到移位寄存器104，移位了3比特所得的值被作为第i′行的地址偏移值来输出。
这样，根据实施例2的交织地址生成装置，通过分别输出行号和列号来分别进行号的变换，能够并行进行行排序处理和列排序处理，所以能够用很少的存储器空间和很少的时间来生成交织地址图案。
再者，根据实施例2的交织地址生成装置，通过用暂时存储电路使偏移地址值的输出定时被延迟，能够使加法器的输出定时一致，所以即使在偏移地址值的生成和列交换图案的生成速度不同的情况下，也能够生成交织地址图案。
(实施例3)
图8是实施例3的交织地址生成装置的结构示例方框图。
在图8中，计数器控制部201将二维数组的行号i输出到存储器202，将二维数组的列号j输出到存储器203。
存储器202存储与输入的i对应的N(i)，将与从计数器控制部201输出的i对应的N(i)输出到乘法器204。
存储器203存储与输入的j对应的M(j)，将与从计数器控制部201输出的j对应的M(j)输出到加法器205。
加法器205在从存储器203输出的M(j)上加上从乘法器204输出的乘法结果，将加法结果输出到大小比较部206。
大小比较部206在从加法器205输出的加法结果小于要求的交织地址大小的情况下，将加法结果作为交织地址来输出，而在加法结果在要求的交织地址大小以上的情况下，不输出加法结果。
接着，说明存储器202的变换操作。
图9是存储器202存储的表的示例图。
在图9中，N(i)是与输入i对应的输出，i和N(i)一一对应，与不同的i对应的N(i)取互不相同的值。
存储器202在输入i＝0的情况下，输出N(i)＝2。存储器202在输入i＝1的情况下，输出N(i)＝3。存储器202在输入i＝2的情况下，输出N(i)＝0。存储器202在输入i＝3的情况下，输出N(i)＝1。
接着，说明存储器203的变换操作。
图10是存储器203存储的表的示例图。
在图10中，M(j)是与输入j对应的输出，j和M(j)一一对应，与不同的j对应的M(j)取互不相同的值。
存储器203在输入j＝0的情况下，输出M(j)＝3。存储器203在输入j＝1的情况下，输出M(j)＝6。存储器202在输入j＝2的情况下，输出M(j)＝4。存储器202在输入j＝3的情况下，输出M(j)＝2。同样，在i＝4～7的情况下也根据图10的表来输出与j对应的M(j)。
接着，说明交织地址生成的例子。
图11A是从计数器控制部201输出的行号i和列号j的示例图。
计数器控制部201在输出22×23的二维数组的地址的情况下，输出行号i＝0、列号j＝0，接着，输出行号i＝1、列号j＝0。然后，输出行号i＝2、列号j＝0，输出行号i＝3、列号j＝0。
接着，输出行号i＝0、列号j＝1。这样，每当行号i的值超过最大值3时就使列号j的值增加，设定为i＝0并输出，直至输出行号i＝3、列号j＝7的组合。
图11B是交换过的行号和列号的示例图。
从计数器控制部201输出的行号i根据图9的表被变换为N(i)，列号j根据图10的变换表被变换为M(j)。
例如，在从计数器控制部201输出行号i＝0、列号j＝0的情况下，从存储器202输出N(i)＝2，从存储器203输出M(j)＝3。
图11C是从加法器205输出的加法结果的示例图。
在加法器205中，输出将N(i)乘以列数所得的乘法结果再加上M(j)所得的值。
例如，在N(i)＝2、M(j)＝3的情况下，输出将列数8乘以N(i)再加上M(j)所得的值19。
在大小比较部206中，在图11C的加法结果中，加法结果比要求的交织地址大小小的值被作为交织地址来输出。
图11D是从交织地址装置200输出的交织地址的示例图。
例如，在要求的交织地址大小是30的情况下，值在29以下的加法结果被作为交织地址来输出，而加法结果在30以上的值不被输出。
这样，根据实施例3的交织地址生成装置，通过并行进行行排序处理和列排序处理，连续进行该行排序处理及列排序处理、和偏移地址加法处理，能够用很少的存储器空间和很少的时间来生成交织地址图案。
再者，根据实施例3的交织地址生成装置，与实施例1或2相比，通过在各个行使用相同的列交换图案，能够以简易的结构来生成交织地址。
(实施例4)
图12是本发明实施例4的交织装置的结构方框图。
在图12中，交织地址生成装置301根据将数据输入到存储器中的输入指示将交织地址图案输出到存储器303。
地址计数器302根据输出数据的数据输出指示从存储器的起始地址起依次输出到存储器303。
存储器303将数据依次存储到从交织地址生成装置301输出的地址中，并存储规定的数据后，依次输出从地址计数器302输出的地址的数据。
这样，根据本实施例的交织装置，通过用实施例1或实施例2的交织地址生成装置生成的交织地址图案来进行信息序列的排序，能够以很少的存储器来进行高速的交织处理。
在本实施例4的交织装置中，将数据存储到从交织地址生成装置301输出的地址的存储器中，从地址计数器302输出的地址的存储器中读出数据，但是不限于此，也可以将数据存储到从地址计数器302输出的地址的存储器中，从交织地址生成装置301输出的地址的存储器中读出数据，进行数据的排序。
(实施例5)
图13是本发明实施例5的Turbo编码装置的结构方框图。
在图13中，Turbo编码装置400主要包括：递归卷积编码器401、交织器402、以及递归卷积编码器403。
递归卷积编码器401对输入的信息序列进行卷积码编码，将编码过的信息序列输出到外部。
交织器402由实施例4的交织装置构成，对输入的信息序列进行交织处理，将交织处理过的信息序列输出到递归卷积编码器403。
递归卷积编码器403对从交织器402输出的信息序列进行卷积码编码，将编码过的信息序列输出到外部。
接着，说明Turbo编码装置400的操作。
输入的信息序列在递归卷积编码器401中进行卷积编码，输出编码过的信息序列。
此外，输入的信息序列在交织器402中进行数据的排序，排序过的信息序列在递归卷积编码器403中进行卷积编码，输出编码过的信息序列。
即，编码的信息序列是下述3个输出组成的3比特作为与信息序列1比特对应的码序列被输出而形成的：信息序列自身的输出；以信息序列作为输入来进行卷积码编码的递归卷积编码器401的输出；以及以信息序列作为输入，在输入到递归卷积编码器403前暂时将数据写入到存储器中，由交织器402对其进行数据的排序，以该排序过的数据作为输入来进行卷积码编码的递归卷积编码器403的输出。
通过以上的操作，在Turbo编码装置400中，对信息序列的输入输出输入的信息序列、卷积编码过的信息序列、以及进行过数据排序及卷积编码的信息序列。
这样，根据本实施例的Turbo编码装置，通过用实施例4的交织装置进行信息序列的排序，能够高速地进行处理，所以能够提高纠错能力。
例如，在实施例5的Turbo编码装置400中，通过对交织器402使用GF交织方式的实施例4的交织装置，能够实现对接收端的码序列的解码提高纠错能力的Turbo编码装置400。
此外，根据本实施例的Turbo编码装置，通过用实施例4的交织装置进行信息序列的排序，能够用很少的存储器迅速地生成交织地址来进行交织，所以能够用很少的存储器来进行Turbo编码。
(实施例6)
图14是本发明实施例6的Turbo解码装置的结构方框图。
在图14中，Turbo解码装置500主要包括：软判定输出解码器501、交织器502、软判定输出解码器503、以及解交织器504。
软判定输出解码器501对输入的码序列进行解码，输出到交织器502。
交织器502对从软判定输出解码器501输出的码序列进行排序，输出到软判定输出解码器503。
软判定输出解码器503对从交织器502输出的码序列进行解码，输出到解交织器504。
解交织器504对从软判定输出解码器503输出的码序列进行排序，将得到的码序列输出到软判定输出解码器501和外部。
接着，说明Turbo解码装置500的操作。
在第1次的操作中，由实施例5的Turbo编码装置等进行过卷积编码的码序列在软判定输出解码器501中被解码，得到的软判定输出被输出到交织器502。
从软判定输出解码器501输出的软判定输出在交织器502中对数据序列进行排序，输出到软判定输出解码器503。
从交织器502输出的数据序列在软判定输出解码器503中与接收到的信息序列一起被解码，得到的软判定输出被输出到解交织器504。
从软判定输出解码器503输出的软判定输出在解交织器504中进行数据的排序，排序过的数据序列被输出到软输出解码器501和外部。
从解交织器504输出的数据序列被输出到软输出解码器501，作为可靠性信息用于第2次以后的Turbo解码处理。
在第2次以后的Turbo解码处理的操作中，卷积编码过的码序列在软判定输出解码器501中将从解交织器504输出的数据序列用作可靠性信息来进行解码，得到的软判定输出被输出到交织器502。
这样，根据本实施例的Turbo解码装置，通过在实施例4的交织装置中进行信息序列的排序，能够进行高速的处理，所以能够提高纠错能力。
例如，在实施例6的Turbo编码装置500中，通过对交织器502和解交织器504使用实施例4的交织装置，能够实现提高了纠错能力的Turbo解码器500。
此外，根据本实施例的Turbo解码装置，通过由实施例4的交织装置进行信息序列的排序，能够减少处理所需的存储器，所以能够以很少的存储器来进行Turbo编码。
(实施例7)
图15是本发明实施例7的通信终端装置的结构方框图。
在图15中，通信终端装置600主要包括：天线601、接收部602、发送部603、解调部604、调制部605、解码处理部606、编码处理部607、话音编解码部608、数据输入输出部609、扬声器610、以及话筒611。
解码处理部606包括：解交织部614、速率匹配部615及纠错解码部616。
编码处理部607包括：纠错编码部617、速率匹配部618及交织部619。
这里，纠错编码部617用实施例4的交织装置、或实施例5的Turbo编码装置400来构成。
此外，纠错解码部616对非话音数据用实施例4的交织装置、或实施例6的Turbo解码装置500来构成。
此外，解交织部614及交织部619用实施例4的交织装置来构成。
天线601进行信号的发送及接收。
接收部602对来自天线601的接收信号进行无线处理，将进行过无线处理的接收信号输出到解调部604。
发送部603对从调制部605输出的发送信号进行无线处理，发送到天线601。
解调部604用解扩装置612对从接收部602输出的接收信号进行解调，将解调信号输出到解交织部614。
调制部605用扩频装置613对从交织部619输出的发送信号进行调制，输出到发送部603。
解交织部614对从解调部604输出的解调信号进行数据的排序处理，将排序处理过的数据输出到速率匹配部615。
速率匹配部615将从解交织部614输出的数据的长度调节到能够进行纠错处理的长度，将调节了长度的数据输出到纠错解码部616。
纠错解码部616对从速率匹配部615输出的数据进行纠错，将纠错后的数据输出到话音编解码部608。
纠错编码部617对从话音编解码部608输出的发送数据进行纠错编码，输出到速率匹配部618。
速率匹配部618将从纠错编码部617输出的发送数据调整到交织处理所需的长度，输出到交织部619。
交织部619对从速率匹配部618输出的发送数据进行排序，输出到调制部605。
话音编解码部608对从话筒611输出的话音信号进行编码，作为发送数据输出到纠错编码部617。
此外，话音编解码部608对从纠错解码部616输出的接收数据进行解码，将解码过的话音数据输出到扬声器610。
话筒611将输入的话音作为话音数据输出到话音编解码部608。
扬声器610将从话音编解码部608输出的话音数据作为话音来输出。
接着，说明通信终端装置600发送时的操作。
在发送话音的情况下，话音在话筒611中被模数变换(以下称为“AD变换”)为话音信号，输出到话音编解码部608，在话音编解码部608中被编码，在纠错编码部617中进行卷积编码，作为发送数据输出到速率匹配部618。
此外，在发送非话音数据的情况下，非话音数据经数据输入输出部609在纠错编码部617中按照数据的传送速率进行Turbo编码及卷积编码，作为发送数据输出到速率匹配部618。
发送数据在速率匹配部618中被调整到交织处理所需的长度，在交织部619中进行排序处理，在调制部605中进行数字调制及数模变换(以下称为“DA变换”)，在发送部603中进行无线处理，经天线601来发送。
接着，说明通信终端装置600接收时的操作。
接收信号经天线601被接收，在接收部602中进行无线处理及AD变换，在解调部604中进行数字解调，作为接收数据被输出到解交织部614。
接收数据在解交织部614中进行排序处理，在速率匹配部615中数据的长度被调整到能够纠错的长度，被输出到纠错解码部616。
在接收数据是话音信号的情况下，接收数据在纠错解码部616中进行维特比解码，在话音编解码部608中进行话音解码及DA变换，从扬声器610作为话音被输出。
在接收数据是非话音信号的情况下，在纠错解码部616中，按照数据的传送速率进行Turbo解码，经数据输入输出部609输出到外部。
这样，根据本实施例的通信终端装置，对非话音数据，通过将使用了实施例4交织装置的Turbo编码装置及Turbo解码装置用于纠错编码装置及纠错解码装置，能够对非话音通信以更低比特差错率的高传输品质的通信特性来进行发送接收。
此外，由于Turbo编码及解码中包含的交织器的结构由能够进行高速处理、削减了存储量的交织装置构成，所以能够得到以高速处理进行交织、而且削减了存储量的通信终端装置600。
在本实施例中，说明了应用于CDMA通信的例子，但是通信方式不限于此，通过将调制部605内的扩频装置613、解调部604内的解扩装置612置换为与通信方式对应的调制及解调装置，也能够应用于其他通信方式。
(实施例8)
图16是本发明实施例8的基站装置的结构方框图。
图16所示的基站装置700主要包括：天线701、接收部702、发送部703、解调部704、调制部705、解码处理部706、编码处理部707、以及数据输入输出部708。
解码处理部706包括：解交织部709、速率匹配部710及纠错解码部711。
编码处理部707包括：纠错编码部712、速率匹配部713及交织部714。
这里，纠错编码部712用实施例1的交织地址生成装置100或200、或者实施例4的Turbo编码装置400来构成。
此外，纠错解码部711对非话音数据用实施例4的基站装置、或实施例5的Turbo解码装置500来构成。
此外，解交织部709及交织部714用实施例4的交织装置来构成。
天线701进行信号的发送及接收。
接收部702对来自天线701的接收信号进行无线处理，将接收信号输出到解调部704。
发送部703对从调制部705输出的发送信号进行无线处理，输出到天线701。
解调部704用解扩装置715对从接收部702输出的接收信号进行解调，将解调信号输出到解交织部709。
调制部705用扩频装置716对从交织部714输出的发送信号进行调制，输出到发送部703。
解交织部709对从解调部704输出的解调信号进行数据的排序处理，将排序处理过的数据输出到速率匹配部710。
速率匹配部710将从解交织部709输出的数据的长度调节到能够进行纠错处理的长度，将调节了长度的数据输出到纠错解码部711。
纠错解码部711对从速率匹配部710输出的数据进行解码及纠错，将纠错后的数据输出到数据输入输出部708。
纠错编码部712对从数据输入输出部708输出的发送数据进行纠错编码，输出到速率匹配部713。
速率匹配部713将从纠错编码部712输出的发送数据调整到交织处理所需的长度，输出到交织部714。
交织部714对从速率匹配部713输出的发送数据进行排序处理，输出到调制部705。
数据输入输出部708将发送的数据输出到纠错编码部712，将从纠错解码部711输出的接收数据输出到外部。
接着，说明基站装置700发送时的操作。
发送数据经数据输入输出部708在纠错编码部712中按照数据的传送速率或种类进行Turbo编码及卷积编码，作为发送数据被输出到速率匹配部713。
发送数据在速率匹配部713中被调整到交织处理所需的长度，在交织部714中进行排序处理，在调制部705中进行数字调制及DA变换，在发送部703中进行无线处理，经天线701来发送。
接着，说明基站装置700接收时的操作。
接收信号经天线701被接收，在接收部702中进行无线处理及AD变换，在解调部704中进行数字解调，作为接收数据被输出到解交织部709。
接收数据在解交织部709中进行排序处理，在速率匹配部710中数据的长度被调整到能够纠错的长度，并被输出到纠错解码部711。
接收数据在纠错解码部711中按照数据的传送速率进行Turbo解码，经数据输入输出部708输出到外部。
这样，根据本实施例的基站装置，通过将使用了实施例1交织地址生成装置的Turbo编码装置及Turbo解码装置用于纠错编码装置及纠错解码装置，能够以更低比特差错率的高传输品质的通信特性来进行发送接收。
例如，根据实施例8的基站装置700，通过将实施例5的Turbo编码装置400用于纠错编码部712，而将实施例6的Turbo解码装置500用于纠错解码部711，对于非话音通信，能够得到更低BER的高传输品质的通信特性的基站装置700。
此外，Turbo编码及解码中包含的交织器的结构由能够进行高速处理、削减了存储量的交织装置构成，从而能够得到以高速处理进行交织、而且削减了存储量的基站装置700。
在本实施例中，说明了应用于CDMA通信的例子，但是通信方式不限于此，通过将调制部705内的扩频装置716、解调部704内的解扩装置715置换为与各个通信方式对应的调制装置及解调装置，也能够应用于其他通信方式。
从以上说明可知，能够以很少的存储器空间和很少的处理时间来生成交织地址图案。
本说明书基于1999年10月7日申请的特愿平11-286981号。其内容包含于此。

Claims (10)

1.一种在对矩阵二维数组数据进行交织的块交织系统中生成读出地址或写入地址的交织地址生成装置，该交织地址生成装置包括：
计数器，在该块交织系统中的二维数组的地址的情况下，输出行号和列号；
比特反转装置，对该行号进行比特反转；
列转换装置，将相应于比特反转后的行号和列号的地址值作为列转换值输出；
移位寄存器，对经比特反转后的行号进行移位，并将移位后的位作为地址偏移值输出；
加法器，将该地址偏移值和该列转换值相加；和
大小比较部，将加法结果与交织大小进行比较，并且将交织大小以内的加法结果作为地址值来输出。
2.如权利要求1所述的交织地址生成装置，其中根据从所述计数器输出的行号，所述比特反转装置对最高位和最低位的值进行调换。
3.如权利要求1所述的交织地址生成装置，还包括存储单元阵列，用于暂时存储经比特反转后的行号，并且由此将所述行号输出到所述移位寄存器。
4.如权利要求1-3中之一所述的交织地址生成装置，其中所述的块交织系统是GF交织系统。
5.如权利要求1-3中之一所述的交织地址生成装置，其中所述列转换装置，包括：
第一存储装置，根据经比特反转后的行号，存储基于每行的唯一常值；
第二存储装置，存储基于每列的唯一常值；
异或运算器，计算该存储的行号和列号之间的异或；和
第三存储装置，将异或计算的结果作为地址值存储。
6.一种Turbo编码装置，包括进行信息序列的卷积编码的递归卷积编码部件，和包括权利要求1-3中的之一所述的交织地址生成装置的交织装置。
7.一种Turbo解码装置，包括：
对码序列进行解码的软判定输出解码部件；
对该软判定输出解码部件的输出进行交织处理的交织装置，该交织装置包括权利要求1-3中的之一所述的交织地址生成装置；
对该码序列进行解码的软判定输出解码部件，在该码序列中所述交织装置已经改变输入数据的序列；和
对该软判定输出解码部件的输出进行去交织处理的去交织装置，该去交织装置包括权利要求1-3中的之一所述的交织地址生成装置。
8.一种通信终端装置，包括：
具有权利要求7所述的Turbo解码装置的解码处理装置，对解调后的接收信号进行解码；和
具有权利要求6所述的Turbo编码装置的编码处理装置，对发送信号进行编码。
9.一种基站装置，包括：
具有权利要求7所述的Turbo解码装置的解码处理装置，对解调后的接收信号进行解码；和
具有权利要求6所述的Turbo编码装置的编码处理装置，对发送信号进行编码。
10.一种在对矩阵二维数组数据进行交织的块交织系统中生成读出地址或写入地址的交织地址生成方法，该交织地址生成方法包括下列步骤：
在该块交织系统中的二维数组的地址的情况下，计算并输出行号和列号；
对该行号进行比特反转；
将相应于比特反转后的行号和列号的地址值确定为列转换值；
通过对经比特反转后的行号进行移位，确定地址偏移值；
将该地址偏移值和该列转换值相加；
将加法结果与交织大小进行比较；并且
将交织大小以内的加法结果作为地址值来输出。
CNB008021899A 1999-10-07 2000-10-06 交织地址生成装置及交织地址生成方法 Expired - Fee Related CN1154238C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP286981/1999 1999-10-07
JP28698199 1999-10-07

Publications (2)

Publication Number Publication Date
CN1327634A CN1327634A (zh) 2001-12-19
CN1154238C true CN1154238C (zh) 2004-06-16

Family

ID=17711481

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB008021899A Expired - Fee Related CN1154238C (zh) 1999-10-07 2000-10-06 交织地址生成装置及交织地址生成方法

Country Status (6)

Country Link
US (1) US6957310B1 (zh)
EP (1) EP1139572A4 (zh)
KR (1) KR100468249B1 (zh)
CN (1) CN1154238C (zh)
AU (1) AU7557500A (zh)
WO (1) WO2001026235A1 (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2261529C2 (ru) * 2002-02-06 2005-09-27 Самсунг Электроникс Ко.,Лтд Перемежитель и способ перемежения в системе связи
DE10306302A1 (de) * 2003-02-14 2004-08-26 Infineon Technologies Ag Verfahren und Schaltung zur Adressgenerierung von Pseudo-Zufalls-Interleavern oder -Deinterleavern
TWI269535B (en) * 2005-09-13 2006-12-21 Sunplus Technology Co Ltd Convolutional interleaving and de-interleaving circuit and method
JP2008135813A (ja) * 2006-11-27 2008-06-12 Fujitsu Ltd ターボ復号器及びターボ復号方法
CN101577556B (zh) * 2009-06-17 2012-12-05 北京九方中实电子科技有限责任公司 一种实现矩形交织的装置
US20130117532A1 (en) * 2011-11-07 2013-05-09 Alexander Rabinovitch Interleaving address modification
KR20140082173A (ko) * 2012-12-24 2014-07-02 에스케이하이닉스 주식회사 어드레스 카운팅 회로 및 이를 이용한 반도체 장치
US9785437B2 (en) * 2014-12-23 2017-10-10 Intel Corporation Method and apparatus for performing a vector bit reversal and crossing
CN106411328B (zh) * 2016-10-28 2019-10-18 华南理工大学 一种基于软比特的Turbo码交织器的盲识别方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3415693B2 (ja) * 1993-12-23 2003-06-09 ノキア モービル フォーンズ リミテッド インターリーブプロセス
JP3249280B2 (ja) 1994-01-11 2002-01-21 富士通株式会社 インターリーブ回路
US5502696A (en) * 1994-09-23 1996-03-26 Cirrus Logic, Inc. CD-ROM subcode R-W channel de-interleaving and de-scrambling method and apparatus
EP2302809B1 (en) 1995-02-01 2013-06-05 Sony Corporation Multi-channel transmission with interlacing through in-place addressing of RAM memory
JPH08293860A (ja) * 1995-04-19 1996-11-05 Kyocera Corp 音声暗号化通信装置
JPH09102748A (ja) * 1995-10-04 1997-04-15 Matsushita Electric Ind Co Ltd インターリーブ回路
KR100237745B1 (ko) * 1997-05-23 2000-01-15 김영환 회전형 인터리버/디인터리버의 메모리 주소 발생장치 및 그 방법
US6625234B1 (en) * 1998-12-10 2003-09-23 Nortel Networks Limited Efficient implementations of proposed turbo code interleavers for third generation code division multiple access
KR100346170B1 (ko) * 1998-12-21 2002-11-30 삼성전자 주식회사 통신시스템의인터리빙/디인터리빙장치및방법
JP3399904B2 (ja) * 2000-03-17 2003-04-28 松下電器産業株式会社 インタリーブアドレス生成装置
US6925592B2 (en) * 2001-05-10 2005-08-02 Hitachi, Ltd. Turbo decoder, turbo encoder and radio base station with turbo decoder and turbo encoder

Also Published As

Publication number Publication date
KR20010080700A (ko) 2001-08-22
CN1327634A (zh) 2001-12-19
WO2001026235A1 (fr) 2001-04-12
US6957310B1 (en) 2005-10-18
EP1139572A1 (en) 2001-10-04
AU7557500A (en) 2001-05-10
KR100468249B1 (ko) 2005-01-27
EP1139572A4 (en) 2005-04-13

Similar Documents

Publication Publication Date Title
CN1159854C (zh) 交织地址生成装置及其方法
CN1153354C (zh) 纠错编码器、纠错解码器和具有纠错码的数据传输系统
CN1618175A (zh) 用于对数据比特并行编码的方法和装置
CN1164039C (zh) 里德-所罗门编码装置
CN1692557A (zh) 编码设备、编码方法、编码程序、解码设备、解码方法、和解码程序
CN1526196A (zh) 缩减的软输出信息分组的选择
CN1836394A (zh) 在移动通信系统中编码/解码块低密度奇偶校验码的装置和方法
CN1108665C (zh) 包括结合多维调制的乘积码的数字传输系统与方法
CN1516381A (zh) 处理单元和处理方法
CN1531218A (zh) 通信系统中的编码设备及方法
CN1139191C (zh) 涡轮码纠错译码方法
CN1154238C (zh) 交织地址生成装置及交织地址生成方法
CN1330455A (zh) Turbo(涡轮)码的译码电路和编码译码电路
CN1630204A (zh) 具有矩阵转换技术的循环冗余码计算方法及系统
CN1276588C (zh) 在通信系统中生成代码的设备和方法
CN1224226C (zh) 通信系统中重新排列码字序列的方法和设备
CN1305221C (zh) 迭代链接码解码电路以及使用该电路的编码/解码系统
CN1685621A (zh) 用于解交织通信设备中的交织数据流的方法和装置
CN1941636A (zh) 编码方法及系统、解码方法、记录方法及系统和读取方法
CN1187902C (zh) 解码设备
CN1123976C (zh) 移动通信系统中用于数据编码和频率分集的装置和方法
CN1269680A (zh) 交织器装置以及用于交织数据集的方法
CN1808957A (zh) 匹配数据速率的方法和装置
CN1493110A (zh) 特播解码器、特播解码方法以及存储该方法的存储介质
CN1231013C (zh) 加密密钥生成电路

Legal Events

Date Code Title Description
C06 Publication
C10 Entry into substantive examination
PB01 Publication
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C19 Lapse of patent right due to non-payment of the annual fee
CF01 Termination of patent right due to non-payment of annual fee