WO2001026235A1 - Dispositif et procede de generation d'adresses d'entrelacement - Google Patents

Dispositif et procede de generation d'adresses d'entrelacement Download PDF

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WO2001026235A1
WO2001026235A1 PCT/JP2000/006974 JP0006974W WO0126235A1 WO 2001026235 A1 WO2001026235 A1 WO 2001026235A1 JP 0006974 W JP0006974 W JP 0006974W WO 0126235 A1 WO0126235 A1 WO 0126235A1
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PCT/JP2000/006974
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Tetsuya Ikeda
Ryutaro Yamanaka
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Matsushita Electric Industrial Co., Ltd.
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Publication date
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    • H03M13/2735—Interleaver using powers of a primitive element, e.g. Galois field [GF] interleaver

Definitions

  • the present invention relates to an interleave address generation device and an interleave address generation method, and more particularly to an interleave address generation device and an interleave address generation method suitable for use in a communication terminal device or a base station device.
  • an in-leave leaveless generation apparatus and an in-leave leaveless generation method include those described in JP-A-7-212250.
  • the global standardization of third-generation communication systems is being promoted, and a proposal for standardization for interleave is proposed.
  • GF interleave is one of the interleave methods currently under study. .
  • GF in Yuichi Reeve performs bit swapping (hereinafter referred to as column swapping) in a different order on a bit sequence of length M divided for each row from the first row to the Nth row in sequence. Interleaving is performed on a matrix in which the rows are exchanged in the order by the bit inversion method, by reading each column from the first row of the first column to the Nth row of the Mth column from the top to the bottom. This is a method for generating an addressless pattern.
  • FIG. 1 is a block diagram showing the configuration of a conventional column switching device used for GF interleaving.
  • the memory 11 outputs the vector alQ corresponding to the input row number i (0 ⁇ i ⁇ N) to the exclusive-OR calculator 13.
  • the memory 12 outputs a vector corresponding to the input column number to j (0 ⁇ j ⁇ M) to the exclusive OR operator 13.
  • the exclusive-OR operator 13 calculates the exclusive-OR with 1Q and and outputs the calculation result /? To the memory 14.
  • FIG. 2 is a diagram illustrating a conversion table used for GF-in-leave.
  • the conversion table is a table in which the number of powers of the Galois field is represented by the vector representation of the Galois field by a polynomial basis.
  • the vector expression is a vector output in the memory 11 and the memory 12, and a vector input in the memory 14.
  • the exponent 1 og a 3 of the power expression is a value input in the memory 11 and the memory 12 and a value output in the memory 14.
  • the column conversion pattern of the i-th row is obtained by the following operation.
  • the vector lQ corresponding to the parameter iO is output.
  • the exclusive OR operator 13 calculates the exclusive OR of the memory 11 and the data output from the memory 12, and the memory 14 outputs 10 g a 5 corresponding to the calculation result /? You.
  • the address value i of memory 1 1 is fixed, and the address value of memory 12: i is 0 Then, a column conversion pattern 7Ti j) for the i-th row is generated.
  • FIG. 3A, FIG. 3B, FIG. 3C, and FIG. 3D are diagrams showing a process of generating an in-leaf address.
  • the stored result is shown in FIG. 3A.
  • Figure 3B shows the result of the replacement.
  • the interleave address generation device adds the offset address to the stored value in row units. Specifically, a value obtained by multiplying the value of i by the number of column components is added. For example, the value in the second column is added with the value 16 obtained by multiplying the value 2 of i by the number 8 of components. The value in the third column is multiplied by the value 8 of the component to the value 1 of i, and the value 8 is added. To the value in the fourth column, add the value 2 4 obtained by multiplying the value 3 of i to the number 8 of components. Figure 3C shows the result of the addition.
  • the interleave address generation device fetches the addresses from the memory in the column direction and outputs only the addresses smaller than the size of the created interleaved address pattern.
  • the interleaved address generator extracts the values stored in the memory in the column direction and outputs them as an interleaved address pattern.
  • Figure 3D shows the output of the output signal.
  • the purpose of this is to perform row rearrangement and column rearrangement in parallel in the generation of the interleaved address, and to continuously perform the row rearrangement and column rearrangement and the offset address addition. This is achieved by creating an interleaved address.
  • Figure 1 is a block diagram showing the configuration of a column switching device used in a conventional GF
  • FIG. 2 is a diagram showing a conversion table used for GF IN
  • FIG. 3A is a diagram showing a process of generating an in-map address
  • FIG. 3B is a diagram showing a process of generating an in-map address
  • Figure 3C is a diagram showing the process of generating an in-leap address.
  • Figure 3D is a diagram showing the process of generating an infinite address.
  • FIG. 4 is a block diagram showing a configuration of an interleaved address generation device according to Embodiment 1 of the present invention.
  • FIG. 5 is a diagram showing an example of a data configuration in the exclusive OR operation of the above embodiment
  • Figure 6 is a diagram showing an example of creating an interleaved address.
  • FIG. 7 is a block diagram showing an example of a configuration of an interleave address generation device according to Embodiment 2.
  • FIG. 8 is a block diagram showing an example of a configuration of an interleaved address generation device according to Embodiment 3.
  • FIG. 9 is a diagram showing an example of a table stored in the memory
  • FIG. 10 is a diagram showing an example of a table stored in a memory
  • FIG. 11A is a diagram showing an example of a row number i and a column number: i output from the count control unit 201;
  • FIG. 11B is a diagram showing an example of converted row numbers and column numbers
  • FIG. 11C is a diagram showing an example of the addition result output from the adder
  • FIG. 11D is a diagram showing an example of an in-leave address output from the interleave address device 200;
  • FIG. 12 is a block diagram showing a configuration of an in-leave device according to Embodiment 4 of the present invention.
  • FIG. 13 is a block diagram showing a configuration of a turbo encoding device according to Embodiment 5 of the present invention.
  • FIG. 14 is a diagram showing a configuration of the evening-both decoding device according to Embodiment 6 of the present invention. Diagram,
  • FIG. 15 is a block diagram showing a configuration of a communication terminal apparatus according to Embodiment 7 of the present invention.
  • FIG. 16 is a block diagram showing a configuration of a base station apparatus according to Embodiment 8 of the present invention.
  • the in-trip address generation device performs the row rearranging process and the column rearranging process in parallel.
  • FIG. 4 is a block diagram showing a configuration of an in-leave-leaved-address generation device according to Embodiment 1 of the present invention.
  • the interleave address generator 100 shown in FIG. 4 mainly includes a counter controller 101, a bit inverter 102, a column converter 103, a shift register 104, an adder 105, and a magnitude comparator 106. It is composed of
  • the column conversion device 103 includes a memory 110, a memory 111, a memory 113, and an exclusive OR operator 112.
  • the count controller 101 outputs the row number i (0 ⁇ i ⁇ 2 2 ) of the two-dimensional array to the bit inverting device 102, and the column number j (0 ⁇ j ⁇ 2 3 ) of the two-dimensional array. Is output to the memory 111.
  • the bit inverting device 102 performs bit inversion on the row number i output from the count control unit 101 in a binary state, and stores the row number i ′ after bit inversion in the memory 110 and the shift register. Output to 104. Specifically, the bit inverting device 102 exchanges the upper digit and the lower digit of the binary-coded line number. That is, swap the value of the most significant digit with the least significant digit, and swap the second most significant digit with the second least significant digit.
  • the upper and lower digits are similarly exchanged.
  • Memory 1 1 0 is different for each line i0 Ohi 1. Is stored, the iO corresponding to the input i 'is obtained, and the hi' ° corresponding to the iO is output to the exclusive OR operator 112.
  • the memory 111 stores a value obtained by substituting a different j for (0 ⁇ j ⁇ M) in each row, and outputs to the exclusive OR calculator 112 corresponding to the input j.
  • the exclusive OR operator 1 1 2 calculates the exclusive OR of the data output from the memory 1 1 0 and the output from the memory 1 1 1, and stores the calculation result in the memory 1 1 3 Output to
  • the memory 113 stores the column exchange pattern corresponding to the calculation result of the exclusive OR operator 112, and outputs the column exchange pattern corresponding to the input calculation result to the adder 105.
  • the shift register 104 shifts the output value from the bit inverting device 102 and outputs it to the adder 105 as an address offset value.
  • the adder 105 adds the output from the shift register 104 and the output from the column conversion device 103, and outputs the addition result to the magnitude comparison unit 106.
  • the magnitude comparison unit 106 compares the addition result output from the adder 105 with the input and output sizes, and determines the addition result within the input and output sizes as an address value. Output.
  • FIG. 5 is a diagram illustrating an example of a data configuration in an exclusive OR operation according to the present embodiment.
  • the memory 110 has a parameter i0 corresponding to the row number i and a 3-bit vector 1 . Are stored in association with each other, and a 3-bit vector 1 () corresponding to the input iO is output.
  • the memory 111 stores the parameter j corresponding to the row number i in association with the parameter j, and outputs a 3-bit vector corresponding to the input j.
  • the exclusive OR operation unit 112 performs an exclusive OR operation on the vector lQ and the vector, and outputs the operation result /? To the memory 113 .
  • FIG. 6 is a diagram showing an example of creating an in-leap reap address.
  • i and :) ' indicate a row number and a column number output from the count control unit 101, and i' indicates a row number output from the bit inversion device 102.
  • ⁇ and indicate the vector data output from the memory 110 and the memory 111
  • lQ + indicates the operation result of the exclusive OR operation unit 112.
  • You. 1 og a " ) + indicates the data output from the memory 113
  • the offset addition result indicates the result of adding the offset address output from the shift register 104 in the adder 105.
  • Data processing is performed for each row from the top row.
  • the row number i is output after the bits of the row number in the binary state are exchanged between the upper and lower bits in the bit inverting device 102.
  • the interleave address generation apparatus by i is controlled to i each exceeds the maximum value is reset, and outputs the sequential address to the column direction two-dimensional array of 2 2 chi 2 3 .
  • the interleaved address generator uses the output i ′ from the bit inverting device 102 as a read address value for the memory 110. it can.
  • the row number and the column number are output individually and the numbers are individually converted, whereby the row rearranging process and the column rearranging process are performed. Can be performed in parallel, so that an interleaved address pattern can be generated with a small memory space and a short processing time.
  • FIG. 7 is a block diagram showing an example of a configuration of an interleaved address generation device according to Embodiment 2.
  • the same components as those in FIG. 4 are denoted by the same reference numerals as those in FIG. 4, and detailed description is omitted.
  • the instantaneous address generator 150 shown in FIG. 7 includes a memory cell array 151 and adds an offset address in accordance with the output timing from the memory 113.
  • the storage cell array 15 1 is output from the bit inverting device 102. After temporarily storing the row number i ', the data is output to the shift register 104.
  • the storage cell array 15 1 is adapted to match the output value from the bit inverter 10 2 with the output from the column converter 10 3 and the shift register 10 4 from the output value i ′. It is composed of a two-stage memory cell array.
  • the output value i, from the bit inverting device 102 is temporarily stored in the memory cell array 151, sequentially output in accordance with the addition timing in the adder 105, and output to the shift register 104. After input, the value shifted by 3 bits is output as the address offset value for the i-th line.
  • the row number and the column number are individually output and the numbers are individually converted, whereby the row rearranging process and the column rearranging process are performed. Can be performed in parallel, so that an in-leave address pattern can be generated with a small memory space and a short processing time.
  • the output timing of the adder can be matched by delaying the output timing of the offset address value by using the temporary storage circuit. Even when the generation speed of the dress value and the generation speed of the column exchange pattern are different, it is possible to generate the instantaneous address pattern.
  • FIG. 8 is a block diagram showing an example of a configuration of an in-leaving address generating apparatus according to the third embodiment.
  • the count control unit 201 outputs the row number i of the two-dimensional array to the memory 202 and the column number i of the two-dimensional array to the memory 203.
  • the memory 202 stores N (i) corresponding to the input i, and outputs N (i) corresponding to i output from the count controller 201 to the multiplier 204.
  • the memory 203 stores M (j) corresponding to the input: i, and controls the count.
  • M (j) corresponding to j output from section 201 is output to adder 205.
  • Multiplier 204 multiplies N (i) output from memory 202 by the number of columns M, and outputs the multiplication result to adder 205.
  • Adder 205 adds the multiplication result output from multiplier 204 to M (j) output from memory 203, and outputs the addition result to magnitude comparison section 206. If the result of the addition output from the adder 205 is smaller than the size of the requested interleaved address, the magnitude comparing unit 206 outputs the result of the addition as an interleaved address, and If the address is larger than the size of the address, the addition result is not output.
  • FIG. 9 is a diagram illustrating an example of a table stored in the memory 202.
  • N (i) is an output corresponding to the input i, i and N (i) have a one-to-one correspondence, and N (i) corresponding to different i takes different values.
  • N (i) 0 is output.
  • FIG. 10 is a diagram illustrating an example of a table stored in the memory 203.
  • M (j) is an output corresponding to the input j
  • j and M (j) have a one-to-one correspondence
  • M (j) corresponding to different js have different values from each other.
  • M (j) 6 when j2 1 is input.
  • M (j) corresponding to j is output according to the table of FIG. Next, an example of the generation of an in-leaved address will be described.
  • FIG. 11A is a diagram showing an example of a row number i and a column number j output from the count control unit 201.
  • FIG. 11B is a diagram showing an example of the converted row numbers and column numbers.
  • the row number i output from the count controller 201 is converted to N (i) according to the table of FIG. 9, and the column number j is converted to M (j) according to the conversion table of FIG.
  • FIG. 11C is a diagram illustrating an example of the addition result output from the adder 205.
  • the adder 205 outputs a value obtained by adding M (j) to the result of multiplying N (i) by the number of columns.
  • a value smaller than the required size of the required interleave address is output as the interleave address among the addition results of FIG. 11C.
  • FIG. 6 is a diagram illustrating an example of a single address.
  • an addition result with a value of 29 or less is output as an infinite address, and a value with an addition result of 30 or more is not output.
  • the row rearranging process and the column rearranging process are performed in parallel, and the row rearranging process and the column rearranging process are performed in parallel.
  • an interleave address node can be generated with a small memory space and a short processing time.
  • the in-leaving address generation device of the third embodiment compared to the first or second embodiment, the same column exchange pattern is used in each row, so that the in-leaving address generating device has a simple configuration. Leave addresses can be generated.
  • FIG. 12 is a block diagram showing a configuration of an in-leaving device according to Embodiment 4 of the present invention.
  • the in-leaving address generator 301 outputs an in-lip address pattern to the memory 303 in accordance with an input instruction for inputting data to the memory.
  • the address counter 302 outputs to the memory 303 sequentially from the head address of the memory in accordance with the data output instruction for outputting the data.
  • the memory 303 sequentially stores data in an address output from the interleave address generator 301, stores predetermined data, and then sequentially outputs data of an address output from the address counter 302. I do.
  • the information sequence is arranged using the interleaved address pattern generated by the interleaved address generating apparatus of the first or second embodiment. By replacing, less High-speed in-leave processing can be performed with a moly.
  • the data is stored in the memory of the address output from the interleave address generator 301, and the data is stored in the memory of the address output from the address counter 302.
  • the data is read out from the memory, but the present invention is not limited to this.
  • Data is stored in the memory at the address output from the address counter 302, and the data is read from the memory at the address output from the interleave address generator 301. May be read to rearrange the data.
  • FIG. 13 is a block diagram showing a configuration of a turbo encoding device according to Embodiment 5 of the present invention.
  • the turbo encoding device 400 mainly includes a recursive convolutional encoder 401, an interleaver 402, and a recursive convolutional encoder 400.
  • Recursive convolutional encoder 410 encodes an input information sequence with a convolutional code, and outputs the encoded information sequence to the outside.
  • Interleaver 402 is configured with the interleave device of Embodiment 4, performs interleave processing on the input information sequence, and recursively folds the interleaved information sequence. Output to the embedded encoder 403.
  • the recursive convolutional encoder 403 performs convolutional coding on the information sequence output from the input / output unit 402 and outputs the coded information sequence to the outside.
  • the input information sequence is subjected to convolutional encoding in a recursive convolutional encoder 401, and the encoded information sequence is output.
  • the input information sequence is subjected to data rearrangement in an interleaver 402, and the rearranged information sequence is subjected to convolutional coding in a recursive convolutional encoder 403, where The converted information sequence is output.
  • the information sequence to be encoded is the output of the information sequence itself and the input of the information sequence.
  • the output from the recursive convolutional encoder 4101, which encodes the convolutional code, and the data once stored in memory before the information sequence is input to the recursive convolutional encoder 4003.
  • the three bits are output as a code sequence for one bit of the information sequence.
  • the input information sequence, the convolutionally encoded information sequence, the data rearrangement, and the convolutional encoding are performed in response to the input of the information sequence in turbo encoding device 400.
  • the output information sequence is output.
  • turbo coding apparatus of the present embodiment high-speed processing can be performed by rearranging the information sequence in the interleaving apparatus of Embodiment 4, so that the error correction capability is improved. Can be raised.
  • the interleaver 402 uses the GF interleave apparatus of the fourth embodiment of the GF interleaving method, so that the code on the receiving side is obtained. It is possible to realize a turbo encoding device 400 with improved error correction capability for sequence decoding.
  • the interleaving apparatus of Embodiment 4 rearranges the information sequence, thereby quickly generating an interleaved address with a small amount of memory, and performing Since it is possible to perform evening reeve, turbo encoding can be performed with a small amount of memory.
  • FIG. 14 is a block diagram showing a configuration of a turbo decoding device according to Embodiment 6 of the present invention.
  • the turbo decoding device 500 includes a soft-decision output decoder 501, an in-leaver 520, a soft-decision output decoder 503, and a interleaver 504. And consists mainly of Soft decision output decoder 501 decodes the input code sequence and outputs it to interleaver 502.
  • the in-universal leaver 502 sorts the code sequence output from the soft-decision output decoder 501 and outputs it to the soft-decision output decoder 503.
  • Soft-decision output decoder 503 decodes the code sequence output from interleaver 502 and outputs the decoded code sequence to din-leaver 504.
  • a code sequence convolutionally coded by the turbo coding apparatus or the like according to Embodiment 5 is decoded in soft-decision output decoder 501, and the obtained soft-decision output is converted to an in-night signal. 0 is output to 2.
  • the soft-decision output output from soft-decision output decoder 501 is rearranged in a deinterleaving sequence in interleaver 502, and output to soft-decision output decoder 503.
  • the de-sequence sequence output from the decoder 503 is decoded together with the information sequence received by the soft-decision output decoder 503, and the obtained soft-decision output is decoded. Output to 4.
  • the soft-decision output output from the soft-decision output decoder 503 is subjected to data rearrangement in the interleaver 504, and the rearranged data sequence is output to the soft-output decoder 501 and outside. Is done.
  • the data sequence output from the interleaver 504 is output to the soft-output decoder 501, and used as reliability information in the second and subsequent evening decoding processes.
  • the convolutionally coded code sequence is output from the soft-decision output decoder 501 to the reliability of the de-sequence sequence output from the din / night liver 504.
  • the decoding using the information is performed, and the obtained soft decision output is It is output to the receiver 502.
  • turbo decoding device of the present embodiment high-speed processing can be performed by rearranging the information sequence by the inter-live device of the fourth embodiment.
  • the error correction capability can be improved.
  • the error correction is performed by using the in-leave apparatus of the fourth embodiment for the interleaver 502 and the din-leaver 504. It is possible to realize a turbo decoder 500 with improved performance.
  • the evening decoding apparatus of the present embodiment by rearranging the information sequence in the interleaving apparatus of the fourth embodiment, the memory required for processing can be reduced. It is possible to perform evening coding with a small memory.
  • FIG. 15 is a block diagram showing a configuration of a communication terminal apparatus according to Embodiment 7 of the present invention.
  • a communication terminal device 600 includes an antenna 600, a reception unit 602, a transmission unit 603, a demodulation unit 604, a modulation unit 605, and a decoding process.
  • Unit 606 an encoding processing unit 607, an audio codec unit 608, a data input / output unit 609, a speaker 610, and a microphone 611. It is composed of
  • the decoding processing section 606 is composed of a din / reave section 614, a rate matching section 615, and an error correction decoding section 616.
  • the coding processing section 607 includes an error correction coding section 617, a rate matching section 618, and an in-leave section 610.
  • the error correction coding unit 6 17 is configured using the interleaving device of the fourth embodiment or the turbo coding device 400 of the fifth embodiment.
  • error correction decoding unit 6 16 is configured to use the interleaving device of the fourth embodiment or the evening decoding device 500 of the sixth embodiment for non-speech decoding. Is done.
  • interleaving section 6 14 and the interleaving section 6 19 are configured using the embodiment 4 inter-leave apparatus.
  • Antenna 6001 transmits and receives signals.
  • Receiving section 602 performs radio processing on the received signal from antenna 601 and outputs the radio-processed received signal to demodulating section 604.
  • Transmitting section 603 performs radio processing on the transmission signal output from modulating section 605 and transmits the signal to antenna 601.
  • Demodulating section 604 demodulates the received signal output from receiving section 602 using despreading apparatus 612 and outputs the demodulated signal to dinterleaving section 614.
  • Modulating section 605 modulates the transmission signal output from in-leaving section 6 19 using spreading apparatus 6 13 and outputs the modulated signal to transmitting section 6 03.
  • Dinter leave section 614 performs data rearrangement processing on the demodulated signal output from demodulation section 604, and outputs the rearranged data to rate matching section 615.
  • the rate matching unit 6 15 adjusts the length of the data output from the din / leave unit 6 14 to a length that allows error correction processing, and performs error correction decoding on the adjusted data. Output to section 6 16
  • Error correction decoding section 616 performs error correction on the data output from rate matching section 615, and outputs the data after error correction to voice codec section 608.
  • the error correction coding section 617 performs error correction coding on the transmission data output from the voice codec section 608 in the evening, and outputs the result to the rate matching section 618.
  • Rate matching section 6 18 adjusts the transmission data output from error correction encoding section 6 17 to a length required for interleaving, and outputs the adjusted data to in-leave section 6 19.
  • the in-trip unit 6 19 performs a rearrangement process on the transmission data output from the rate matching unit 6 18 and outputs the result to the modulation unit 6 05.
  • the audio codec 608 encodes the audio signal output from the microphone 611 and outputs it to the error correction encoder 617 as transmission data.
  • audio codec section 608 decodes the received data output from error correction decoding section 616, and outputs the decoded audio data to speaker 610.
  • the microphone 6111 outputs the input voice to the voice codec 6608 as voice data.
  • the speaker 610 outputs the audio data output from the audio codec section 608 as audio.
  • the voice When transmitting voice, the voice is converted into an analog signal (hereinafter referred to as “AD conversion”) into a voice signal in the microphone 611, output to the voice codec section 608, and is encoded in the voice codec section 608.
  • the data is convolutionally coded by the error correction coding unit 617 and output to the rate matching unit 618 as transmission data.
  • the non-speech data is sent to the error correction coding unit 617 via the data input / output unit 609 in accordance with the data transfer rate.
  • the data is then convolutionally coded and output to the rate matching unit 618 as transmission data.
  • the transmission data is adjusted to the length required for the interleave processing in the rate matching section 618, rearranged in the interleave section 610, and subjected to digital modulation and digital-analog conversion ( Hereafter, it is subjected to DA conversion), subjected to wireless processing in the transmitting section 603, and transmitted via the antenna 601.
  • the received signal is received via an antenna 601, subjected to radio processing and AD conversion in a receiving section 602, digitally demodulated in a demodulating section 604, and output to the interleaving section 614 as received data.
  • the received data is rearranged in the din / leave section 614, the data length is adjusted in the rate matching section 615 to an error-correctable length, and the error-correction decoding section 616 Is output to
  • the received data is an audio signal
  • the received data is Viterbi-decoded in an error correction decoding unit 616, is audio-decoded and DA-converted in an audio codec 608, and is output from a speaker 610. Output as audio.
  • the error correction decoding unit 616 performs turbo decoding according to the data transfer rate, and outputs the data to the outside via the data input / output unit 609.
  • the turbo code using the interleave apparatus of the fourth embodiment for the error correction coding apparatus and the error correction decoding apparatus for non-speech data is provided.
  • a decoding device and a turbo decoding device it is possible to transmit and receive non-speech communication with communication characteristics of lower bit to error rate and higher transmission quality.
  • the configuration of the encoder and receiver included in the turbo code and the decoding is capable of high-speed processing, and is configured by an in-leave device with a reduced amount of memory.
  • a communication terminal device 600 with a reduced amount of memory can be obtained.
  • the force communication method that describes an example applied to CDMA communication is not limited to this, and the spreading device 613 in the modulation section 605 and the inverse communication section in the demodulation section 604
  • the present invention can be applied to other communication systems.
  • FIG. 16 is a block diagram showing a configuration of a base station apparatus according to Embodiment 8 of the present invention.
  • the base station apparatus 70 ⁇ shown in FIG. 16 includes an antenna 701, a reception section 720, a transmission section 703, a demodulation section 704, a modulation section 705, and a decoding section. It is mainly composed of a processing unit 706, an encoding processing unit 707, and a data input / output unit 708.
  • the decoding processing unit 706 includes a dinterleaving unit 709, a rate matching unit 710, and an error correction decoding unit 711.
  • the encoding processing section 707 includes an error correction encoding section 712, a rate matching section 713, and an in-leave section 714.
  • the error correction coding unit 712 uses the overnight address generator 100 or 200 of the first embodiment or the nighttime encoder 400 of the fourth embodiment. It is composed.
  • error correction decoding unit 7111 is configured using the interleaving device according to the fourth embodiment or the turbo decoding device 500 according to the fifth embodiment for non-voice data.
  • the dinning and leaving part 709 and the inning and leaving part 714 are configured by using the inning leave device of the fourth embodiment.
  • the antenna 701 transmits and receives signals.
  • Receiving section 702 performs radio processing on the received signal from antenna 701, and outputs the received signal to demodulating section 704.
  • Transmitting section 703 performs radio processing on the transmission signal output from modulating section 705 and outputs the result to antenna 701.
  • Demodulating section 704 demodulates the received signal output from receiving section 702 using despreading apparatus 715 and outputs the demodulated signal to dinterleaving section 709.
  • Modulating section 705 modulates the transmission signal output from in-leaving section 714 using spreading apparatus 716 and outputs the result to transmitting section 703.
  • Dinter leave section 709 performs a reordering process on the demodulated signal output from demodulation section 704, and outputs the reordered data to rate matching section 7110.
  • the rate matching unit 710 adjusts the length of the data output from the din-leave unit 709 to a length that enables error correction processing, and corrects the data whose length has been adjusted. Output to the decoding section 7 1 1.
  • the error correction decoding section 711 performs decoding and error correction of the data output from the rate matching section 710, and outputs the data after the error correction to the data input / output section 708.
  • Error correction coding section 712 performs error correction coding on the transmission data output from data input / output section 708, and outputs the result to rate matching section 713.
  • Rate matching section 7 13 adjusts the transmission data output from error correction encoding section 7 12 to a length required for interleaving processing, and outputs the adjusted data to in-leave section 7 14.
  • Interleaving section 714 performs rearrangement processing on the transmission data output from rate matching section 713 and outputs the result to modulation section 705.
  • Data input / output section 708 outputs data to be transmitted to error correction encoding section 712, and outputs received data output from error correction decoding section 711 to the outside. Next, the operation at the time of transmission by base station apparatus 700 will be described.
  • the transmission data is turbo-coded and convolutionally coded according to the data transfer speed or type in the error correction coding unit 712 via the data input / output unit 708, and rate matching is performed as the transmission data. Output to the section 7 13.
  • the transmission data is adjusted to the length necessary for the interleaving process in the rate matching section 713, rearranged in the interleaving section 714, and subjected to digital modulation and DA conversion in the modulation section 705.
  • the signal is wirelessly processed by the transmitting unit 703 and transmitted via the antenna 701. Next, the operation at the time of reception by base station apparatus 700 will be described.
  • the received signal is received via the antenna 701, subjected to radio processing and AD conversion in the receiving unit 702, digitally demodulated in the demodulating unit 704, and output as received data to the dinning and leaving unit 709 Is done.
  • the received data is rearranged in a din / leave section 709, the length of the data is adjusted in a rate matching section 710 to an error-correctable length, and an error-correction decoding section 711 Is output to
  • the received data is turbo-decoded in the error correction decoding unit 711 according to the data transfer rate, and is output to the outside via the data input / output unit 708.
  • the error correction coding apparatus and the error correction decoding apparatus include the turbo encoding apparatus and turbo decoding using the instantaneous address generation apparatus of the first embodiment.
  • Transmission and reception can be performed with high transmission quality communication characteristics of Bit to Error Rate.
  • the turbo coding apparatus 400 of the fifth embodiment is added to the error correction coding section 71 2, and the error correction decoding section 71 1 1
  • the turbo decoding apparatus 500 of the sixth embodiment it is possible to obtain a base station apparatus 700 having lower BER and high transmission quality communication characteristics for non-voice communication.
  • the configuration of the encoder and receiver included in the encoding and decoding can perform high-speed processing.
  • the memory By configuring the memory with an in-leaving device with a reduced amount of memory, the in-leaving can be performed at high speed.
  • the communication method is not limited to this, and the spreading device 716 in the modulating unit 705 and the demodulating unit 704 By replacing the despreading device 715 with a modulator and a demodulator corresponding to each communication system, it can be applied to other communication systems.
  • an interleave address pattern can be generated with a small memory space and a short processing time.

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Description

明 細 インターリーブアドレス生成装置及びィン夕一リーブアドレス生成方法
技術分野
本発明は、 ィン夕ーリーブァドレス生成装置及びィン夕ーリーブアドレス生 成方法に関し、 特に通信端末装置又は基地局装置に用いて好適なィンターリー プアドレス生成装置及びィンターリープアドレス生成方法に関する。 背景技術
従来、 ィン夕一リーブァドレス生成装置及びィン夕一リーブァドレス生成方 法としては、特開平 7— 2 1 2 2 5 0号公報に記載されているものなどがある。 現在、 第三世代通信システムの世界標準化の動きが進められている中、 イン 夕一リーブに関する標準化案が提案されており、 G Fインターリーブは、 現在 検討されているインターリ一ブ方法の一つである。
この G Fインターリーブは、 行数 N二 2 列数 M= 2。の二次元配列上で処理 を行うブロックイン夕一リーブの一つである。 G Fイン夕一リーブは、 第 1行 目から順次 N行目まで各行ごとに区切られた長さ Mのビット系列に対して異な る順序でビット入れ替え （以後、 列交換と呼ぶ） を行い、 さらにビット反転法 による順序で行交換を行った行列に対して、 第 1列目の第 1行目から各列を上 から下に進んで第 M列目の第 N行目まで読み出すことにより、 インターリーブ ァドレスパターンを生成する方式である。
上記のブロックサイズの行列 2次元配列において、 列変換ノ、'夕一ン Ti( j )を 算出してィン夕一リ一プアドレスパ夕一ンを生成する例について説明する。 図 1は、 従来の G Fインターリーブに用いられる列交換装置の構成を示すブ 口ック図である。
図 1において、 メモリ 1 1は、 入力された行番号 i(0≤ i<N)に対応する べクトル alQを排他的論理和演算器 13に出力する。 メモリ 12は、 入力され た列番号を j(0≤ jく M)に対応するべクトル を排他的論理和演算器 13に 出力する。排他的論理和演算器 13は、 ひ 1Qと との排他的論理和を計算して、 計算結果/?をメモリ 14に出力する。
メモリ 14は、 計算結果/?に基づいて第 i行目に対する列変換パターン ） を出力する。 ττ )は、 以下の式 （ 1) より求められる。 log" (ひ,0 + j) for 7 = 0,1,. ,., -2
(1) for I =M -1 また、 メモリ 1 1、 メモリ 12、 及びメモリ 14における変換は、 図 2に示 す変換テーブルを用いて行われる。
図 2は、 GFイン夕一リーブに用いられる変換テーブルを示す図である。 図 2において、 変換テーブルは、 ガロア体のべき表現のべき数と、 ガロア体 の多項式基底によるべクトル表現とを対応付けたテーブルである。
べクトル表現は、 メモリ 1 1及びメモリ 12において出力されるべクトルで あり、 メモリ 14において入力されるべクトルである。 べき表現のべき数 1 o ga 3は、 メモリ 1 1及びメモリ 12において入力される値であり、 メモリ 1 4において出力される値である。
ここで、 第 i行目の列変換パターンは、 以下に示す動作により求まる。 メモ リ 1 1において行番号 iに対応するパラメ夕 iOを求めることにより、パラメ夕 iO に対応するべクトルひ lQが出力される。 排他的論理和演算器 13においてメ モリ 1 1とメモリ 12から出力されたひ' °と の排他的論理和を計算し、 メモ リ 14において計算結果/?に対応する 10 ga 5が出力される。
メモリ 1 1のァドレス値 iを固定させ、 メモリ 12のァドレス力値： iを 0か らインクリメントさせることで、第 i行目に対する列変換パターン 7Ti j)が生成 される。
次にィン夕ーリーブァドレス生成の例を示す。
図 3 A、 図 3 B、 図 3 C、 及び図 3 Dは、 イン夕一リーブアドレス生成の過 程を示す図である。
以下、 8 X 4の二次元配列上においてサイズが 3 0のィンターリープアドレ スパターンを作成する例について説明する。
最初に、 インタリ一プアドレス生成装置は、 メモリ上に 0から 7のアドレス を並べ替えたィンターリープアドレスパターンをメモリ上の列方向 （i=0、 j=0~7) に記憶する。
同様に、 イン夕リーブアドレス生成装置は、 異なる並べ替え方で 0から 7の ァドレスを並べ替えたィン夕一リーブァドレスパターンをメモリ上の次の行以 降 （i=l~3、 j=0~7) にそれそれ記憶する。 記憶した結果を図 3 Aに示す。 次に、 インターリーブアドレス生成装置は、 行単位の入れ替え処理を行う。 具体的には、 i= lの行と i= 2の行とを入れかえる。 入れ替えた結果を図 3 Bに 示す。
次に、 インターリーブアドレス生成装置は、 記憶した値に行単位でオフセッ トアドレスを加算する。 具体的には、 iの値に列成分の数を乗算した値を加算 する。 例えば、 2列目の値には、 iの値 2に成分の数 8を乗算した値 1 6をそ れそれ加算する。 3列目の値には、 iの値 1に成分の数 8を乗算した値 8をそ れそれ加算する。 4列目の値には、 iの値 3に成分の数 8を乗算した値 2 4を それそれ加算する。 加算結果を図 3 Cに示す。
次に、 インターリーブアドレス生成装置は、 列方向にアドレスをメモリから 取りだして、 作成するィン夕ーリ一プアドレスパターンのサイズより小さいァ ドレスのみを出力する。 具体的には、 図 3 Cにおいて i= 0、 j=0に格納されて いる値 7を出力し、 次に i= 2、 j=0に格納されている値 2 0、 i= l、 j=0に格納 されている値 1 4、 i= 3、 j=0に格納されている値 2 9を出力する。 その後、 i= 0、 j= lに格納されている値 3を出力し、 次に i= 2、 j= lに格納されている値 2 2、 i= l、 j= lに格納されている値 1 2、 i= 3、 j= lに格納されている値 2 6を出力する。 同様に、 インタ一リーブアドレス生成装置は、 メモリに記憶さ れた値を列方向の順で取り出して、 インターリーブアドレスパターンとして出 力する。 図 3 Dに出力されたィン夕ーリーブァドレスパターンを示す。
しかしながら、 従来のイン夕一リーブアドレス生成方法では、 所定の単位で 生成されるィン夕ーリ一プアドレスパターンをメモリに展開した後、 行の入れ 替え処理及びオフセヅトアドレスの加算を行うため、 ィン夕一リブアドレスノ ターンを生成するために大きなメモリ空間と多くの処理時間が必要になる問題 がある。 発明の開示
本発明の目的は、 少ないメモリ空間と少ない処理時間でインターリープアド レスパターンを生成するィン夕ーリーブァドレス生成装置及びィン夕一リーブ ァドレス生成方法を提供することである。
この目的は、 インターリ一プアドレス生成において、 行の並べ替え処理と列 の並べ替え処理とを並列に行い、 この行の並べ替え処理及び列の並べ替え処理 と、 オフセットアドレスの加算処理とを連続で行い、 インタ一リーブアドレス を作成することにより達成される。
図面の簡単な説明
図 1は、 従来の G Fイン夕一リーブに用いられる列交換装置の構成を示すブ ロック図、
図 2は、 G Fイン夕一リーブに用いられる変換テーブルを示す図、 図 3 Aは、 ィン夕一り一プアドレス生成の過程を示す図、 図 3 Bは、 ィン夕ーリ一プアドレス生成の過程を示す図、
図 3 Cは、 ィン夕一リープアドレス生成の過程を示す図、
図 3 Dは、 ィン夕ーリーブァドレス生成の過程を示す図、
図 4は、 本発明の実施の形態 1に係るインターリーブアドレス生成装置の構 成を示すプロック図、
図 5は、 上記実施の形態の排他的論理和演算におけるデ一夕構成の例を示す 図、
図 6は、 ィンターリーブァドレス作成の例を示す図、
図 7は、 実施の形態 2に係るィンターリープアドレス生成装置の構成の例を 示すブロック図、
図 8は、 実施の形態 3に係るインターリーブアドレス生成装置の構成の例を 示すブロック図、
図 9は、 メモリが記憶するテーブルの例を示す図、
図 1 0は、 メモリが記憶するテーブルの例を示す図、
図 1 1 Aは、 カウン夕制御部 2 0 1から出力される行番号 iと列番号： iの例 を示す図、
図 1 1 Bは、 変換された行番号と列番号の例を示す図、
図 1 1 Cは、 加算器から出力される加算結果の例を示す図、
図 1 1 Dは、 インターリーブアドレス装置 2 0 0から出力されるイン夕一リ ーブァドレスの例を示す図、
図 1 2は、 本発明の実施の形態 4に係るイン夕一リーブ装置の構成を示すブ ロック図、
図 1 3は、 本発明の実施の形態 5に係るターボ符号化装置の構成を示すプロ ック図、
図 1 4は、 本発明の実施の形態 6に係る夕一ボ復号化装置の構成を示すプロ ック図、
図 15は、 本発明の実施の形態 7に係る通信端末装置の構成を示すブロック 図及び、
図 16は、 本発明の実施の形態 8に係る基地局装置の構成を示すプロック図 である。
発明を実施するための最良の形態
以下、 本発明の実施の形態について、 図面を用いて説明する。
(実施の形態 1)
実施の形態 1のイン夕一リ一プアドレス生成装置は、 行の並べ替え処理と列 の並べ替え処理とを並列に行う。
図 4は、 本発明の実施の形態 1に係るィン夕一リーブァドレス生成装置の構 成を示すプロック図である。
図 4に示すインターリーブアドレス生成装置 100は、 カウン夕制御部 10 1と、 ビット反転装置 102と、 列変換装置 103と、 シフ トレジス夕 104 と、 加算器 105と、 大小比較部 106と、 から主に構成される。
また、 列変換装置 103は、 メモリ 110と、 メモリ 111と、 メモリ 11 3と、 排他的論理和演算器 112と、 から構成される。
図 4において、 カウン夕制御部 101は、 2次元配列の行番号 i(0≤ i<2 2)をビット反転装置 102に出力し、 2次元配列の列番号 j(0≤ j<23)をメ モリ 111に出力する。
例えば、 カウン夕制御部 101は、 22 x 23の 2次元配列のアドレスを出力 する場合、 行番号 i = 0、 列番号 j = 0を出力し、 次に、 行番号 i二 1、 列番 号： i=0を出力する。 その後、 行番号 i = 2、 列番号 j=0を出力し、 行番号 i = 3、 列番号 j =0を出力する。 次に、 行番号 i = 0、 列番号 j = lを出力する。 このように、 行番号 iの値 が最大値 3を越える毎に列番号: iの値を増加させ、 i = 0に設定して出力し、 行番号 i = 3、 列番号 j = 7の組み合わせまで出力する。
ビット反転装置 1 0 2は、 カウン夕制御部 1 0 1から出力された行番号 iを 二進数の状態でビット反転を行い、 ビット反転を行った行番号 i ' をメモリ 1 1 0とシフトレジス夕 1 0 4に出力する。 具体的には、 ビット反転装置 1 0 2 は、 二進数化した行番号の上位の桁と下位の桁とを入れ替える。 すなわち、 最上位の桁と最下位の桁の値を入れ替え、 2番目に上位の桁と 2番目に下位の 桁とを入れ替える。 以下、 同様に上位の桁と下位の桁を入れ替える。
メモリ 1 1 0は、 各行に異なる i0をひ1。に代入した値を記憶し、 入力された i ' に対応する iOを求め、 iOに対応するひ '°を排他的論理和演算器 1 1 2に出 力する。
メモリ 1 1 1は、 各行に異なる jを （0≤j < M)に代入した値を記憶し、 入力された jに対応する を排他的論理和演算器 1 1 2に出力する。
排他的論理和演算器 1 1 2は、 メモリ 1 1 0から出力されたひ '°と、 メモリ 1 1 1から出力された との排他的論理和を計算して、計算結果をメモリ 1 1 3に出力する。
メモリ 1 1 3は、 排他的論理和演算器 1 1 2の計算結果と対応する列交換パ ターンを記憶し、 入力された計算結果に対応する列交換パターンを加算器 1 0 5に出力する。
シフトレジス夕 1 0 4は、 ビヅト反転装置 1 0 2からの出力値をビヅトシフ トして、 これをァドレスオフセット値として加算器 1 0 5に出力する。
加算器 1 0 5は、 シフトレジス夕 1 0 4からの出力と列変換装置 1 0 3から の出力を加算して、 加算結果を大小比較部 1 0 6に出力する。
大小比較部 1 0 6は、 加算器 1 0 5から出力された加算結果をイン夕一リ一 ブサイズと比較し、 ィン夕ーリーブサイズ以内の加算結果をァドレス値として 出力する。
次に、 本実施の形態のィン夕一リーブアドレス生成装置におけるにデ一夕処 理ついて説明する。
以下の説明では、 イン夕一リーブサイズ L = 3 0、 N ( = 2 r) X M ( = 2 C) ブロックサイズで r = 2、 C = 3、 ガロア体 G F (23)で表される次数 3の原始 多項式を x3 + x + 1としてその原始多項式の根をひとした例について説明す る。 また、 ガロア体 G F (23)上のすべての元は、 すべてひのべき乗で表現でき る。
図 5は、 本実施の形態の排他的論理和演算におけるデータ構成の例を示す図 である。
メモリ 1 1 0は、 行番号 iに対応するパラメ夕 i0 と 3ビットのべクトルひ1。 とを対応づけて記憶し、 入力された iOに対応する 3ビットのべクトルひ 1()が出 力される。
メモリ 1 1 1は、 行番号 iに対応するパラメタ jと とを対応づけて記憶し、 入力された jに対応する 3ビットのべクトル が出力される。
排他的論理和演算器 1 1 2においてベクトルひ lQとべクトル との排他的論 理和が行われ、 演算結果/?がメモリ 1 1 3に出力される。
メモリ 1 1 3において、 演算結果/?に対応する列置き換えデ一夕が出力され る。
次に、 本実施の形態に係るイン夕一リーブアドレス生成装置のデータ処理に ついて説明する。
図 6は、 ィン夕一リープアドレス作成の例を示す図である。
図 6において、 i及び：) 'は、 カウン夕制御部 1 0 1から出力される行番号及 び列番号を示し、 i ' は、 ビット反転装置 1 0 2から出力される行番号を示す。 また、 ひ ω及び は、 メモリ 1 1 0及びメモリ 1 1 1から出力されるベクトル デ一夕を示し、 ひ lQ+ は、 排他的論理和演算器 1 1 2における演算結果を示 す。 1 o gaひ" )+ は、 メモリ 1 13から出力されるデ一夕を示し、 オフセッ ト加算結果は、 加算器 105においてシフトレジス夕 104から出力されたォ フセットアドレスを加算した結果を示す。
また、 データ処理は、 上の列から一列ごとに行われる。
最初に、 カウン夕制御部 101において、 行番号 i = 0、 列番号 j = 0が出 力される。 行番号 iは、 ビット反転装置 102において二進数状態の行番号の ビットを上位と下位で入れ替えた後、 出力する。 行番号 i = 0は、 2ビットの 二進数で表すと 「00」 であり、 上位ビッ卜と下位ビットを入れ替えると 「0 0」 となり、 行番号 i' =0が出力される。
メモリ 1 10において、 行番号 i' に対応するひ1 Dが出力される。 行番号 i' =0が入力された場合、 ひ lQ= ( 1， 0， 0) が出力される。
メモリ 1 1 1において、 行番号： iに対応する が出力される。行番号： i = 0 が入力された場合、 = (1, 0, 0) が出力される。
排他的論理和演算器 1 12において、 メモリ 1 10から出力されたひ とメ モリ 1 1 1から出力された との排他的論理和が計算される。 ひ1 Q= ( 1 , 0, 0) 、 = (1, 0， 0) の場合、 ひ'°+ = (0, 0, 0) が出力される。 メモリ 1 13において、 排他的論理和演算器 1 12から出力された計算結果 ひ '。+ に対応する列置き換えデ一夕 1 o ga (al0+aJ) が出力される。 ひ'。 + «·«= (0, 0, 0) の場合、 列置き換えデ一夕として 4が出力される。
加算器 105において、 列番号 jの総数に i' を乗算した値が列置き換えデ 一夕に加算され、 加算結果が出力される。 列置き換えデ一夕が 4、 i' =0、 列番号：)'の数が 8である場合、 ィン夕ーリプアドレスとして 7が出力される。
i= l、 j =0の場合のイン夕リーブアドレスが出力された後、 カウン夕制 御部 101において、 行番号 i = l、 列番号 j = 0が出力され、 上記と同様の 処理が行われて、 インターリブアドレスとして 20が出力される。
以下、 i = 2、 j = 0の場合の処理、 i = 3、 j = 0の場合の処理が行われ る。 i = 3となり iが最大値を越えると jがインクリメントされ、 i = 0に値 がリセットされて、 次に、 i = 0、 j = 1の場合の処理が行われる。
このように、 インターリーブアドレス生成装置は、 iが最大値を越える毎に iがリセットされるように制御することにより、 2 2χ 2 3の 2次元配列に対して 列方向に順次アドレスを出力する。また、インタ一リーブアドレス生成装置は、 メモリ 1 1 0に対する読み出しアドレス値として、 ビット反転装置 1 0 2から の出力 i ' を用いるために、 前記の 2次元配列において行交換も同時に行うこ とができる。
このように、 実施の形態 1のインターリーブアドレス生成装置によれば、 行 番号と列番号を個々に出力して個々に番号の変換を行うことにより、 行の並べ 替え処理と列の並べ替え処理とを並列に行うことができるので、 少ないメモリ 空間と少ない処理時間でインターリーブアドレスパターンを生成することがで きる。
なお、 上記説明では、 イン夕一リブアドレスパターンのサイズが 3 0、 プロ ックサイズが 2 2x 2 3である場合のィン夕ーリーブァドレス生成について説明 しているが、 記憶するメモリデータの変更とシフトレジス夕 1 0 4のシフト数 を cビットにすることにより、 任意のデータ数 Lに対する N ( 2 r) x M ( 2 C) のプロックイン夕一リーブを行うことができる。
(実施の形態 2 )
図 7は、 実施の形態 2に係るインターリーブアドレス生成装置の構成の例を 示すブロック図である。 但し、 図 4と共通する構成については図 4と同一番号 を付し、 詳しい説明を省略する。
図 7のィン夕ーリーブァドレス生成装置 1 5 0は、 記憶セルアレイ 1 5 1を 具備し、 オフセットアドレスをメモリ 1 1 3からの出力のタイミングに合わせ て加算する点が、 図 4と異なる。
図 7において、 記憶セルアレイ 1 5 1は、 ビット反転装置 1 0 2から出力さ れた行番号 i ' を一時記憶した後、 シフ トレジス夕 1 0 4に出力する。
例えば、 記憶セルアレイ 1 5 1は、 ビット反転装置 1 0 2からの出力値 i ' に対して、 列変換装置 1 0 3からの出力とシフトレジス夕 1 0 4から出力の夕 ィミングを合わせるために、 2段の記憶セルアレイで構成される。
そして、 ビヅ ト反転装置 1 0 2からの出力値 i， は、 記憶セルアレイ 1 5 1 に一時保持され、 加算器 1 0 5における加算タイミングに合わせて順次出力さ れ、 シフトレジス夕 1 0 4に入力して、 3ビットシフトした値が、 第 i ' 行目 に対するァドレスオフセット値として出力される。
このように、 実施の形態 2のインターリーブアドレス生成装置によれば、 行 番号と列番号を個々に出力して個々に番号の変換を行うことにより、 行の並べ 替え処理と列の並べ替え処理とを並列に行うことができるので、 少ないメモリ 空間と少ない処理時間でイン夕一リーブアドレスパターンを生成することがで ぎる。
さらに、 実施の形態 2のインターリーブアドレス生成装置によれば、 一時記 憶回路を用いてオフセットアドレス値の出力タイミングを遅延させることによ り、 加算器の出力タイミングを合わせることができるので、 オフセットァドレ ス値の生成と列交換パターンの生成速度が異なる場合でも、 ィン夕ーリーブァ ドレスパターンを生成することができる。
(実施の形態 3 )
図 8は、 実施の形態 3に係るイン夕一リーブアドレス生成装置の構成の例を 示すブロック図である。
図 8において、 カウン夕制御部 2 0 1は、 2次元配列の行番号 iをメモリ 2 0 2に出力し、 2次元配列の列番号： iをメモリ 2 0 3に出力する。
メモリ 2 0 2は、 入力された iに対応する N ( i ) を記憶し、 カウン夕制御 部 2 0 1から出力された iに対応する N ( i ) を乗算器 2 0 4に出力する。 メモリ 2 0 3は、 入力された： iに対応する M ( j ) を記憶し、 カウン夕制御 部 201から出力された jに対応する M ( j) を加算器 205に出力する。 乗算器 204は、 メモリ 202から出力された N (i) に列数 Mを乗算し、 乗算結果を加算器 205に出力する。
加算器 205は、 メモリ 203から出力された M ( j ) に乗算器 204から 出力された乗算結果を加算し、 加算結果を大小比較部 206に出力する。 大小比較部 206は、 加算器 205から出力された加算結果が要求されたィ ン夕ーリーブァドレスのサイズより小さい場合、 加算結果をィンターリープア ドレスとして出力し、 加算結果が要求されたィン夕ーリ一プアドレスのサイズ 以上の場合、 加算結果を出力しない。
次に、 メモリ 202の変換動作について説明する。
図 9は、 メモリ 202が記憶するテーブルの例を示す図である。
図 9において N ( i) は入力 iに対応する出力であり、 iと N (i) は、 1 対 1で対応し、 異なる iに対応する N (i) は、 お互いに異なる値をとる。 メモリ 202は i = 0が入力された場合、 N (i) =2を出力する。 メモリ 202は i= 1が入力された場合、 N (i) = 3を出力する。 メモリ 202は
1 = 2が入力された場合、 N (i) =0を出力する。 メモリ 202は i = 3が 入力された場合、 N (i) = 1を出力する。
次に、 メモリ 203の変換動作について説明する。
図 10は、 メモリ 203が記憶するテーブルの例を示す図である。
図 10において M ( j ) は入力 jに対応する出力であり、 jと M ( j ) は、 1対 1で対応し、 異なる jに対応する M (j ) は、 お互いに異なる値をとる。 メモリ 203は： i二 0が入力された場合、 M ( j) =3を出力する。 メモリ
202は j二 1が入力された場合、 M (j ) = 6を出力する。 メモリ 202は j =2が入力された場合、 M (j ) =4を出力する。 メモリ 202は j =3が 入力された場合、 M (j) =2を出力する。 同様に i二 4~7の場合も図 10 のテーブルに従って jに対応する M ( j ) を出力する。 次にィン夕一リーブァドレス生成の例を示す。
図 1 1Aは、 カウン夕制御部 20 1から出力される行番号 iと列番号 jの例 を示す図である。
カウン夕制御部 20 1は、 22 x 23の 2次元配列のアドレスを出力する場合、 行番号 i = 0、 列番号 j = 0を出力し、 次に、 行番号 i = 1、 列番号 j = 0を 出力する。 その後、 行番号 i = 2、 列番号 j = 0を出力し、 行番号 i = 3、 列 番号 j =0を出力する。
次に、 行番号 i = 0、 列番号 j = lを出力する。 このように、 行番号 iの値 が最大値 3を超える毎に列番号 jの値を増加させ、 i = 0に設定して出力し、 行番号 i = 3、 列番号 i = 7の組み合わせまで出力する。
図 1 1Bは、 変換された行番号と列番号の例を示す図である。
カウン夕制御部 20 1から出力された行番号 iは、図 9のテーブルに従って、 N ( i) に変換され、 列番号 jは、 図 10の変換テーブルに従って M ( j ) に 変換される。
例えば、 カウン夕制御部 20 1から行番号 i = 0、 列番号 j =0を出力され た場合、 メモリ 202から N ( i) = 2が出力され、 メモリ 203から M (j ) = 3が出力される。
図 1 1 Cは、 加算器 205から出力される加算結果の例を示す図である。 加算器 205において、 N (i) に列数を乗算した乗算結果に M ( j ) を加 算した値が出力される。
例えば、 N (i) =2、 M ( j ) =3の場合、 列数 8に N (i) を乗算して M (j ) を加算した値 1 9が出力される。
大小比較部 206において、 図 1 1 Cの加算結果の中で、 加算結果が要求さ れたィン夕一リーブァドレスのサイズより小さい値がィンターリープアドレス として出力される。
図 1 1 Dは、 イン夕一リーブアドレス装置 200から出力されるインターリ 一プアドレスの例を示す図である。
例えば、 要求されたイン夕一リーブアドレスのサイズが 3 0である場合、 値 が 2 9以下である加算結果がィン夕ーリーブァドレスとして出力され、 加算結 果が 3 0以上の値は出力されない。
このように、 実施の形態 3のインターリーブアドレス生成装置によれば、 行 の並べ替え処理と列の並べ替え処理とを並列処理で行い、 この行の並べ替え処 理及び列の並べ替え処理と、 オフセットアドレスの加算処理とを連続して行う ことにより、 少ないメモリ空間と少ない処理時間でィンターリープアドレスノ 夕一ンを生成することができる。
さらに、 実施の形態 3のイン夕一リーブアドレス生成装置によれば、 実施の 形態 1または 2と比較して、 それそれの行で同じ列交換パターンを用いること により、 簡易な構成でイン夕一リーブアドレスを生成することができる。
(実施の形態 4 )
図 1 2は、 本発明の実施の形態 4に係るイン夕一リーブ装置の構成を示すブ ロック図である。
図 1 2において、 イン夕一リーブアドレス生成装置 3 0 1は、 データがメモ リに入力される入力指示に従ってィン夕ーリプアドレスパターンをメモリ 3 0 3に出力する。
アドレスカウン夕 3 0 2は、 デ一夕を出力するデ一夕出力指示に従ってメモ リの先頭ァドレスから順にメモリ 3 0 3に出力する。
メモリ 3 0 3は、 インターリーブアドレス生成装置 3 0 1から出力されるァ ドレスにデータを順次記憶し、 所定のデータを記憶した後、 アドレスカウン夕 3 0 2から出力されるアドレスのデータを順次出力する。
このように、 本実施の形態のイン夕一リーブ装置によれば、 実施の形態 1又 は実施の形態 2のィン夕ーリーブァドレス生成装置で生成されたィンターリー プアドレスパターンを用いて情報系列の並べ替えを行うことにより、 少ないメ モリで高速なィン夕ーリーブ処理を行うことができる。
なお、 本実施の形態 4のイン夕一リーブ装置では、 インターリーブアドレス 生成装置 3 0 1から出力されるアドレスのメモリにデ一夕を記憶し、 アドレス カウンタ 3 0 2から出力されるアドレスのメモリからデ一夕を読み出している が、 これに限らず、 アドレスカウン夕 3 0 2から出力されるアドレスのメモリ にデータを記憶し、 インターリーブアドレス生成装置 3 0 1から出力されるァ ドレスのメモリからデータを読み出して、 データの並べ替えを行っても良い。
(実施の形態 5 )
図 1 3は、 本発明の実施の形態 5に係るターボ符号化装置の構成を示すプロ ヅク図である。
図 1 3において、 ターボ符号化装置 4 0 0は、再帰的畳込み符号器 4 0 1と、 インターリーバ 4 0 2と、再帰的畳込み符号器 4 0 3と、から主に構成される。 再帰的畳込み符号器 4 0 1は、 入力された情報系列に対して畳込み符号の符 号化を行い、 符号化した情報系列を外部に出力する。
インターリーバ 4 0 2は、 実施の形態 4のイン夕一リーブ装置で構成され、 入力された情報系列に対してィン夕ーリーブ処理を行い、 ィン夕ーリーブ処理 された情報系列を再帰的畳込み符号器 4 0 3に出力する。
再帰的畳込み符号器 4 0 3は、 ィン夕一リーバ 4 0 2から出力された情報系 列に畳込み符号の符号化を行い、 符号化した情報系列を外部に出力する。
次に、 ターボ符号化装置 4 0 0の動作について説明する。
入力された情報系列は、 再帰的畳込み符号器 4 0 1において畳込み符号化を 行い、 符号化した情報系列を出力される。
また、 入力された情報系列は、 インターリーバ 4 0 2においてデータの並べ 替えが行われ、 並べ替えられた情報系列は、 再帰的畳込み符号器 4 0 3におい て畳込み符号化を行い、 符号化した情報系列を出力される。
つまり、 符号化される情報系列は、 情報系列自身の出力と、 情報系列を入力 として畳込み符号の符号化を行う再帰的畳込み符号器 4 0 1からの出力と、 情 報系列を入力として再帰的畳込み符号器 4 0 3に入力する前に一度メモリにデ —夕を書き込みこれをィン夕ーリーバ 4 0 2によりデータの順序を並べ替え、 この並べ替えられたデータを入力として畳込み符号の符号化を行う再帰的畳込 み符号器 4 0 3からの出力とあわせた 3ビットが、 情報系列 1ビットに対する 符号系列として出力される。
以上の動作により、 ターボ符号化装置 4 0 0において情報系列の入力に対し て、 入力された情報系列と、 畳込み符号化された情報系列と、 データの並べ替 え及び畳込み符号化が行われた情報系列とが出力される。
このように、 本実施の形態のターボ符号化装置によれば、 実施の形態 4のィ ンターリーブ装置で情報系列の並べ替えを行うことにより、 高速に処理を行う ことができるので、 誤り訂正能力を上げることができる。
例えば、 実施の形態 5のターボ符号化装置 4 0 0において、 インターリーバ 4 0 2に対して G Fインターリーブ方式の実施の形態 4のィン夕一リーブ装置 を利用することによって、 受信側での符号系列の復号に対して、 誤り訂正能力 を上げたターボ符号化装置 4 0 0を実現することができる。
また、 本実施の形態のターボ符号化装置によれば、 実施の形態 4のインター リ一ブ装置で情報系列の並べ替えを行うことにより、 少ないメモリでインター リーブァドレスを速やかに生成してィン夕一リーブを行うことができるので、 少ないメモリでターボ符号化を行うことができる。
(実施の形態 6 )
図 1 4は、 本発明の実施の形態 6に係るターボ復号化装置の構成を示すプロ ック図である。
図 1 4において、 ターボ復号化装置 5 0 0は、 軟判定出力復号器 5 0 1と、 ィン夕一リーバ 5 0 2と、 軟判定出力復号器 5 0 3と、 ディンターリーバ 5 0 4と、 から主に構成される。 軟判定出力復号器 5 0 1は、 入力された符号系列を復号してインターリーバ 5 0 2に出力する。
イン夕一リーバ 5 0 2は、 軟判定出力復号器 5 0 1から出力された符号系列 を並べ替えて軟判定出力復号器 5 0 3に出力する。
軟判定出力復号器 5 0 3は、 インターリーバ 5 0 2から出力された符号系列 を復号してディン夕ーリーバ 5 0 4に出力する。
ディン夕一リーバ 5 0 4は、 軟判定出力復号器 5 0 3から出力された符号系 列を並べ替え、得られた符号系列を軟判定出力復号器 5 0 1と外部に出力する。 次に、 ターボ復号化装置 5 0 0の動作について説明する。
初回の動作では、 実施の形態 5のターボ符号化装置等により畳み込み符号化 された符号系列が、 軟判定出力復号器 5 0 1において復号化され、 得られた軟 判定出力がイン夕一リーバ 5 0 2に出力される。
軟判定出力復号器 5 0 1から出力された軟判定出力は、 インターリーバ 5 0 2において、 デ一夕系列が並べ替えられ、 軟判定出力復号器 5 0 3に出力され る。
ィン夕ーリーバ 5 0 2から出力されたデ一夕系列は、 軟判定出力復号器 5 0 3において受信された情報系列と共に復号化され、 得られた軟判定出力がディ ン夕一リーバ 5 0 4に出力される。
軟判定出力復号器 5 0 3から出力された軟判定出力は、 ディンターリーバ 5 0 4においてデータの並べ替えが行われ、 並べ替えられたデータ系列が軟出力 復号器 5 0 1と外部に出力される。
ディンターリーバ 5 0 4から出力されたデータ系列は、 軟出力復号器 5 0 1 に出力され、 信頼度情報として二回目以降の夕一ボ復号処理に用いられる。 二回目以降の夕一ボ復号処理の動作では、畳み込み符号化された符号系列が、 軟判定出力復号器 5 0 1において、 ディン夕一リーバ 5 0 4から出力されたデ 一夕系列を信頼度情報として用いた復号化がなされ、 得られた軟判定出力がィ ン夕一リーバ 5 0 2に出力される。
このように、 本実施の形態のターボ復号化装置によれば、 実施の形態 4のィ ン夕一リ一ブ装置で情報系列の並べ替えを行うことにより、 高速な処理を行う ことができるので、 誤り訂正能力を上げることができる。
例えば、 実施の形態 6の夕一ボ符号化装置 5 0 0において、 インターリーバ 5 0 2とディン夕ーリーバ 5 0 4に対して実施の形態 4のィン夕ーリーブ装置 を用いることによって、 誤り訂正能力を上げたターボ復号器 5 0 0を実現する ことができる。
また、 本実施の形態の夕一ボ復号化装置によれば、 実施の形態 4のインター リーブ装置で情報系列の並べ替えを行うことにより、 処理に必要なメモリを減 らすことができるので、 少ないメモリで夕ーボ符号化を行うことができる。
(実施の形態 7 )
図 1 5は、 本発明の実施の形態 7に係る通信端末装置の構成を示すブロック 図である。
図 1 5において、 通信端末装置 6 0 0は、 アンテナ 6 0 1と、 受信部 6 0 2 と、 送信部 6 0 3と、 復調部 6 0 4と、 変調部 6 0 5と、 復号化処理部 6 0 6 と、 符号化処理部 6 0 7と、 音声コ一デック部 6 0 8と、 デ一夕入出力部 6 0 9と、 スピーカ 6 1 0と、 マイク 6 1 1と、 から主に構成される。
復号化処理部 6 0 6は、 ディン夕一リーブ部 6 1 4、 レートマッチング部 6 1 5及び誤り訂正復号化部 6 1 6から構成される。
符号化処理部 6 0 7は、 誤り訂正符号化部 6 1 7、 レートマッチング部 6 1 8及びィン夕ーリーブ部 6 1 9から構成される。
ここで、 誤り訂正符号化部 6 1 7は、 実施の形態 4のインタ一リーブ装置、 或いは実施の形態 5のターボ符号化装置 4 0 0を用いて構成される。
また、 誤り訂正復号化部 6 1 6は、 非音声デ一夕に対して実施の形態 4のィ ン夕ーリーブ装置、 或いは実施の形態 6の夕一ボ復号化装置 5 0 0を用いて構 成される。
また、 ディンターリーブ部 6 1 4及びインターリーブ部 6 1 9は、 実施の形 態 4のィン夕一リーブ装置を用いて構成される。
アンテナ 6 0 1は、 信号の送信および受信を行う。
受信部 6 0 2は、 アンテナ 6 0 1からの受信信号に無線処理を行い、 無線処 理を行った受信信号を復調部 6 0 4に出力する。
送信部 6 0 3は、 変調部 6 0 5から出力された送信信号に無線処理を行い、 アンテナ 6 0 1へ送信する。
復調部 6 0 4は、 逆拡散装置 6 1 2を用いて受信部 6 0 2から出力された受 信信号を復調して復調信号をディンターリーブ部 6 1 4に出力する。
変調部 6 0 5は、 拡散装置 6 1 3を用いてイン夕一リーブ部 6 1 9から出力 される送信信号を変調して送信部 6 0 3に出力する。
ディンターリーブ部 6 1 4は、 復調部 6 0 4から出力された復調信号にデー 夕の並び替え処理を行い、 並べ替え処理したデータをレートマッチング部 6 1 5に出力する。
レートマッチング部 6 1 5は、 ディン夕ーリーブ部 6 1 4から出力されたデ —夕の長さを誤り訂正処理が可能な長さに調節して、 長さを調節したデータを 誤り訂正復号化部 6 1 6に出力する。
誤り訂正復号化部 6 1 6は、 レートマッチング部 6 1 5から出力されたデー 夕の誤り訂正を行い、 誤り訂正後のデータを音声コーデック部 6 0 8に出力す る。
誤り訂正符号化部 6 1 7は、 音声コ一デック部 6 0 8から出力された送信デ —夕に誤り訂正符号化を行い、 レートマッチング部 6 1 8に出力する。
レートマッチング部 6 1 8は、 誤り訂正符号化部 6 1 7から出力された送信 データをインタ一リーブ処理に必要な長さに調整してイン夕一リーブ部 6 1 9 に出力する。 イン夕一リ一プ部 6 1 9は、 レートマッチング部 6 1 8から出力された送信 デ一夕に並べ替え処理を行い、 変調部 6 0 5に出力する。
音声コ一デック部 6 0 8は、 マイク 6 1 1から出力された音声信号を符号化 して送信データとして誤り訂正符号化部 6 1 7に出力する。
また、 音声コーデック部 6 0 8は、 誤り訂正復号化部 6 1 6から出力された 受信データを復号化して、復号化した音声データをスピーカ 6 1 0に出力する。 マイク 6 1 1は、 入力された音声を音声データとして音声コーデヅク部 6 0 8に出力する。
スピーカ 6 1 0は、 音声コーデック部 6 0 8から出力された音声デ一夕を音 声として出力する。
次に、 通信端末装置 6 0 0の送信時の動作について説明する。
音声を送信する場合、 音声は、 マイク 6 1 1において音声信号にアナログデ ジ夕ル変換 （以下 「AD 変換」 という） されて音声コーデック部 6 0 8に出力 され、 音声コーデック部 6 0 8において符号化され、 誤り訂正符号化部 6 1 7 において畳み込み符号化され、 送信データとしてレートマッチング部 6 1 8に 出力される。
また、 非音声デ一夕を送信する場合、 非音声デ一夕は、 データ入出力部 6 0 9を介して、 誤り訂正符号化部 6 1 7においてデータの転送速度に応じて夕一 ボ符号化され畳み込み符号化され、 送信デ一夕としてレートマッチング部 6 1 8に出力される。
送信デ一夕は、 レートマッチング部 6 1 8においてインターリーブ処理に必 要な長さに調整され、 インターリーブ部 6 1 9において並べ替え処理されて、 変調部 6 0 5においてデジタル変調及びデジタルアナログ変換（以下 DA変換） され、 送信部 6 0 3において無線処理され、 アンテナ 6 0 1を介して送信され る。
次に、 通信端末装置 6 0 0の受信時の動作について説明する。 受信信号は、 アンテナ 6 0 1を介して受信され、 受信部 6 0 2において無線 処理及び AD変換され、 復調部 6 0 4においてデジタル復調され、 受信データ としてディンターリーブ部 6 1 4に出力される。
受信データは、 ディン夕一リーブ部 6 1 4において並べ替え処理され、 レー トマッチング部 6 1 5においてデ一夕の長さが誤り訂正できる長さに調整され、 誤り訂正復号化部 6 1 6に出力される。
受信データが音声信号の場合、 受信データは、 誤り訂正復号化部 6 1 6にに おいてビタビ復号され、 音声コ一デック部 6 0 8において音声復号化及び D A 変換され、 スピーカ 6 1 0から音声として出力される。
受信データが非音声信号の場合、 誤り訂正復号化部 6 1 6において、 データ の転送速度に応じてターボ復号化され、 データ入出力部 6 0 9を介して外部へ 出力される。
このように、 本実施の形態の通信端末装置によれば、 非音声デ一夕に対して 誤り訂正符号化装置及び誤り訂正復号化装置に、 実施の形態 4のィンターリー ブ装置を用いたターボ符号化装置及びターボ復号化装置を用いることにより、 非音声通信に対して、 より低い Bit to Error Rate の高伝送品質の通信特 性で送受信を行うことができる。
また、 ターボ符号及び復号に含まれるィン夕ーリーバの構成は高速処理が可 能で、 メモリ量を削減したイン夕一リーブ装置によって構成されているため、 イン夕一リーブを高速処理で、 且つメモリ量を削減した通信端末装置 6 0 0を 得ることができる。
なお、 本実施の形態では、 CDMA通信に適用した例を説明している力 通信 方式はこれに限らず、 変調部 6 0 5内の拡散装置 6 1 3と、 復調部 6 0 4内の 逆拡散装置 6 1 2を通信方式に対応した変調及び復調装置に置き換えることに より他の通信方式にも適用することができる。
(実施の形態 8 ) 図 1 6は、 本発明の実施の形態 8に係る基地局装置の構成を示すブロック図 である。
図 1 6に示す基地局装置 7 0◦は、 アンテナ 7 0 1と、 受信部 7 0 2と、 送 信部 7 0 3と、 復調部 7 0 4と、 変調部 7 0 5と、 復号化処理部 7 0 6と、 符 号化処理部 7 0 7と、 デ一夕入出力部 7 0 8とから主に構成される。
復号化処理部 7 0 6は、 ディンターリーブ部 7 0 9、 レートマッチング部 7 1 0及び誤り訂正復号化部 7 1 1から構成される。
符号化処理部 7 0 7は、 誤り訂正符号化部 7 1 2、 レートマッチング部 7 1 3及びィン夕一リーブ部 7 1 4とから構成される。
ここで、 誤り訂正符号化部 7 1 2は、 実施の形態 1のイン夕一リーブァドレ ス生成装置 1 0 0又は 2 0 0、 或いは実施の形態 4の夕一ボ符号化装置 4 0 0 を用いて構成される。
また、 誤り訂正復号化部 7 1 1は、 非音声データに対して実施の形態 4のィ ン夕ーリーブ装置、 或いは実施の形態 5のターボ復号化装置 5 0 0を用いて構 成される。
また、 ディン夕一リ一ブ部 7 0 9及びィン夕一リーブ部 7 1 4は、 実施の形 態 4のィン夕ーリーブ装置を用いて構成される。
アンテナ 7 0 1は、 信号の送信および受信を行う。
受信部 7 0 2は、 アンテナ 7 0 1からの受信信号に無線処理を行い、 受信信 号を復調部 7 0 4に出力する。
送信部 7 0 3は、 変調部 7 0 5から出力された送信信号に無線処理を行いァ ンテナ 7 0 1に出力する。
復調部 7 0 4は、 逆拡散装置 7 1 5を用いて受信部 7 0 2から出力された受 信信号を復調して復調信号をディンターリーブ部 7 0 9に出力する。
変調部 7 0 5は、 拡散装置 7 1 6を用いてイン夕一リーブ部 7 1 4から出力 される送信信号を変調して送信部 7 0 3に出力する。 ディンターリーブ部 7 0 9は、 復調部 7 0 4から出力された復調信号にデ一 夕の並び替え処理を行い、 並べ替え処理したデータをレートマッチング部 7 1 0に出力する。
レートマッチング部 7 1 0は、 ディン夕ーリーブ部 7 0 9から出力されたデ 一夕の長さを誤り訂正処理が可能な長さに調節して、 長さを調節したデ一夕を 誤り訂正復号化部 7 1 1に出力する。
誤り訂正復号化部 7 1 1は、 レートマッチング部 7 1 0から出力されたデー 夕の復号化及び誤り訂正を行い、 誤り訂正後のデータをデータ入出力部 7 0 8 に出力する。
誤り訂正符号化部 7 1 2は、 データ入出力部 7 0 8から出力された送信デー 夕に誤り訂正符号化を行い、 レートマッチング部 7 1 3に出力する。
レートマッチング部 7 1 3は、 誤り訂正符号化部 7 1 2から出力された送信 データをインターリーブ処理に必要な長さに調整してイン夕一リーブ部 7 1 4 に出力する。
インターリーブ部 7 1 4は、 レートマッチング部 7 1 3から出力された送信 データに並べ替え処理を行い、 変調部 7 0 5に出力する。
データ入出力部 7 0 8は、 送信するデータを誤り訂正符号化部 7 1 2に出力 し、 誤り訂正復号化部 7 1 1から出力された受信データを外部に出力する。 次に、 基地局装置 7 0 0の送信時の動作について説明する。
送信データは、 データ入出力部 7 0 8を介して、 誤り訂正符号化部 7 1 2に おいてデータの転送速度又は種類に応じてターボ符号化され畳み込み符号化さ れ、 送信データとしてレートマッチング部 7 1 3に出力される。
送信データは、 レートマッチング部 7 1 3においてイン夕一リーブ処理に必 要な長さに調整され、 インターリーブ部 7 1 4において並べ替え処理されて、 変調部 7 0 5においてデジタル変調及び DA変換され、 送信部 7 0 3において 無線処理され、 アンテナ 7 0 1を介して送信される。 次に、 基地局装置 7 0 0の受信時の動作について説明する。
受信信号は、 アンテナ 7 0 1を介して受信され、 受信部 7 0 2において無線 処理及び AD変換され、 復調部 7 0 4においてデジタル復調され、 受信データ としてディン夕一リーブ部 7 0 9に出力される。
受信データは、 ディン夕一リーブ部 7 0 9において並べ替え処理され、 レー トマッチング部 7 1 0においてデ一夕の長さが誤り訂正できる長さに調整され、 誤り訂正復号化部 7 1 1に出力される。
受信データは、 誤り訂正復号化部 7 1 1において、 データの転送速度に応じ てターボ復号化され、 データ入出力部 7 0 8を介して外部へ出力される。
このように、 本実施の形態の基地局装置によれば、 誤り訂正符号化装置及び 誤り訂正復号化装置に、 実施の形態 1のィン夕ーリーブァドレス生成装置を用 いたターボ符号化装置及びターボ復号化装置を用いることにより、 より低い
Bit to Error Rateの高伝送品質の通信特性で送受信を行うことができる。 例えば、 実施の形態 8の基地局装置 7 0 0によれば、 誤り訂正符号化部 7 1 2に実施の形態 5のターボ符号化装置 4 0 0を、 また、 誤り訂正復号化部 7 1 1に実施の形態 6のターボ復号化装置 5 0 0を用いることにより、 非音声通信 に対して、 より低い B E Rの高伝送品質の通信特性となる基地局装置 7 0 0を 得ることができる。
また、 夕一ボ符号及び復号に含まれるィン夕ーリーバの構成は高速処理が可 能で、 メモリ量を削減したイン夕一リーブ装置で構成することにより、 イン夕 一リーブを高速処理で、 且つメモリ量を削減した基地局装置 7 0 0を得ること ができる。
なお、 本実施の形態では、 CDMA通信に適用した例を説明しているが、 通信 方式はこれに限らず、 変調部 7 0 5内の拡散装置 7 1 6と、 復調部 7 0 4内の 逆拡散装置 7 1 5をそれそれの通信方式に対応した変調装置及び復調装置に置 き換えることにより他の通信方式にも適用することができる。 以上の説明から明らかなように、 少ないメモリ空間と少ない処理時間でィン ターリープアドレスパ夕一ンを生成することができる。
本明細書は、 1999年 10月 7日出願の特願平 11一 286981号に基 づくものである。 この内容をここに含めておく。

Claims

請 求 の 範 囲
1 . 所定のサイズのィン夕ーリーブァドレスパターンを生成してィン夕一リー ブアドレスを順次出力するインターリーブアドレス生成手段と、 オフセットァ ドレスを生成するオフセットアドレス生成手段と、 前記ィン夕ーリーブァドレ スに前記オフセットアドレスを加算し、 インターリーブアドレスとして出力す る加算手段とを具備するィン夕ーリ—プアドレス生成装置。
2 . インターリーブアドレス生成手段は、 予め決められた第一ランダムパター ンを用いて第一変数を変換する第一変数変換手段と、 予め決められた第二ラン ダムパターンを用いて第二変数を変換する第二変数変換手段とを具備し、 オフ セットァドレス生成手段は、 前記変換された第一変数に前記第二変数の最大値 を乗算した値をオフセットアドレスとする請求の範囲第 1項に記載のィン夕ー リープアドレス生成装置。
3 . イン夕一リープアドレス生成手段は、 予め決められたランダムパターンを 用いて第一変数を変換する第一変数変換手段と、 前記変換された第一変数に基 づいて第二変数を変換する第二変数変換手段とを具備し、 オフセッ トアドレス 生成手段は、 前記変換された第一変数に前記第二変数の最大値を乗算した値を オフセットアドレスとする請求の範囲第 1項に記載のィン夕ーリーブァドレス 生成装置。
4 . イン夕一リーブアドレス生成手段は、 第一変数変換手段により変換された 第一変数をガロァ体のべき表現におけるべき数としたガ口ァ体の多項式基底に よるべクトル表現と、 第二変数変換手段により変換された第二変数をガロア体 のべき表現におけるべき数としたガロア体の多項式基底によるべクトル表現と、 を排他論理和演算し、 得られたべクトルをガロア体の多項式基底によるべクト ル表現としたガロア体のべき表現におけるべき数に変換して得られた結果を変 換された第二変数とする請求の範囲第 3項に記載のィンターリープアドレス生
5 . オフセットアドレス生成手段は、 イン夕一リーブアドレス生成手段がイン 夕一リーブァドレスを出力するタイミングに合わせてオフセットアドレスを出 力する請求の範囲第 1項に記載のィン夕一リーブァドレス生成装置。
6 . インターリーブアドレス生成装置と、 データを記憶する記憶手段とを具備 し、 前記インタ一リーブアドレス生成装置から出力されるアドレスの順で前記 データ記憶手段にデータを格納し、 所定の単位のデータを格納した後に、 前記 データ記憶手段より先頭ァドレスから順にデータを取り出すィン夕リーブ装置 であって、 前記インタ一リーブアドレス生成装置は、 所定のサイズのインタ一 リーブァドレスパターンを生成してイン夕一リーブァドレスを順次出力するィ ン夕ーリーブアドレス生成手段と、 オフセットアドレスを生成するオフセット ァドレス生成手段と、 前記ィンターリープアドレスに前記オフセッ トアドレス を加算してインターリーブァドレスとして出力する加算手段とを具備する。
7 . インターリーブアドレス生成装置と、 データを記憶する記憶手段とを具備 し、 先頭アドレスから順にデータを前記デ一夕記憶手段に格納し、 所定の単位 のデ一夕を格納した後に、 前記インターリーブアドレス生成装置から出力され るアドレスの順にデータを前記デ一夕記憶手段より取り出すィン夕リーブ装置 であって、 前記イン夕一リーブアドレス生成装置は、 所定のサイズのイン夕一 リーブァドレスパターンを生成してィン夕ーリ一プアドレスを順次出力するィ ン夕ーリ一プアドレス生成手段と、 オフセットアドレスを生成するオフセット アドレス生成手段と、 前記インターリーブアドレスに前記オフセッ トアドレス を加算してィン夕一リーブァドレスとして出力する加算手段とを具備する。
8 . 情報系列の畳込み符号化を行う再帰的畳込み符号手段と、 前記情報系列の ィン夕一リーブ処理を行うインターリーブ装置とを具備するターボ符号化装置 であって、 前記インターリーブ装置は、 所定のサイズのインターリーブァドレ スパ夕一ンを生成してィンターリープアドレスを順次出力するィン夕一リーブ ァドレス生成手段と、 オフセットアドレスを生成するオフセットアドレス生成 手段と、 前記ィン夕一リ一プアドレスに前記オフセットアドレスを加算してィ ン夕ーリーブアドレスとして出力する加算手段と、 データを記憶する記憶手段 とを具備し、 前記加算手段から出力されるイン夕一リーブアドレスの順で前記 データ記憶手段にデータを格納し、 所定の単位のデータを格納した後に、 前記 データ記憶手段より先頭アドレスから順にデータを取り出す。
9 . 符号系列を復号する軟判定出力復号手段と、 この軟判定出力復号手段の出 カをィン夕リーブ処理する第 1のィン夕ーリーブ装置と、 前記第 1のイン夕一 リーブ装置によって入力データの順序が並べ替えられた符号系列を復号する軟 判定出力復号手段と、 この軟判定出力復号手段の出力をディン夕リーブ処理す る第 2のインターリーブ装置とを具備するターボ復号化装置であって、 前記第 1のィン夕ーリーブ装置及び前記第 2のィン夕ーリーブ装置は、 所定のサイズ のィン夕ーリーブァドレスパターンを生成してィン夕ーリーブァドレスを順次 出力するイン夕一リーブァドレス生成手段と、 オフセッ トアドレスを生成する オフセットアドレス生成手段と、 前記イン夕一リーブアドレスに前記オフセッ トアドレスを加算してイン夕一リーブアドレスとして出力する加算手段と、 デ 一夕を記憶する記憶手段とを具備し、 前記加算手段から出力されるインターリ 一プアドレスの順で前記データ記憶手段にデータを格納し、 所定の単位のデ一 夕を格納した後に、 前記デ一夕記憶手段より先頭アドレスから順にデータを取 り出す。
1 0 . インターリーブ装置と、 前記インターリーブ装置から出力された信号を 送信する、 または受信した信号を前記インターリーブ装置に出力する無線通信 手段とを具備する通信端末装置であって、 前記インターリーブ装置は、 所定の サイズのィン夕ーリーブァドレスパターンを生成してィン夕一リーブァドレス を順次出力するィン夕一リ一プアドレス生成手段と、 オフセットアドレスを生 成するオフセットアドレス生成手段と、 前記インターリーブアドレスに前記ォ フセットアドレスを加算してィン夕一リ一プアドレスとして出力する加算手段 と、 デ一夕を記憶する記憶手段とを具備し、 前記加算手段から出力されるイン 夕一リーブァドレスの順で前記データ記憶手段にデータを格納し、 所定の単位 のデ一夕を格納した後に、 前記データ記憶手段より先頭ァドレスから順にデー 夕を取り出す。
1 1 . インターリーブ装置と、 前記イン夕一リーブ装置から出力された信号を 送信する、 または受信した信号を前記ィン夕一リーブ装置に出力する無線通信 手段とを具備する基地局装置であって、 前記インターリーブ装置は、 所定のサ ィズのィン夕ーリ一ブァドレスパターンを生成してィン夕一リーブァドレスを 順次出力するインターリ一プアドレス生成手段と、 オフセットアドレスを生成 するオフセットアドレス生成手段と、 前記インターリーブアドレスに前記オフ セットアドレスを加算してィン夕一リ一プアドレスとして出力する加算手段と、 データを記憶する記憶手段とを具備し、 前記加算手段から出力されるインター リーブァドレスの順で前記データ記憶手段にデータを格納し、 所定の単位のデ 一夕を格納した後に、 前記データ記憶手段より先頭アドレスから順にデータを 取り出す。
1 2 .第一変数を予め決められたランダムパターンを用いて第一変数を変換し、 第二変数を予め決められたランダムパターンを用いて第二変数を変換し、 前記 第一変数に前記第二変数の最大値を乗算した結果を前記第二変数に加算するこ とを特徴とするィンターリープアドレス生成方法。
1 3 . 予め決められたランダムパターンを用いて第一変数を並べ替え、 前記変 換された第一変数に基づいて第二変数を並べ替え、 前記変換された第一変数を ガ口ァ体のべき表現におけるべき数としたガロァ体の多項式基底によるべクト ル表現と、 前記変換された第二変数をガロア体のべき表現におけるべき数とし たガロア体の多項式基底によるベクトル表現と、 を排他論理和演算し、 得られ たべクトルをガロア体の多項式基底によるべクトル表現としたガロア体のべき 表現におけるべき数に変換して得られた結果に前記第一変数と前記第二変数の 最大値を乗算した結果を加算することを特徴とするィン夕一リーブァドレス生 成方法。
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