CN1841982A - 一种高速译码芯片 - Google Patents

Abstract

本发明涉及一种符合CCSDS标准的RS码译码芯片。该译码芯片包括解交错电路、数据输入电路、计算校验子电路、求解关键方程电路、钱搜索电路、获取错误值电路、纠正错误电路和延时电路；求解关键方程电路根据所获得的校验子和RiBM算法来求取译码过程所需要的错误位置多项式和错误值多项式；获取错误值电路根据变形的Forney算法求取输入数据所发生错误的错误值并输出；本发明的各部分运算电路采用有限域中进行的基本运算电路，包括有限域中加法运算的电路、有限域中乘法运算的电路和有限域中除法运算的电路。本发明提供的RS码译码芯片数据通过率高、纠正突发错误能力强，可满足深空探测的要求。

Description

一种高速译码芯片

技术领域

本发明涉及一种译码芯片，特别是涉及一种符合CCSDS(ConsultativeCommittee for Space Data Systems，简称CCSDS)标准、用于深空探测中的高速RS(Reed-Solomon简称RS)码译码芯片。

背景技术

CCSDS标准定义了在深空探测中对空间遥测和工程数据进行保护的信道编码。该标准定义了在深空探测中常用的(255，223)RS码的域生成多项式和码生成多项式。在深空探测中，往往需要传输大量珍贵的遥测数据和工程数据，或者需要实时地传送清晰的动态图像数据。使用符合CCSDS标准的RS纠错码技术，可以确保所传送数据的可靠性。但是，由于RS码自身的特点，其译码方法本身比较复杂，译码方法的工程实现也比较困难，致使工程成本较高，且难以达到理想的译码速度。所以，一种RS码的译码器能否工程实现以及工程实现的代价和效果，往往成为该RS码译码器是否实用的决定因素，使得RS码译码器的工程实现成为工程技术人员研究和实践的焦点。

目前，Xilinx公司和法国MATRA MARCONI公司可以生产满足CCSDS标准的(255，223)RS码的硬件译码芯片。但是，在译码的过程中，Xilinx公司的译码芯片的两个输入码块之间的时间间隔不少于405个时钟周期。法国MATRA MARCONI公司生产的译码芯片的最大数据通过率也不超过100Mbits/s。所以，减少输入码块之间的间隔时钟周期和提高译码芯片的数据通过率是译码芯片工程实现的迫切要求。

发明内容

本发明的目的是提供一种符合CCSDS标准的高速RS码译码芯片，该芯片能够对按照CCSDS标准关于遥测信道编码中的RS码的建议来编码的数据进行准确的高速译码，利用该译码芯片可以实时地获得满足要求的传输数据。

为了达到上述目的，本发明采取的技术方案如下：

本发明的译码芯片，如图1所示，包括数据输入电路1、计算校验子电路2、求解关键方程电路3、钱搜索电路4、获取错误值电路5、纠正错误电路7顺序串连连接，译码后的数据由所述纠正错误电路7输出；

所述数据输入电路1用于控制数据的输入，其输出为两路数据，一路是经过二元域表示到复合域表示的域变换进入计算校验子电路2的数据，另一路数据直接进入延时电路8进行缓存后输出给纠正错误电路7；

所述计算校验子电路2，用于计算输入数据的校验子；

所述求解关键方程电路3用于根据所获得的校验子和RiBM(Reformulatedinversionless Berlekamp-Massey，简称RiBM)算法来求取译码过程所需要的错误位置多项式和错误值多项式；

所述钱搜索电路4用于求解错误位置多项式的根和在相应根下错误值多项式的值，同时对输出结果进行复合域表示到二元域表示的变换；

所述获取错误值电路5用于根据变形的Forney算法求取输入数据所发生错误的错误值并输出；

所述纠正错误电路7用于通过缓存于延时电路(8)中的数据与所述获取错误值电路5输出的错误值之间的异或运算来输出被译码数据的正确结果和该译码数据的错误情况；

所述延时电路8用于把输入数据缓存于实现芯片中，待获取错误值电路5中的错误值计算完成后，把数据输入到纠正错误电路7中；

所述二元域表示到复合域表示的域变换是指把GF(2⁸)域元素变换成用GF(2⁴)域元素表示的复数形式，进而GF(2⁸)域的乘法运算可以转化为GF(2⁴)域的乘法运算，用于整个译码芯片译码速度的提高和资源使用的优化；

在上述的技术方案中，各部分运算电路采用有限域中进行的基本运算电路，包括有限域中加法运算的电路、有限域中乘法运算的电路和有限域中除法运算的电路；

所述的有限域中加法运算的电路设计是指：需要相加的两个码符号在同位上进行异或；

所述的有限域中乘法运算的电路设计是指：设A，B是GF(2⁸)域中的元素，用GF(2⁴)中的元素表示为a(x)＝a₀₃+xa₄₇，b(x)＝b₀₃+xb₄₇，所以a(x)b(x)＝a(x)b(x)modP(x)＝[a₀₃b₀₃+w¹⁴a₄₇b₄₇]+x[(a₀₃+a₄₇)(b₀₃+b₄₇)+a₀₃b₄₇]，其中P(x)＝x²+x+w¹⁴，a₀₃、a₄₇、b₀₃、b₄₇以及w¹⁴均为GF(2⁴)中的元素，同时GF(2⁴)的域生成多项式为G(x)＝x⁴+x+1，w为G(x)的本原元。

设已经经过复合域变换需要进行乘法运算的码符号为a＝(a₇，a₆，a₅，a₄，a₃，a₂，a₁，a₀)，其中a₇，a₆，a₅，a₄对应a(x)中的a₄₇，a₃，a₂，a₁，a₀对应a(x)中的a₀₃，b＝(b₇，b₆，b₅，b₄，b₃，b₂，b₁，b₀)，其中b₇，b₆，b₅，b₄对应b(x)中的b₄₇，b₃，b₂，b₁，b₀对应b(x)中的b₀₃，经过乘法运算后的结果为c＝(c₇，c₆，c₅，c₄，c₃，c₂，c₁，c₀)，同时在电路设计中需要的8个过渡参数，它们分别为ta＝(ta₃，ta₂，ta₁，ta₀)，tb＝(tb₃，tb₂，tb₁，tb₀)，tab＝(tab₆，tab₅，tab₄，tab₃，tab₂，tab₁，tab₀)，t00＝(t00₆，t00₅，t00₄，t00₃，t00₂，t00₁，t00₀)，t11＝(t11₆，t11₅，t11₄，t11₃，t11₂，t11₁，t11₀)，dab＝(dab₃，dab₂，dab₁，dab₀)，d00＝(d00₃，d00₂，d00₁，d00₀)，d11＝(d11₃，d11₂，d11₁，d11₀)。所以，a、b和c之间的关系为：c＝a×b，其具体的计算算式如下：

ta₃＝a₇ xor a₃；ta₂＝a₆ xor a₂；ta₁＝a₅ xor a₁；ta₀＝a₄ xor a₀；

tb₃＝b₇ xor b₃；tb₂＝b₆ xor b₂；tb₁＝b₅ xor b₁；tb₀＝b₄ xor b₀；

tab₆＝ta₃ xor tb₃；

tab₅＝(ta₃ xor tb₂)and(ta₂ xor tb₃)；

tab₁＝(ta₃ xor tb₁)and(ta₂ xor tb₂)and(ta₁ xor tb₃)；

tab₃＝(ta₃ xor tb₀)and(ta₂ xor tb₁)and(ta₁ xor tb₂)and(ta₀ xor tb₃)；

tab₂＝(ta₂ xor tb₀)and(ta₁ xor tb₁)and(ta₀ xor tb₂)；

tab₁＝(ta₁ xor tb₀)and(ta₀ xor tb₁)；

tab₀＝ta₀ xor tb₀；

t00₆＝a₃ xor b₃；

t00₅＝(a₃ xor b₂)and(a₂ xor b₃)；

t00₄＝(a₃ xor b₁)and(a₂ xor b₂)and(a₁ xor b₃)；

t00₃＝(a₃ xor b₀)and(a₂ xor b₁)and(a₁ xor b₂)and(a₀ xor b₃)；

t00₂＝(a₂ xor b₀)and(a₁ xor b₁)and(a₀ xor b₂)；

t00₁＝(a₁ xor b₀)and(a₀ xor b₁)；

t00₀＝a₀ xor b₀；

t11₆＝a₇ xor b₇；

t11₅＝(a₇ xor b₆)and(a₆ xor b₇)；

t11₄＝(a₇ xor b₅)and(a₆ xor b₆)and(a₅ xor b₇)；

t11₃＝(a₇ xor b₄)and(a₆ xor b₅)and(a₅ xor b₆)and(a₄ xor b₇)；

t11₂＝(a₆ xor b₄)and(a₅ xor b₅)and(a₄ xor b₆)；

t11₁＝(a₅ xor b₄)and(a₄ xor b₅)；

t11₀＝a₄ xor b₄；

dab₃＝tab₃ xor tab₆；

dab₂＝tab₂ xor tab₅ xor tab₆；

dab₁＝tab₁ xor tab₄ xor tab₅；

dab₀＝tab₀ xor tab₄；

d00₃＝t00₃ xor t00₆；

d00₂＝t002 xor t00₅ xor t00₆；

d00₁＝t00₁ xor t00₄ xor t00₅；

d00₀＝t00₀ xor t00₄；

d11₃＝t11₃ xor t11₆；

d11₂＝t11₂ xor t11₅ xor t11₆；

d11₁＝t11₁ xor t11₄ xor t11₅；

d11₀＝t11₀ xor t11₄；

c₇＝dab₃ xor d00₃；

c₆＝dab₂ xor d00₂；

c₅＝dab₁ xor d00₁；

c₄＝dab₀ xor d00₀；

c₃＝d00₃ xor d11₀；

c₂＝d00₂ xor d11₃；

c₁＝d00₁ xor d11₂；

c₀＝d00₀ xor d11₀ xor d11₁；

其中，符号xor使用异或门完成，符号and使用与门完成。

所述的有限域中除法运算的电路按照如下过程运算；先判断输入的码符号中是否存在为零的情况；如果不存在有零的情况，则先对需要相除的两个码符号从标准基的表示形式转化为幂指数的表示形式，然后对所得到的表示形式进行模255的减法运算，最后把模255的减法运算得到的结果转化为标准基的表示形式作为除法运算得到的商；如果存在有零的情况，则输出得到的商为0。

基于上述技术方案，如图8所示，本发明还可以包括一解交错电路6与数据输入电路1连接，RS码数据首先经过解交错电路6后输入到数据输入电路1，用于纠正突发性错误。

与现有技术相比，本发明具有以下优越性：

1、译码芯片的数据通过率高，如用Xilinx公司的xcv600e-6hq240c型号的FPGA作为实现芯片，其数据通过率超过400Mbit/s，资源使用不超过18万系统门。

2、整个译码过程在一片FPGA芯片中实现，工作性能稳定可靠，同时能够容易移植。

3、针对不同的实际应用需求，可以在保持外部接口不变的情况下灵活地修改内部电路设计，以便于和不同的设备进行衔接。

4、不但可以纠正随机错误，而且具有很强的纠正突发错误的功能。

附图说明

图1是本发明实施例1的电路结构框图；

图2是图1中数据输入电路的原理图；

图3是图1中计算校验子电路的原理图；

图4是图1中求解关键方程电路的原理图；

图5是图1中钱搜索电路的原理图；

图6是图1中获取错误值电路的原理图；

图7是图1中纠正错误电路的原理图；

图8是本发明实施例2的电路结构框图。

具体实施方式

下面结合附图和具体实施方式对本发明作进一步详细描述：

实施例1

实施例所采用的各项参数如下：

m＝8，表示一个RS码的码符号所需要的比特数；

E＝16，表示一个RS码的码块能够纠正错误码符号的个数；

其中，m和E互为独立参数。

N＝2^m-1＝255，表示每个RS码的码块的码符号数；

2E＝32，表示每个RS码的码块中校验位的码符号数；

k＝n-2E＝223，表示每个RS码的码块中信息位的码符号数；

F(X)＝X⁸+X⁷+X²+X+1，表示RS码的码符号在GF(2⁸)中定义的域生成多项式；

$g\left(x\right)=\underset{j=112}{\overset{143}{\mathrm{\Π}}}(x-{\mathrm{\α}}^{11j}),$ 表示RS码的码生成多项式。其中，α表示F(X)的本原元。

在阐述本发明的过程中所使用的预设符号如下：

C(x)＝C₂₅₄x²⁵⁴+C₂₅₃x²⁵³+…+C₁x+C₀为经过相应编码后的数据；

R(x)＝R₂₅₄x²⁵⁴+R₂₅₃x²⁵³+…+R₁x+R₀为经过传输后输入译码芯片的输入数据；

E(x)＝E₂₅₄x²⁵⁴+E₂₅₃x²⁵³+…+E₁x+E₀为经过译码后用于纠正输入数据R(x)的错误图样。显然，当错误图样E(x)中不为零的系数的个数小于或等于16的情况下，C(x)、R(x)和E(x)满足以下关系：C(x)＝R(x)+E(x)，其中，符号+表示输入数据R(x)与其相应的错误图样E(x)的同次幂系数的异或。

该实施例的具体工作流程如下：

1、数据输入电路1接收数据，并把输入数据存放于数据缓存电路中；同时该电路对输入数据进行从二元域表示到复合域表示的域变换，也就是把GF(2⁸)域元素变换成用GF(2⁴)域元素表示的复数形式，于是GF(2⁸)域的乘法运算可以转化为GF(2⁴)域的乘法运算，使整个译码芯片能在速度和使用资源方面得到优化。设输入数据用二元域表示的码符号为c＝(c₇，c₆，c₅，c₄，c₃，c₂，c₁，c₀)，经过域变换后用复合域表示的码符号为a＝(a₇，a₆，a₅，a₄，a₃，a₂，a₁，a₀)，那么，a与c之间的关系如下：

a₇＝c₁+c₂+c₃+c₄+c₅+c₆+c₇；

a₆＝c₂+c₃+c₄+c₇；

a₅＝c₃+c₄+c₆+c₇；

a₄＝c₁+c₂+c₆+c₇；

a₃＝c₁+c₃；

a₂＝c₂+c₃；

a₁＝c₁+c₂+c₆；

a₀＝c₀+c₂+c₃+c₄+c₇；

如图2所示数据输入电路1的原理图，图中从二元域表示到复合域表示的域变换模块的实现如上述算式表示。该域变换后的码符号a输入到计算校验子电路2，即图3中的码符号R′_255-j；输入数据的码符号c输入到延时电路8后输出给纠正错误电路7，即图7中的码符号R_i。

2、计算校验子电路2中的译码器采用Horner算法获得接收数据的检验子。即，计算32个检验子S_i，其中i＝0，1，...，31：

$\left\{\begin{array}{c}{T}_j^i=T_{j-1}^i{\mathrm{\α}}^{11\×112+11\×i}+R_{255-j}^{\′}\\ S_i=T_{255}^i\end{array}\right.$

其中，j＝1，2，...，255； $T_0^{\′}=0$ ；R_i′表示码符号c经过步骤1的域变换后的码符号，即步骤1中的码符号a。

该部分电路的原理图如图3所示，图中的符号表示下文将要描述的有限域的加法运算，符号表示下文将要描述的有限域的乘法运算。计算校验子电路2的输出S_i(i＝0，1，...，31)作为求解关键方程电路3的输入。

3、求解关键方城电路3采用RiBM算法来求解关键方程。即，计算 $\mathrm{\λ}=\mathrm{\λ}\left(32\right)={\widetilde{\mathrm{\δ}}}_{16+i}\left(32\right),$ ${\mathrm{\ω}}_j^{\left(h\right)}={\mathrm{\ω}}_j^{\left(h\right)}\left(32\right)={\widetilde{\mathrm{\δ}}}_j\left(32\right),$ 其中i＝0，1，...，16，j＝0，1，...，15： ${\widetilde{\mathrm{\δ}}}_i(r+1)=\mathrm{\γ}\left(r\right)\·{\widetilde{\mathrm{\δ}}}_{i+1}\left(r\right)-{\widetilde{\mathrm{\δ}}}_0\left(r\right)\·{\widetilde{\mathrm{\θ}}}_i\left(r\right),$ (其中i＝0，1，...，48)    (※)

如果 ${\widetilde{\mathrm{\δ}}}_0\left(r\right)\≠0$ 并且k(r)≥0，

则， ${\widetilde{\mathrm{\θ}}}_i(r+1)={\widetilde{\mathrm{\δ}}}_{i+1}\left(r\right),$ (其中i＝0，1，...，48)

$\mathrm{\γ}(r+1)={\widetilde{\mathrm{\δ}}}_0\left(r\right)$

k(r+1)＝-k(r)-1

否则， ${\widetilde{\mathrm{\θ}}}_i(r+1)={\widetilde{\mathrm{\θ}}}_i\left(r\right),$ (其中i＝0，1，...，48)

γ(r+1)＝γ(r)

k(r+1)＝k(r)+1

其中，r＝0，1，...31； ${\widetilde{\mathrm{\δ}}}_{49}\left(r\right)=0;$ ${\widetilde{\mathrm{\δ}}}_{48}\left(0\right)={\widetilde{\mathrm{\θ}}}_{48}\left(0\right)=1;$ ${\widetilde{\mathrm{\δ}}}_i\left(0\right)={\widetilde{\mathrm{\θ}}}_i\left(0\right)=0,$ i＝32，33，...47； ${\widetilde{\mathrm{\δ}}}_i\left(0\right)={\widetilde{\mathrm{\θ}}}_i\left(0\right)=S_i,$ i＝0，1，...31；k(0)＝0(k(r)为实数)；γ(0)＝1。

求解关键方程电路3的原理如图4所示，图中的第一控制模块9实现对条件 ${\widetilde{\mathrm{\δ}}}_0\left(r\right)\≠0$ 并且k(r)≥0的判断，确定k(r+1)和γ(r+1)的赋值，同时发出 赋值的数据选择信号。图中的PE_i模块(i＝0…48)实现 的赋值，然后根据公式(※)更新 的赋值并将其输出。公式(※)中的加法运算和乘法运算是指下文将要描述的有限域中的加法运算和乘法运算。求解关键方程电路3的输出λ_i和ω_j ^(h)(i＝0，1，...，16；j＝0，1，...，15)作为钱搜索电路4的输入。

4、钱搜索电路4确定错误位置多项式的根z_l，然后借用z_l求取与错误值有关的两个参数β_l和γ_l。令 $\mathrm{\Λ}\left(z\right)=\underset{i=0}{\overset{16}{\mathrm{\Σ}}}{\mathrm{\λ}}_i{z}^i$ (其中，当i≤e时，λ_i≠0；当e＜i≤16时，λ_i＝0)； $z{\mathrm{\Λ}}^{\′}\left(z\right)=\underset{i=1}{\overset{8}{\mathrm{\Σ}}}{\mathrm{\λ}}_{2i-1}{z}^{2i-1},$ ${\mathrm{\Ω}}^{\left(h\right)}\left(z\right)=\underset{i=0}{\overset{15}{\mathrm{\Σ}}}{\mathrm{\ω}}_i^{\left(h\right)}{z}^{\′}$ (其中，当i≤e时，λ_i≠0；当e+1≤i≤16时，λ_i＝0；当i≤e-1时， ${\mathrm{\ω}}_i^{\left(h\right)}\≠0$ ；当e≤i≤15时， ${\mathrm{\ω}}_i^{\left(h\right)}=0$ )；e表示码块中码符号错误发生的总数，e＝0时表示该码块没有发生错误：

如果Λ(α^-j)＝0，

则 ${\mathrm{\β}}_l=z_l^{144}{\mathrm{\Ω}}^{\left(h\right)}\left(z_l\right),$ γ_l＝z_lΛ′(z_l)

否则β_l＝0，γ_l＝1

同时，进行从复合域表示到二元域表示的域变换，即，设需要进行域变换的用复合域表示码符号为a＝(a₇，a₆，a₅，a₄，a₃，a₂，a₁，a₀)，经过域变换后用二元域表示的码符号为c＝(c₇，c₆，c₅，c₄，c₃，c₂，c₁，c₀)，那么，a与c之间的关系如下：

c₇＝a₁+a₄；

c₆＝a₁+a₂+a₃；

c₅＝a₂+a₃+a₅+a₇；

c₄＝a₁+a₂+a₄+a₆；

c₃=a₁+a₃+a₅+a₆；

c₂＝a₁+a₂+a₃+a₅+a₆；

c₁＝a₁+a₅+a₆；

c₀＝a₀+a₆；

钱搜索电路4的原理如图5所示，图中的符号表示下文将要描述的有限域的加法运算，符号表示下文将要描述的有限域的乘法运算。图5中的第二控制模块10用于判断条件Λ(a^-j)＝0是否成立；输出参数确定模块11根据第二控制模块10输出的条件判断信号来输出相应的β_l和γ_l。从复合域表示到二元域表示的域变换模块的实现如上述算式表示。钱搜索电路4的输出β_l′和γ_l′作为获取错误值电路5的输入。

5、获取错误值电路5使用Forney算法的变形来求取l位置上的错误值，即，计算e个错误值E_l：

$E_l=\frac{z^{144}{\mathrm{\Ω}}^{\left(h\right)}\left(z\right)}{z{\mathrm{\Λ}}^{\′}\left(z\right)}=\frac{{\mathrm{\β}}_l^{\′}}{{\mathrm{\γ}}_l^{\′}}$

如果所在位置l没有发生错误时，则E_l＝0。获取错误值电路5的原理如图6所示。图中前变换β_l′＝αi→i、γ_l′＝αj→j和后变换E_l＝α^k或E_l＝0均由FPGA芯片中的块RAM存取变换参数来实现；获取错误值电路5的输出E_l作为纠正错误电路7的输入。

6、纠正错误电路7进行纠正输入数据的错误，即C(x)＝R(x)+E(x)，其中E_i≠0，i＝j_l；E_i＝0，i≠j_l；l≤e。纠正错误电路7的原理如图7所示。

在上述译码工作过程中，延时电路8使用同步FIFO的形式来实现。

在上述译码工作过程中，使用了二元域表示到复合域表示的域变换和复合域表示到二元域表示的域变换。其中，在复合域表示中，采用了G((2⁴)²)的表示方式。它们之间的关系如下：先由F₁(x)＝x⁴+x+1生成一个有限域G(2⁴)，然后由F₁(x)的本原元w和F₂(x)＝x²+x+w¹⁴在G(2⁴)的基础上共同生成有限域G((2⁴)²)，最后通过变换建立了由F₁(x)与F₂(x)共同所生成的G((2⁴)²)与由F(X)所生成的G(2⁸)之间的关系，即，设a(x)＝a₀+xa₁为G((2⁴)²)中的元素，那么a₀和a₁为G(2⁴)中的元素，其中a₀＝(a₀₃，a₀₂，a₀₁，a₀₀)，a₁＝(a₁₃，a₁₂，a₁₁，a₁₀)，这等价于a＝(a₇，a₆，a₅，a₄，a₃，a₂，a₁，a₀)，此时a₁₃＝a₇，a₁₂＝a₆，a₁₁＝a₅，a₁₀＝a₄，a₀₃＝a₃，a₀₂＝a₂，a₀₁＝a₁，a₀₀＝a₀；c(x)＝c₇x⁷+c₆x⁶+c₅x⁵+c₄x⁴+c₃x³+c₂x²+c₁x¹+c₀为G(2⁸)的元素，这等价于c＝(c₇，c₆，c₅，c₄，c₃，c₂，c₁，c₀)，则a(x)与c(x)之间的关系如下：

                      c＝P×a；

                      a＝Q×c；

其中：

$P=\left(\begin{array}{cccccccc}0& 0& 0& 1& 0& 0& 1& 0\\ 0& 0& 0& 0& 1& 1& 1& 0\\ 1& 0& 1& 0& 1& 1& 0& 0\\ 0& 1& 0& 1& 0& 1& 1& 0\\ 0& 1& 1& 0& 1& 0& 1& 0\\ 0& 1& 1& 0& 1& 1& 1& 0\\ 0& 1& 1& 0& 0& 0& 1& 0\\ 0& 1& 0& 0& 0& 0& 0& 1\end{array}\right)$ $Q=\left(\begin{array}{cccccccc}1& 1& 1& 1& 1& 1& 1& 0\\ 1& 0& 0& 1& 1& 1& 0& 0\\ 1& 1& 0& 1& 1& 0& 0& 0\\ 1& 1& 0& 0& 0& 1& 1& 0\\ 0& 0& 0& 0& 1& 0& 1& 0\\ 0& 0& 0& 0& 1& 1& 0& 0\\ 0& 1& 0& 0& 0& 1& 1& 0\\ 1& 0& 0& 1& 1& 1& 0& 1\end{array}\right)$

同时，P与Q满足：QP mod 2＝PQ mod 2＝I。符号×表示变换矩阵P(Q)中的元素与a(c)中的对应元素进行与门的运算。所述mod 2表示模2，即：2n mod 2＝0，(2n+1)mod 2＝1。所述I为单位矩阵，即：

$I=\left(\begin{array}{cccccccc}1& 0& 0& 0& 0& 0& 0& 0\\ 0& 1& 0& 0& 0& 0& 0& 0\\ 0& 0& 1& 0& 0& 0& 0& 0\\ 0& 0& 0& 1& 0& 0& 0& 0\\ 0& 0& 0& 0& 1& 0& 0& 0\\ 0& 0& 0& 0& 0& 1& 0& 0\\ 0& 0& 0& 0& 0& 0& 1& 0\\ 0& 0& 0& 0& 0& 0& 0& 1\end{array}\right)$

在上述实施例中，三种有限域中运算电路的设计如下：

有限域中加法运算的电路设计：设需要进行加法运算的码符号为a＝(a₇，a₆，a₅，a₄，a₃，a₂，a₁，a₀)和b＝(b₇，b₆，b₅，b₄，b₃，b₂，b₁，b₀)，经过加法运算后的结果为c＝(c₇，c₆，c₅，c₄，c₃，c₂，c₁，c₀)。所以，a、b和c之间的关系为：c＝a+b，其具体的计算算式如下：

c₇＝a₇ xor b₇，c₆＝a₆ xor b₆，c₅＝a₅ xor b₅，c₄＝a₄ xor b₄，

c₃＝a₃ xor b₃，c₂＝a₂ xor b₂，c₁＝a₁ xor b₁，c₀＝a₀ xor b₀，

其中，符号xor使用异或门完成。

有限域中乘法运算的电路设计：设A，B是GF(2⁸)域中的元素，用GF(2⁴)中的元素表示为a(x)＝a₀₃+xa₄₇，b(x)＝b₀₃+xb₄₇，所以a(x)b(x)＝a(x)b(x)mod P(x)＝[a₀₃b₀₃+w¹⁴a₄₇b₄₇]+x[(a₀₃+a₄₇)(b₀₃+b₄₇)+a₀₃b₄₇]，其中P(x)＝x²+x+w¹⁴，a₀₃、a₄₇、b₀₃、b₄₇以及w¹⁴均为GF(2⁴)中的元素，同时GF(2⁴)的域生成多项式为G(x)＝x⁴+x+1，w为G(x)的本原元。

设已经经过复合域变换需要进行乘法运算的码符号为a＝(a₇，a₆，a₅，a₄，a₃，a₂，a₁，a₀)，其中a₇，a₆，a₅，a₄对应a(x)中的a₄₇，a₃，a₂，a₁，a₀对应a(x)中的a₀₃，b＝(b₇，b₆，b₅，b₄，b₃，b₂，b₁，b₀)，其中b₇，b₆，b₅，b₄对应b(x)中的b₄₇，b₃，b₂，b₁，b₀对应b(x)中的b₀₃，经过乘法运算后的结果为c＝(c₇，c₆，c₅，c₄，c₃，c₂，c₁，c₀)，同时在电路设计中需要的8个过渡参数，它们分别为ta＝(ta₃，ta₂，ta₁，ta₀)，tb＝(tb₃，tb₂，tb₁，tb₀)，tab＝(tab₆，tab₅，tab₄，tab₃，tab₂，tab₁，tab₀)，t00＝(t00₆，t00₅，t00₄，t00₃，t00₂，t00₁，t00₀)，t11＝(t11₆，t11₅，t11₄，t11₃，t11₂，t11₁，t11₀)，dab＝(dab₃，dab₂，dab₁，dab₀)，d00＝(d00₃，d00₂，d00₁，d00₀)，d11＝(d11₃，d11₂，d11₁，d11₀)。所以，a、b和c之间的关系为：c＝a×b，其具体的计算算式如下：

ta₃＝a₇ xor a₃；ta₂＝a₆ xor a₂；ta₁＝a₅ xor a₁；ta₀＝a₄ xor a₀；

tb₃＝b₇ xor b₃；tb₂＝b₆ xor b₂；tb₁＝b₅ xor b₁；tb₀＝b₄ xor b₀；

tab₆＝ta₃ xor tb₃；

tab₅＝(ta₃ xor tb₂)and(ta₂ xor tb₃)；

tab₄＝(ta₃ xor tb₁)and(ta₂ xor tb₂)and(ta₁ xor tb₃)；

tab₃＝(ta₃ xor tb₀)and(ta₂ xor tb₁)and(ta₁ xor tb₂)and(ta₀ xor tb₃)；

tab₂＝(ta₂ xor tb₀)and(ta₁ xor tb₁)and(ta₀ xor tb₂)；

tab₁＝(ta₁ xor tb₀)and(ta₀ xor tb₁)；

tab₀＝ta₀ xor tb₀；

t00₆＝a₃ xor b₃；

t00₅＝(a₃ xor b₂)and(a₂ xor b₃)；

t00₄＝(a₃ xor b₁)and(a₂ xor b₂)and(a₁ xor b₃)；

t00₃＝(a₃ xor b₀)and(a₂ xor b₁)and(a₁ xor b₂)and(a₀ xor b₃)；

t00₂＝(a₂ xor b₀)and(a₁ xor b₁)and(a₀ xor b₂)；

t00₁＝(a₁ xor b₀)and(a₀ xor b₁)；

t00₀＝a₀ xor b₀；

t11₆＝a₇ xor b₇；

t11₅＝(a₇ xor b₆)and(a₆ xor b₇)；

t11₄＝(a₇ xor b₅)and(a₆ xor b₆)and(a₅ xor b₇)；

t11₃＝(a₇ xor b₄)and(a₆ xor b₅)and(a₅ xor b₆)and(a₄ xor b₇)；

t11₂＝(a₆ xor b₄)and(a₅ xor b₅)and(a₄ xor b₆)；

t11₁＝(a₅ xor b₄)and(a₄ xor b₅)；

t11₀＝a₄ xor b₄；

dab₃＝tab₃ xor tab₆；

dab₂＝tab₂ xor tab₅ xor tab₆；

dab₁＝tab₁ xor tab₄ xor tab₅；

dab₀＝tab₀ xor tab₁；

d00₃＝t00₃ xor t00₆；

d00₂＝t00₂ xor t00₅ xor t00₆；

d00₁＝t00₁ xor t00₄ xor t00₅；

d00₀＝t00₀ xor t00₁；

d11₃＝t11₃ xor t11₆；

d11₂＝t11₂ xor t11₅ xor t11₆；

d11₁＝t11₁ xor t11₄ xor t11₅；

d11₀＝t11₀ xor t11₄；

c₇＝dab₃ xor d00₃；

c₆＝dab₂ xor d00₂；

c₅＝dab₁ xor d00₁；

c₁＝dab₀ xor d00₀；

c₃＝d00₃ xor d11₀；

c₂＝d00₂ xor d11₃；

c₁＝d00₁ xor d11₂；

c₀＝d00₀ xor d11₀ xor d11₁；

其中，符号xor使用异或门完成，符号and使用与门完成。

有限域中除法运算的电路设计：先判断输入的符号中是否存在为零的情况，然后根据具体的情况来进行处理；如果不存在有零的情况，则先对需要相除的两个码符号从标准基的表示形式转化为幂指数的表示形式，然后对所得到的表示形式进行模255的减法运算，最后把模255的减法运算得到的结果转化为标准基的表示形式作为除法运算得到的商；如果存在有零的情况，则输出得到的商为0。虽然图6是实现获取错误值电路的原理图，但是它同样是实现本发明中所设计的除法电路的电路原理图。所以，除法运算电路的原理如图6所示。

实施例2

如图8所示，在实施例1的基础上，还包括一解交错电路6与数据输入电路1连接，用于纠正突发性错误。RS码数据首先输入到解交错电路6进行解交错，然后将处理后的数据输入到数据输入电路1，继而进行如实施例1所述的译码过程。

Claims (7)

1.一种高速译码芯片，包括：一数据输入电路(1)、一计算校验子电路(2)、求解关键方程电路(3)、一钱搜索电路(4)、一获取错误值电路(5)、一纠正错误电路(7)顺序串连连接；译码后的数据由所述纠正错误电路(7)输出；其特征在于，

所述数据输入电路(1)用于控制数据的输入，其输出为两路数据，一路是经过二元域表示到复合域表示的域变换进入计算校验子电路(2)的数据，另一路数据直接进入一延时电路(8)进行缓存后输出给纠正错误电路(7)；

所述计算校验子电路(2)，用于计算输入数据的校验子；

所述求解关键方程电路(3)用于根据所获得的校验子来求取译码过程所需要的错误位置多项式和错误值多项式；

所述钱搜索电路(4)，用于求解错误位置多项式的根和在相应根下错误值多项式的值，同时对输出结果进行复合域表示到二元域表示的变换；

所述获取错误值电路(5)用于根据变形的Forney算法求取输入数据所发生错误的错误值并输出；

所述纠正错误电路(7)用于通过缓存于延时电路(8)中的数据与所述获取错误值电路5输出的错误值之间的异或运算来输出被译码数据的正确结果和该译码数据的错误情况；

所述延时电路(8)用于把输入数据缓存于实现芯片中，待获取错误值电路(5)中的错误值计算完成后，把数据输入到纠正错误电路(7)中。

2.根据权利要求1所述的高速译码芯片，其特征在于，所述求解关键方程电路(3)采用RIBM算法来求取译码过程所需要的错误位置多项式和错误值多项式。

3.根据权利要求1所述的高速译码芯片，其特征在于，所述计算校验子电路(2)、求解关键方程电路(3)、钱搜索电路(4)均采用有限域中进行的基本运算电路，包括有限域中加法运算的电路、有限域中乘法运算的电路和有限域中除法运算的电路；所述的有限域中加法运算的电路设计是指需要相加的两个码符号在同位上进行异或。

4.根据权利要求3所述的高速译码芯片，其特征在于，所述的有限域中乘法运算的电路设计是：设A，B是GF(2⁸)域中的元素，用GF(2⁴)中的元素表示为a(x)＝a₀₃+xa₄₇，b(x)＝b₀₃+xb₄₇，所以a(x)b(x)＝a(x)b(x)mod P(x)＝[a₀₃b₀₃+w¹⁴a₄₇b₄₇]+x[(a₀₃+a₄₇)(b₀₃+b₄₇)+a₀₃b₄₇]，其中P(x)＝x²+x+w¹⁴，a₀₃、a₄₇、b₀₃、b₄₇以及W¹⁴均为GF(2⁴)中的元素，同时GF(2⁴)的域生成多项式为G(x)＝x⁴+x+1，w为G(x)的本原元。

设已经经过复合域变换需要进行乘法运算的码符号为a＝(a₇，a₆，a₅，a₄，a₃，a₂，a₁，a₀)，其中a₇，a₆，a₅，a₄对应a(x)中的a₄₇，a₃，a₂，a₁，a₀对应a(x)中的a₀₃，b＝(b₇，b₆，b₅，b₄，b₃，b₂，b₁，b₀)，其中b₇，b₆，b₅，b₄对应b(x)中的b₄₇，b₃，b₂，b₁，b₀对应b(x)中的b₀₃，经过乘法运算后的结果为c＝(c₇，c₆，c₅，c₄，c₃，c₂，c₁，c₀)，同时在电路设计中需要的8个过渡参数，它们分别为ta＝(ta₃，ta₂，ta₁，ta₀)，tb＝(tb₃，tb₂，tb₁，tb₀)，tab＝(tab₆，tab₅，tab₄，tab₃，tab₂，tab₁，tab₀)，t00＝(t00₆，t00₅，t00₄，t00₃，t00₂，t00₁，t00₀)，t11＝(t11₆，t11₅，t11₄，t11₃，t11₂，t11₁，t11₀)，dab＝(dab₃，dab₂，dab₁，dab₀)，d00＝(d00₃，d00₂，d00₁，d00₀)，d11＝(d11₃，d11₂，d11₁，d11₀)。所以，a、b和c之间的关系为：c＝a×b，其具体的计算算式如下：

ta₃＝a₇ xor a₃；ta₂＝a₆ xor a₂；ta₁＝a₅ xor a₁；ta₀＝a₄ xor a₀；

tb₃＝b₇ xor b₃；tb₂＝b₆ xor b₂；tb₁＝b₅ xor b₁；tb₀＝b₄ xor b₀；

tab₆＝ta₃ xor tb₃；

tab₅＝(ta₃ xor tb₂)and(ta₂ xor tb₃)；

tab₄＝(ta₃ xor tb₁)and(ta₂ xor tb₂)and(ta₁ xor tb₃)；

tab₃＝(ta₃ xor tb₀)and(ta₂ xor tb₁)and(ta₁ xor tb₂)and(ta₀ xor tb₃)；

tab₂＝(ta₂ xor tb₀)and(ta₁ xor tb₁)and(ta₀ xor tb₂)；

tab₁＝(ta₁ xor tb₀)and(ta₀ xor tb₁)；

tab₀＝ta₀ xor tb₀；

t00₆＝a₃ xor b₃；

t00₅＝(a₃ xor b₂)and(a₂ xor b₃)；

t00₁＝(a₁ xor b₁)and(a₂ xor b₂)and(a₁ xor b₃)；

t00₃＝(a₃ xor b₀)and(a₂ xor b₁)and(a₁ xor b₂)and(a₀ xor b₃)；

t00₂＝(a₂ xor b₀)and(a₁ xor b₁)and(a₀ xor b₂)；

t00₁＝(a₁ xor b₀)and(a₀ xor b₁)；

t00₀＝a₀ xor b₀；

t11₆＝a₇ xor b₇；

t11₅＝(a₇ xor b₆)and(a₆ xor b₇)；

t11₄＝(a₇ xor b₅)and(a₆ xor b₆)and(a₅ xor b₇)；

t11₃＝(a₇ xor b₄)and(a₆ xor b₅)and(a₅ xor b₆)and(a₄ xor b₇)；

t11₂＝(a₆ xor b₄)and(a₅ xor b₅)and(a₄ xor b₆)；

t11₁＝(a₅ xor b₄)and(a₄ xor b₅)；

t11₀＝a₄ xor b₄；

dab₃＝tab₃ xor tab₆；

dab₂＝tab₂ xor tab₅ xor tab₆；

dab₁＝tab₁ xor tab₄ xor tab₅；

dab₀＝tab₀ xor tab₄；

d00₃＝t00₃ xor t00₆；

d00₂＝t00₂ xor t00₅ xor t00₆；

d00₁＝t00₁ xor t00₄ xor t00₅；

d00₀＝t00₀ xor t00₄；

d11₃＝t11₃ xor t11₆；

d11₂＝t11₂ xor t11₅ xor t11₆；

d11₁＝t11₁ xor t11₄ xor t11₅；

d11₀＝t11₀ xor t11₄；

c₇＝dab₃ xor d00₃；

c₆＝dab₂ xor d00₂；

c₅＝dab₁ xor d00₁；

c₄＝dab₀ xor d00₀；

c₃＝d00₃ xor d11₀；

c₂＝d00₂ xor d11₃；

c₁＝d00₁ xor d11₂；

c₀＝d00₀ xor d11₀ xor d11₁；

其中，符号xor使用异或门完成，符号and使用与门完成。

5.根据权利要求3所述的高速译码芯片，其特征在于，所述的有限域中除法运算的电路按照如下过程运算：先判断输入的码符号中是否存在为零的情况；如果不存在有零的情况，则先对需要相除的两个码符号从标准基的表示形式转化为幂指数的表示形式，然后对所得到的表示形式进行模255的减法运算，最后把模255的减法运算得到的结果转化为标准基的表示形式作为除法运算得到的商；如果存在有零的情况，则输出得到的商为0。

6.根据权利要求1、2、3、4或5中任一项所述的高速译码芯片，其特征在于，还包括一解交错电路(6)与数据输入电路(1)连接，码符号数据首先经过解交错电路(6)后输入到数据输入电路(1)，用于纠正突发性错误。

7.根据权利要求1所述的高速译码芯片，其特征在于，所述二元域表示到复合域表示的域变换是指把GF(2⁸)域元素变换成用GF(2⁴)域元素表示的复数形式，进而GF(2⁸)域的乘法运算可以转化为GF(2⁴)域的乘法运算，用于整个译码芯片译码速度的提高和资源使用的优化。

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