CN1274202A - 交错方法、交错装置、加速编码方法以及加速编码装置 - Google Patents

交错方法、交错装置、加速编码方法以及加速编码装置 Download PDF

Info

Publication number
CN1274202A
CN1274202A CN00108331A CN00108331A CN1274202A CN 1274202 A CN1274202 A CN 1274202A CN 00108331 A CN00108331 A CN 00108331A CN 00108331 A CN00108331 A CN 00108331A CN 1274202 A CN1274202 A CN 1274202A
Authority
CN
China
Prior art keywords
data
sequential replacement
sequence
replacement data
record
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN00108331A
Other languages
English (en)
Other versions
CN1171391C (zh
Inventor
须田博人
谷彰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NTT Docomo Inc
Nippon Telegraph and Telephone Corp
Original Assignee
NTT Mobile Communications Networks Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=26381791&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=CN1274202(A) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by NTT Mobile Communications Networks Inc filed Critical NTT Mobile Communications Networks Inc
Publication of CN1274202A publication Critical patent/CN1274202A/zh
Application granted granted Critical
Publication of CN1171391C publication Critical patent/CN1171391C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
    • H03M13/2957—Turbo codes and decoding
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H03M13/2703—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques the interleaver involving at least two directions
    • H03M13/271—Row-column interleaver with permutations, e.g. block interleaving with inter-row, inter-column, intra-row or intra-column permutations
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H03M13/2735—Interleaver using powers of a primitive element, e.g. Galois field [GF] interleaver
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H03M13/2771—Internal interleaver for turbo codes

Landscapes

  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Error Detection And Correction (AREA)
  • Detection And Correction Of Errors (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)

Abstract

本发明的目的是提供一种交错方法,即使对多种帧长,也能用较少运算量高效地实现序列的随机化。输入多个具有基于素数P的长度的块的数据序列,在标数为P的伽罗华域的元中进行规定的运算,置换该顺序,生成顺序置换的数据,使用该顺序置换数据,置换所输入的所述数据序列的数据顺序。

Description

交错方法、交错装置、加速 编码方法以及加速编码装置
本发明涉及对猝发错误进行有效的加速编码的技术，特别是不进行修剪处理，或虽进行但仅限于位数而减少运算量的交错方法、交错装置、加速编码方法以及加速编码装置。
本发明应用于要求利用数纠错码来提高字传输与数字记录等通信可靠性的领域，在多媒体这样的需要通信灵活性的领域特别有效。
使用近年提出的高能力纠错码的加速编码器由多个编码器构成，为了减少各编码器间冗余序列的相关性而经过交错器(执行交错处理的装置)来连接各编码器。该交错器，使决定加速码的能力变得很重要。
图1(a)、(b)表示加速编码器的构成。如图1(a)所示，加速编码器包括多个循环系统卷积编码器(recursive systematic convolutionalencoder)(RSC1)12、(RSC2)13、交错器11。各循环系统卷积编码器12、13，如图1(b)所示，由加法器14、15和单位延迟部件(D)16、17如图所示连接而成。如图1(a)所示的例子那样，加速编码器对输入d(K比特)作为编码序列而输出输出X1-X3输出。这里，为了减少冗余比特X1与X2的相关性，在循环系统卷积编码器(RSC2)13之前插入交错器11。而且，如图1(c)所示，加速译码器由两个解码器1、2，两个交错器3、4，以及进行交错的逆处理的解交错器5构成。
另外，在数字系统情况下，以比特或符号等单位进行交错中的置换。
而且，在置换方法中，有将数据写入缓冲器等、然后读取其的方法，以及具有由交错所产生的顺序的置换信息作为模型(下面称为“交错模型”)，参照该信息并置换的方法。
下面，说明按照交错模型、以比特为单位进行置换的例子。
图2是进行16比特序列交错的例子。图2中，通过参照交错模型表来进行比特单位的交错。图2中，进行交错的输入16比特的序列67，按照存储在交错模型表68中的顺序，进行输入序列中比特的顺序置换。
而且，把在此显示的交错模型表中所示的顺序按箭头所示的纵向顺序读出为0、8、4、12、2、…，输出交错后的比特序列。
但是，对于进行交错的交错器，需具有如下三种功能：
(1)对应多种帧长(例如，从几千到1万种)。
(2)能用较少参数数量生成。
(3)产生交错模型的运算量小。
为了解决第一问题，也就是对应多种帧长，简单地，如果准备全部的帧，用于对应全部帧长的参数数量巨大，存储该参数所需的存储器变得巨大，因而不实用。而且，存在用于对每一帧长单独求出最适当参数的运算处理时间也增大的问题。
而且，为了解决该问题，如上述(2)问题所示的那样，考虑用较少参数数量，准备交错器的方法。但是，为了能够用较少参数数量，生成交错器，按照2次幂的帧长作成交错器，由此进行数据修剪，该现有方法存在这样的问题：修剪(prune)数据，只增加与其对应的最适合的参数，无法保证在全部帧长中取得优良特性。例如，即使某一帧长特性较好，但存在其它帧长特性变差的问题。
为了改善上述状态，考虑减少修剪数据数量的方法。
通过减少修剪数据的数量，也解决了第三个问题。作为对付第三个问题的对策，本申请人提出了减少修剪且特性良好的方法(PCT申请/JP98/05027)。但是，即使该方法，也存在用于交错器的模型生成的处理量(运算处理量)大的问题。
针对上述问题，本发明的目的是提供交错方法、交错装置、加速编码方法以及加速编码装置，即使存在多种帧长，也能用较少运算量高效率地实现序列随机化。
第1方面的发明是一种交错方法，其特征在于，包括：第一步骤，输入多个具有基于素数P的长度的块；第二步骤，在标数为P的伽罗华域的元中进行规定的运算，置换该顺序，生成顺序置换的数据；第三步骤，使用该顺序置换数据，置换所输入的所述数据序列的数据顺序。由于使用多个具有基于素数P的长度的块的数据序列，从而能在精密对应多种帧长的同时，用较少运算量高效率地实现输入数据序列的随机化。
第2方面的发明是一种交错装置，其特征在于，包括：第一步骤，生成或记录素数P；第二步聚，将输入序列分割成长为P的N个块B1、B2、…BN；第三步骤，作为第一顺序置换的数据，生成或记录将标数为P的伽罗华域的元以该元的幂的指数部分的值的顺序排列的序列；第四步骤，生成或记录与(P-1)互为素的(N-1)个整数P1、P2、…PN-1；第五步骤，跳跃Pi个、循环读出第一顺序置换数据序列，重复进行i＝1～N-1次取得第i顺序置换数据的处理，生成或记录第二～第N顺序置换数据；第六步骤，使用第一至第N顺序置换数据，置换块B1、B2、…BN中的顺序；第七步骤，按照预定的顺序从置换的N个各块中读出各数据。由于将输入序列分割为N个块B1、B2、…BN，用素数体，进行输入数据的顺序置换，从而能在精密对应多种帧长的同时，用较少运算量高效率地实现输入数据序列的随机化。而且，由于用第五和第六的两步骤进行交错，从而可减少存储器(缓冲器)和运算量。
第三方面的发明是一种交错方法，其特征在于，包括：第一步骤，生成或记录素数P；第二步骤，将输入序列分割成长度P的N个块B1、B2、…BN；第三步骤，生成或记录将标数为P的伽罗华域的元以该元的幂的指数部分的值的顺序排列的序列；第四步骤，生成或记录与该幂中使用的原始元互为素的N个整数q1、q2、…qN；第五步骤，对第0顺序置换数据序列的各数据用qi除以P所得到的元的幂的指数部分的值的序列作为第i顺序置换数据，重复进行i＝1～N次上述处理，生成第一～第N顺序置换数据；第六步骤，使用第一至第N顺序置换数据，置换块B1、B2、…BN中的数据的顺序；第七步骤，按照由排列变化后的N个各块预定的顺序，读出各数据。由于将数据序列分割为N个块B1、B2、…BN，用素数体，进行输入数据的顺序置换，从而能在精密对应多种帧长的同时，用较少运算量高效率地实现输入数据序列的随机化。而且，由于用第五和第六的两步骤进行交错，从而可减少存储器(缓冲器)和运算量。
第4方面的发明是一种交错方法，其特征在于，包括：第一步骤，生成或记录素数P；第二步骤，将输入序列分割成长度(P-1)的N个块B1、B2、…BN；第三步骤，生成或记录删除将标数为P的伽罗华域的元以该元的幂的指数部分的值的顺序排列的序列的最末数据后的序列；第四步骤，生成或记录与(P-1)互为素的(N-1)个整数P1、P2、…PN-1；第五步骤，跳跃Pi个、循环读出第一顺序置换数据序列，重复进行i＝1～N-1次取得第i顺序置换数据的处理，生成或记录第二～第N顺序置换数据；第六步骤，使用第一至第N顺序置换数据，置换块B1、B2、…BN中的顺序；第七步骤，按照由置换的N个各缺预定的顺序，读出各数据。这样，能减少修剪处理要处理的比特数量，按多种帧长灵活地对应。
第5方面的发明是一种交错方法，其特征在于，包括：第一步骤，生成或记录素数P；第二步骤，将输入序列分割成长度(P+1)的N个块B1、B2、…BN；第三步骤，生成或记录在将标数为P的伽罗华域的元以该元的幂的指数部分的值的顺序排列的序列的最末数据上追加所述素数后的序列；第四步骤，生成或记录与(P-1)互为素的(N-1)个整数P1、P2、…PN-1；第五步骤，跳跃Pi个、循环读出第一顺序置换数据序列，重复进行i＝1～N-1次取得第i顺序置换数据的处理，生成或记录第二～第N顺序置换数据；第六步骤，使用第一至第N顺序置换数据置换块B1、B2、…BN中的顺序；第七步骤，按照由置换的N个各块预定的顺序，读出各数据。这样，能减少修剪处理要处理的比特数量，按多种帧长灵活地对应。
第6方面的发明是按权利要求2至5中任一项所述的交错方法，其特征在于，所述第七步骤预定的顺序是以加速码的错误基础(エラ-フロア-)值为基准。由于考虑错误基础值决定用第七步骤读出的顺序，因而可抑制错误基础的发生。
第7方面的发明是按权利要求2至5中任一项所述的交错方法，其特征在于，预定K(K是2以上的整数)个所述分割数N，生成K种第五步骤生成的第一至第N顺序置换数据，使用特性最佳分割数的顺序置换数据。这样，由于能选择最适合的顺序置换数据，从而可进行最恰当的交错。
第8方面的发明是一种交错装置，其特征在于，包括：第一装置，输入多个具有基于素数P的长度的块的数据序列；第二装置，在标数为P的伽罗华域的元中进行规定的运算，置换该顺序，生成顺序置换的数据；第三装置，使用该顺序置换数据，置换所输入的所述数据序列的数据顺序。得到与权利要求1相同的作用、效果。
第9方面的发明是一种交错装置，其特征在于，包括：第一装置，生成或记录素数P；第二装置，将输入序列分割成长为P的N个块B1、B2、…BN；第三装置，作为第一顺序置换数据，生成或记录将标数为P的伽罗华域的元以该元的幂的指数部分的值的顺序排列的序列；第四装置，生成或记录与(P-1)互为素的(N-1)个整数P1、P2、…PN-1；第五装置，跳跃Pi个、循环读出第一顺序置换数据序列，重复进行i＝1～N-1次取得第i顺序置换数据的处理，生成或记录第二～第N顺序置换数据；第六装置，使用第一至第N顺序置换数据，置换块B1、B2、…BN中的顺序；第七装置，按照由置换的N个各块预定的顺序，读出各数据。得到与权利要求2相同的作用、效果。
第10方面的发明是一种交错装置，其特征在于，包括：第一装置，生成或记录素数P；第二装置，将输入序列分割成长为P的N个块B1、B2、…BN；第三装置，生成或记录将标数为P的伽罗华域的元以该元的幂的指数部分的值的顺序排列的序列；第四装置，生成或记录与该幂中使用的原始元互为素的N个整数q1、q2、…qN；第五装置，对第0顺序置换数据序列的各数据用qi除以P所得到的元的幂的指数部分的值的序列作为第i顺序置换数据，重复进行i＝1～N次上述处理，生成第一～第N顺序置换数据；第六装置，使用第一至第N顺序置换数据，置换块B1、B2、…BN中的数据的顺序；第七装置，按照由排列变化后的N个各块预定的顺序，读出各数据。得到与权利要求3相同的作用、效果。
第11方面的发明是一种交错装置，其特征在于，包括：第一装置，生成或记录素数P；第二装置，将输入序列分割成长为(P-1)的N个缺B1、B2、…BN；第三装置，生成或记录删除将标数为P的伽罗华域的元以该元的幂的指数部分的值的顺序排列的序列的最末数据后的序列；第四装置，生成或记录与(P-1)互为素的(N-1)个整数P1、P2、…PN-1；第五装置，跳跃Pi个、循环读出第一顺序置换数据序列，重复进行i＝1～N-1次取得第i顺序置换数据的处理，生成或记录第二～第N顺序置换数据；第六装置，使用第一至第N顺序置换数据，置换块B1、B2、…BN中的顺序；第七装置，按照由置换的N个各块预定的顺序，读出各数据。得到与权利要求4相同的作用、效果。
第12方面的发明是一种交错装置，其特征在于，包括：第一装置，生成或记录素数P；第二装置，将输入序列分割成长为(P+1)的N个块B1、B2、…BN；第三装置，生成或记录在将标数为P的伽罗华域的元以该元的幂的指数部分的值的顺序排列的序列的最末数据上追加所述素数后的序列；第四装置，生成或记录与该幂中使用的原始元互为素的N个整数q1、q2、…qN；第五装置，对第0顺序置换数据序列的各数据用qi除以P所得到的元的幂的指数部分的值的序列作为第i顺序置换数据，重复进行i＝1～N次上述处理，生成第一～第N顺序置换数据；第六装置，使用第一至第N顺序置换数据，置换块B1、B2、…BN中的数据顺序；第七装置，按照由排列变化后的N个各块预定的顺序，读出各数据。得到与权利要求5相同的作用、效果。
第13方面的发明是按权利要求9至12中任一项所述的交错装置，其特征在于，所述第七装置预定的顺序是以加速码的错误基础值为基准。得到与权利要求6相同的作用、效果。
第14方面的发明是按权利要求9至12中任一项所述的交错装置，其特征在于，预定K(K是2以上的整数)个所述分割数N，生成K种第五装置生成的第一至第N顺序置换数据，使用特性最佳分割数的顺序置换数据。得到与权利要求7相同的作用、效果。
第15方面的发明是以权利要求1至5中任一项所述的交错方法作为加速编码装置的内部交错方法的加速编码方法。能够提供具有权利要求1至5所述的发明的作用、效果的加速编码方法。
第16方面的发明是如权利要求15所述的加速编码方法，其特征在于，包括：输入比特数少于预定数的比特数时增加比特数使其一致的步骤；削减编码后的比特数直至等于增加所述比特数前的比特数。这样，可降低运算量，不进行修剪处理。
第17方面的发明是如权利要求16所述的加速编码方法，其特征在于，使用比特重复(bit repetition)增加所述比特数。规定增加比特数的一例子。
第18方面的发明是一种加速编码装置，包括：多个编码器；权利要求8至12的任一项所述的交错装置。能够提供具有权利要求8至12所述的发明的作用、效果的加速编码方法。
第19方面的发明是如权利要求18所述的加速编码装置，其特征在于，包括：输入比特数少于预定数的比特数时增加比特数使其一致的装置；削减编码后的比特数直至等于增加所述比特数前的比特数。
第20方面的发明是如权利要求19所述的加速编码装置，其特征在于，使用比特重复来增加所述比特数。
图1是用于说明现有加速编码及其译码例子的图。
图2是用于说明进行现有16比特序列交错的例子的图。
图3是用于说明按照本发明第一实施例的加速编码器的图。
图4是直至200的素数表。
图5是用于说明本发明交错器的第一结构例的图。
图6是150以下的素数及其最小原始根的表。
图7是显示置换数据顺序的顺序置换表的一例子的图。
图8是用于说明本发明交错器的第二结构例的图。
图9是用于说明本发明交错器的第三结构例的图。
图10是显示本发明加速编码器动作的流程图。
图11是用于说明错误基础的图。
图12是显示按照本发明第二实施例的加速编码器的图。
图13是说明本发明交错器的第四结构例的图。
图14是显示使用如图13所示的第四结构例的顺序置换表的图。
下面，参照附图说明本发明的实施例。
图3显示本发明第一实施例的加速编码器的框图结构。与图1所示的现有加速编码器有三点不同：
(1)增加比特追加处理部21
(2)新颖结构的交错器22
(3)增加击穿处理部23
下面，参照图10所示的流程图详细说明上述三部分。
(比特追加处理)
作为进行交错前的处理，调整为适合交错的比特数(图10的步骤101-103)。
作为比特追加处理的具体例子，可使用一般纠错编码。即使纠错编码之中，由于灵活且处理容易，周期性重复比特的比特重复也是良好的例子。
这里，假定编码器的输入比特数为NIN(相当于图3的K)，详细描述比特重复的处理方法。
(1)首先，将NIN除以8求出值n。
(2)求出大于n且最接近n的素数P。
(3)取P的8倍与NIN之差作为a。
(4)在输入的NIN比特上追加a比特(伪比特)。
例如，以NIN为650的情况进行说明。
(1)650/8＝81.25
因此，求出n＝81.25。
(2)如图4所示，大于81.25、最接近81.25的素数是83。因此，求出P＝83。
(3)83*8＝664，因此，求出a＝14。而且，*表示相乘(以下相同)。
(4)在650比特输入的情况下，执行追加14比特的伪比特的处理。
通过上述方法得到的、(NIN+a)比特、即图3所述(K+a)比特，在上述例子中，须除以8，且其商作为素数。而且，用8的原因是因为，如后面所述，通过交错器22中交错的第一步骤处理二维数组的行数在本实施例中为8。因此，根据后置的交错器22的二维数组的行数，可采用8以外的10或20等任意值。即，加速码用的交错器的第一步骤的行数为10或20的情况下，上述(1)-(3)的处理用10或20的数值代替8。
考虑到这一点，比特追加处理部21的处理如下：用图10的步骤101确定二维数组的行数。用步骤102确定作为上述素数的列数，用步骤103将行数和列数的值与输入数据比特数之差的比特数的伪比特附加到输入数据上。
而且，这里用比特重复为例子进行说明，但是，块编码和卷积编码等也可作为比特追加处理而使用。而且，作为比特追加处理，将已知比特追加到已知位置的方法也可作为容易的方法来考虑。
(交错器)
说明本实施例中使用的交错器22的3种结构。
第一种结构如图5所示。该交错器由第一步骤41(相当于图10的步骤104)、第二步骤42(相当于图10的步骤105-108)以及第三步骤43(相当于图10的步骤109)的三个步骤构成。
(1)第一步骤41：
将输入序列40(作为比特追加处理部21的输出，如664比特)分割为N(该例子中，分割成B1-B8的8个块)，写入二维数组(缓冲器)中。该例子中，行数为8，列数为83。
而且，如上所述，通过比特追加处理部21的伪比特附加，二维的行数能被8整除，且列数为素数。
(2)第二步骤42：
如后面所述，置换各行内的数据顺序(intra-permutation处理)。
(3)第三步骤43：
以行为单位置换行的顺序(inter-permutation处理)。例如，使用由预先学习(学习基准扩大自由距离)确定的行间交错模型，进行以1行为单位的行间顺序置换。
照此进行第一至第三步骤的处理，最后在纵方向(列方向)上读出(图10的步骤110)，得到交错处理后的编码序列44。
下面，详细说明第二步骤的处理。
第二步骤置换数据顺序的处理如下：使用通过执行下述步骤生成的表作为地址表，处理二维缓冲器中所写入的输入数据。下面，按步骤顺序进行说明。
步骤S1：
求出标数P(相当于图5的列数83)的伽罗华域的原始元g0(图10的步骤105)，作成该指数表示顺序的表(用真数表示伽罗华域的元，按指数表示的顺序排列的表)t0。但是，可预先生成存储该表t0。
例如，在P＝83时，如图6所示，83的原始元是2。标数为83的伽罗华域的元是0、1、2、…82。以真数表示伽罗华域的元，以2的元指数表示之时，得到
20(mod83)、21(mod83)、22(mod83)、…、282(mod83)
＝1、2、4、8、16、32、64、45、7、14、…、42、0。
将上述结果作成表，得到图7(B)所示的表t0。图7(B)中，以纵轴方向和横轴方向的数值表示指数。例如，以纵轴1和横轴6表示指数16。22的mod83运算结果为4，216的mod3运算结果为49。而且，282时为0。
步骤S2：
将表t0作为用于置换二维缓冲器的第一行(图10的步骤106中表示行号的参数I设定为1的情况)的数据顺序的参照顺序置换表。即，顺序置换表t0中规定的数值表示置换后的输入数据位置。如图7(B)所示，顺序置换表t0从左上顺序具有以下的排列(模型)。
表t0：1、2、4、8、16、…42、0    …(1)
例如，如果二维缓冲器第一行中配置的输入数据为
A0、A1、A2、A3、…A82            …(2)
该第一行的排列参照顺序置换表t0置换如下。例如，对应顺序置换表t0的1的A0置于原来的位置，对应2的A1也置于原来的位置，对应4的A2置换到4号，对应下一8的A3置换到8号。以下相同，对应最后的0的A82为0，于是成为原来的位置。该处理是图10的步骤107。
因此，得到如下置换后的列(2)的数据。
A0、A1、A72、A2、A27、A76、A8、…A82    …(3)
步骤S3：
求出(行数-1)个与伽罗华域标数减1后的数互为素的数。上述例子中，P＝83，行数为8，因此，算出7个与82(＝P-1＝83-1)互为素的数，作为p1、p2、p3、p4、p5、p6、p7。例如，与P-1(82＝41*2)互为素的(N-1)个整数(N-1＝7)p1、p2、p3、p4、p5、p6、p7是3、5、7、11、13、17、19(除1、2外)。
步骤S4：
这里，在图10的步骤108中，判断I的值是否比二维数组行数小，在YES的情况下返回步骤107。这里，I＝2。然后，按下述方法作成用于置换第二行数据顺序的顺序置换表。跳跃pi个、循环读出顺序置换表t0的值，将由此排列的序列作为t1。例如，在p1为3的情况下，跳跃pi(＝3)个读出所述顺序置换表t0
表t0：1、2、4、8、16、…、42、0    (1)
的数值，得到下表t1。
表t1：1、16、7…                   (4)
而且，这种处理也能由此实现(数学上相当)：算出与g0不同的原始元g1，用该原始元生成指数表示的表。但是，g1＝(g0)pl(mod83)
步骤S5：
然后，参照表t1，置换第二行的数据顺序，作为顺序置换表。
步骤S6：
同样地，使用p2、p3、p4、p5、p6、p7，重复步骤S4至S5的处理，由此生成t2至t7，作为参照顺序置换表，用于置换各二维缓冲器的第三行至第八行的数据顺序。即，步骤106-108如下所述。
首先，算出满足下述条件的素数li(i＝2～r，r为行数)。
(i)(83-1，li)＝1(82与li互为素)
(ii)li＞6
例如，r＝8时，算出的素数为l2-l8，于是由图6的表得出7、11、13、17、19、23、19。然后，跳跃li个循环读出表t0的值(最后的0除外)，这样作成顺序置换表t2～t7。
步骤S7：
按照用于置换第一行至第八行数据顺序的顺序置换表(t0-t7)，置换块B1、B2、…
B8的数据顺序。即，用顺序置换表t0置换块B1的数据顺序。用顺序置换表t1置换块B2的数据顺序。后面，同样地，用顺序置换表t7置换块B8的数据顺序。另外，图10中是按每一行作成顺序置换表进行置换处理的程序，但是，如上所述，也可以作成8个顺序置换表后，再进行各行的置换处理。
另外，第二步骤的处理，通过预先作成上述顺序置换表，使用参照该表的方法可实现。
参照图8说明本发明中用的交错器22的第二结构例。第二结构例中除第二步骤外，其余与上述第一结构例相同。
使用下述处理生成的表作为地址表来实现本结构例的第二步骤数据顺序置换处理。
步骤S11：
求出标数83的伽罗华域原始元g0，作成该指数表示顺序的表(以真数表示伽罗华域的元，按指数表示顺序排列之的表)T0。但是，也能预先生成存储该表。步骤S11与上述第一结构例的步骤S1相同。因此，表T0是与图7(B)所示的表t0相同的表。
步骤S12：
求出8个与原始元g0互为素的数(即，等于二维缓冲器行数的数)，作为q1、q2、q3、q4、q5、q6、q7、q8。例如，素数为83时，P＝83，原始元＝2，因此，与原始元互为素的8个整数为，如
3、5、7、11、13、17、19、21(除1、2外)。
步骤S13：
在步骤S12得到的、表T0的各数据上加上q1(mod83)，将得到的值(真数)变换成指数表示，作成T1表，作为第一行的顺序置换表。
即
T0：1、2、4、8、16、…42、0    (5)
于是，q1＝3时，基于除数83，分别加上3，得到
4、5、7、11、19、…45、3       (6)
进一步，将其变换成指数表示。由于图7(A)是图7(B)的逆运算，由此得到
2、27、8、24、…7、72          (7)
这就是顺序置换表T1。
步骤S14：
同样地，使用q2、q3、q4、q5、q6、q7、q8，重复步骤S13的处理，由此作成表T2至T8，作为用于置换第二行至第八行的数据顺序的顺序置换表。
步骤S15：
按照第一至第八顺序置换表(T1-T8)，分别置换B1、B2、…B8的块数据顺序。
另外，通过预先作成上述表，使用参照该表的方法可实现第二步骤的处理。
下面，参照图9说明本发明使用的交错器22的第三结构例。
图9中，例如，以72×16的二维数组将1140比特的输入序列80写入交错器600后，按照每16比特读出72×16交错器600的每行。然后，第一行用4×4交错器610、第二行用6×3交错器620、第三行用8×2交错器630，象这样每行改变交错器的形式，进行交错。但是，也可以每行都用相同形式的交错器。而且，也可以使用部分交错相同的交错器。
从纵方向读出上述交错后的数据(0、16、32、48、…)，得到输出数据序列90。
另外，由于最后一行仅4比特，图9中，最后一行使用4×1交错器。但是，4×4、2×2等的交错器也可以。读出时，通常，可与1136、1137、1138、1139一起读出，但是，图9中，以相反顺序，即与1139、1138、1137、1136一起读出。
而且，由于最后一行仅4比特，也可以读出除最后一行外的行(即，71行)，最后一行数据随后距离规定的间隔进入。
以上说明了使用交错器的第一至第三结构例的任一个生成编码数据。然后，进行图10的步骤110、即图5与图8的第三步骤43。
这里，上述交错器22的第一和第二结构例中，使用图10的步骤110来处理，可不产生作为加速码错误基础产生原因的模型。
图11是用于说明错误基础的图表。所谓错误基础，是表示即使提高S/N也不太能改善比特错误率(BER：(error floor)Bit Error Rate)的现象。图11中，BER在10-7至10-8开始产生错误基础，此后不太能看出改善。
考虑到这种现象，二维数组(缓冲器)的数据读出顺序不固定，可以多种顺序读出。即，从排列变化后的N个各块中读出各数据的预定顺序将加速码的错误基础值定为基准，由此可降低加速码错误基础的产生。例如，在分成10个块(第1至第10块)的情况下，读出的顺序为：10、9、8、7、6、5、4、3、2、1，在分成20个块(第1至第20块)的情况下，读出的顺序为：19、9、14、4、0、2、5、7、12、18、16、13、17、15、3、1、6、11、8、10。而且，在20个的情况下，其它顺序：19、9、14、4、0、2、5、7、12、18、10、8、13、17、3、1、16、6、15、11也适用。
这样，选择几种顺序读出的顺序中、降低加速码错误基础的产生的顺序。象分成10个块时的例子那样，只是将读出顺序作成逆顺序的方法简单且有效。
(击穿处理)
现有方法的加速编码器中，如图1所示，对输入K比特得到(3*K+T1+T2)比特的输出(编码)比特，因此，本发明也输出相同比特数的编码比特(这里，T1是RSC1的末端比特数，T2是RSC2的末端比特数)。
通过图3所示比特追加部21的伪比特追加处理，使比特数从输入比特数N(相当于图3的K)增加到(N+a)，因此，与不进行比特追加处理的情况相比，一共多出(3*a)比特。于是，通过用于削减(3*a)比特的击穿处理部23进行击穿。作为加速码用的击穿，仅周期地消除冗余比特的方法一样，也可用于本发明中。结果，对应输入K比特，击穿处理部23的输出成为(3*K+T1+T2)比特的编码输出。
下面说明本发明的第二实施例。
图12是表示本发明第二实施例的加速编码器结构的方框图。图12中，与图3所示结构部件相同的部件以同一参考标记表示。图12的结构只是在交错器22前方设置了比特追加处理部21。即，编码序列X1是来自信息源的输入数据序列，RSC12仍然处理来自信息源的输入数据序列。而且，为了消除用比特追加处理部21追加的伪比特，在交错器22与RSC13之间设置修剪(修剪处理)部123。交错器22由上述第一-第三结构例中的任一种构成。但是，在此说明使用第四结构例的情况。第四结构例是在第一和第二结构例的基础上增加若干变化。这种变化是参照图4的表求出素数时的方法，换言之，确定二维数组的列数时的方法。下面说明这一点。
首先，这里如下进行比特重复处理。不过，二维数组的行数为8。
(1)首先，求出NIN除以8的值n。
(2)从大于n且最接近n的素数P与(素数-1)和(素数+1)中，求出大于n且最接近n的数。
(3)将P的8倍与NIN的差作为a。
(4)在输入的NIN比特后追加a比特(伪比特)。
例如，下面说明NIN为660的情况。
(1)由660/8＝82.5(商为82，余数为4)
得出n＝82.5
(2)大于82.5且最接近的素数为83，而且(素数-1)＝82，(素数+1)＝84，因此，大于82.5且最接近82.5的素数为83。于是，求出P＝83。
(3)83*8＝664，于是，求出a＝664-660＝4。
(4在660比特输入的情况下，进行追加4比特的伪比特的处理。
由此得到的(NIN+a)比特、即图3所说的(K+a)比特，在上述例子中必然能除8，且其商为素数、(素数-1)或(素数+1)中的一种。
下面参照例如图5说明上述计算的商与素数一致的情况下，顺序置换表的生成方法。在商与(素数-1)或(素数+1)一致的情况下，即如图13所示的二维缓冲器列数例如为82与或84的情况下，该顺序置换表不能使用用于置换列数83的顺序的顺序置换表t0。列数82与84的顺序置换表通过如下处理列数83的顺序置换表t0而产生。
图14(A)表示列数83的顺序置换表t0。该表与图7(B)的顺序置换表t0相同。列数82的顺序置换表(设为t0-1)，如图14(B)所示，通过消除列数83的顺序置换表t0的最后的0而得到。按一列展开，得到以下模型。
表t0-1：1、2、4、8、16、…、42
而且，列数84的顺序置换表t0+1如图14(C)所示，通过在列数83的顺序置换表t0的最后的0后附加素数P、即83而得到。按一列展开，得到以下模型。
表t0+1：1、2、4、8、16、…、42、0、83
然后，通过执行上述步骤106-108的处理，对顺序置换表t0、t0-1、t0+1的每一个产生从第二行至第八行的顺序置换表t1-t7、t1-1-t7-1、t1+1-t7+1。此外，如上所述，也可以预先产生登记这种表。
如上所述，可以减小输入数据序列比特数与交错器22处理的比特数之差，减轻由其后的修剪123(图12)进行的修剪处理，容易对应多种帧长，能够得到优良的交错用模型。
而且上述处理也适用于图3所示结构中的交错器22。
在上述已说明的第一、第二实施例结构中，以预定输入数据序列的单一分割数分割成多个块。但是，也可以在输入数据序列的分割数N为K个(K是大于2的整数)时，作成K个交错器，选择性能最佳的分割数的交错器。
考虑K＝2时，10与20的情况。给交错器22的输入比特是640比特。块数为10的情况下64比特长度的块为10个，作成的交错器的顺序置换表(模型)为#1。另一方面，块数为10的情况下64比特长度的块为10个，作成的交错器的顺序置换表(模型)为#1。块数为20的情况下，32比特长度的块为20个，作成的交错器的顺序置换表(模型)为#2。交错器的模型#1与#2不同，选择比特错误率与帧错误率等性能良好者。如果输入比特不同，则与其相适应的块数不同。即，根据输入比特数有选择地改变块数，由此可提高性能。
如上所述，按照本发明，通过使用素数可灵活适应多种帧长，同时用较少运算量高效地实现序列的随机化。

Claims (20)

1.一种交错方法，其特征在于，包括：
第一步骤，输入多个具有基于素数P的长度的块；
第二步骤，在标数为P的伽罗华域的元中进行规定的运算，置换该顺序，生成顺序置换的数据；
第三步骤，使用该顺序置换数据，置换所输入的所述数据序列的数据顺序。
2.一种交错方法，其特征在于，包括：
第一步骤，生成或记录素数P；
第二步骤，将输入序列分割成长为P的N个块B1、B2、…BN；
第三步骤，作为第一顺序置换的数据，生成或记录将标数为P的伽罗华域的元以该元的幂的指数部分的值的顺序排列的序列；
第四步骤，生成或记录与(P-1)互为素数的(N-1)个整数P1、P2、…PN-1；
第五步骤，跳跃Pi个、循环读出第一顺序置换数据序列，重复进行i＝1-N-1次取得第i顺序置换数据的处理，生成或记录第二～第N顺序置换数据；
第六步骤，使用第一至第N顺序置换数据，置换块B1、B2、…BN中的顺序；
第七步骤，按照由置换的N个各块预定的顺序，读出各数据。
3.一种交错方法，其特征在于，包括：
第一步骤，生成或记录素数P；
第二步骤，将输入序列分割成长度P的N个块B1、B2、…BN；
第三步骤，生成或记录将标数为P的伽罗华域的元以该元的幂的指数部分的值的顺序排列的序列；
第四步骤，生成或记录与该幂中使用的原始元互为素数的N个整数q1、q2、…qN；
第五步骤，对第0顺序置换数据序列的各数据用qi除以模数P所得到的元的幂的指数部分的值的序列作为第i顺序置换数据，重复进行i＝1～N次上述处理，生成第一～第N顺序置换数据；
第六步骤，使用第一至第N顺序置换数据，置换块B1、B2、…BN中的数据的顺序；
第七步骤，按照由排列变化后的N个各块预定的顺序，读出各数据。
4.一种交错方法，其特征在于，包括：
第一步骤，生成或记录素数P；
第二步骤，将输入序列分割成长度(P-1)的N个块B1、B2、…BN；
第三步骤，生成或记录删除将标数为P的伽罗华域的元以该元的幂的指数部分的值的顺序排列的序列的最末数据后的序列；
第四步骤，生成或记录与(P-1)互为素数的(N-1)个整数P1、P2、…PN-1；
第五步骤，跳跃Pi个、循环读出第一顺序置换数据序列，重复进行i＝1～N-1次取得第i顺序置换数据的处理，生成或记录第二～第N顺序置换数据；
第六步骤，使用第一至第N顺序置换数据，置换块B1、B2、…BN中的顺序；
第七步骤，按照由置换的N个各块预定的顺序，读出各数据。
5.一种交错方法，其特征在于，包括：
第一步骤，生成或记录素数P；
第二步骤，将输入序列分割成长度(P+1)的N个块B1、B2、…BN；
第三步骤，生成或记录在将标数为P的伽罗华域的元以该元的幂的指数部分的值的顺序排列的序列的最末数据上追加所述素数后的序列；
第四步骤，生成或记录与(P-1)互为素的(N-1)个整数P1、P2、…PN-1；
第五步骤，跳跃Pi个、循环读出第一顺序置换数据序列，重复进行i＝1～N-1次取得第i顺序置换数据的处理，生成或记录第二～第N顺序置换数据；
第六步骤，使用第一至第N顺序置换数据，置换块B1、B2、…BN中的顺序；
第七步骤，按照由置换的N个各块预定的顺序，读出各数据。
6.按权利要求2至5中任一项所述的交错方法，其特征在于，所述第七步骤预定的顺序是以加速码的错误基础值为基准。
7.按权利要求2至5中任一项所述的交错方法，其特征在于，预定K(K是2以上的整数)个所述分割数N，生成K种第五步骤生成的第一至第N顺序置换数据，使用特性最佳分割数的顺序置换数据。
8.一种交错装置，其特征在于，包括：
第一装置，输入多个具有基于素数P的长度的块的数据序列；
第二装置，在标数为P的伽罗华域的元中进行规定的运算，置换该顺序，生成顺序置换的数据；
第三装置，使用该顺序置换数据，置换所输入的所述数据序列的数据顺序。
9.一种交错装置，其特征在于，包括：
第一装置，生成或记录素数P；
第二装置，将输入序列分割成长为P的N个块B1、B2、…BN；
第三装置，作为第一顺序置换数据，生成或记录将标数为P的伽罗华域的元以该元的幂的指数部分的值的顺序排列的序列；
第四装置，生成或记录与(P-1)互为素数的(N-1)个整数P1、P2、…PN-1；
第五装置，跳跃Pi个、循环读出第一顺序置换数据序列，重复进行i＝1～N-1次取得第i顺序置换数据的处理，生成或记录第二～第N顺序置换数据；
第六装置，使用第一至第N顺序置换数据，置换块B1、B2、…BN中的顺序；
第七装置，按照由置换的N个各块预定的顺序，读出各数据。
10.一种交错装置，其特征在于，包括：
第一装置，生成或记录素数P；
第二装置，将输入序列分割成长为P的N个块B1、B2、…BN；
第三装置，生成或记录将标数为P的伽罗华域的元以该元的幂的指数部分的值的顺序排列的序列；
第四装置，生成或记录与该幂中使用的原始元互为素数的N个整数q1、q2、…qN；
第五装置，对第0顺序置换数据序列的各数据用qi除以P所得到的元的幂的指数部分的值的序列作为第i顺序置换数据，重复进行i＝1～N次上述处理，生成第一～第N顺序置换数据；
第六装置，使用第一至第N顺序置换数据，置换块B1、B2、…BN中的数据的顺序；
第七装置，按照由排列变化后的N个各块预定的顺序，读出各数据。
11.一种交错装置，其特征在于，包括：
第一装置，生成或记录素数P；
第二装置，将输入序列分割成长为(P-1)的N个块B1、B2、…BN；
第三装置，生成或记录删除将标数为P的伽罗华域的元以该元的幂的指数部分的值的顺序排列的序列的最末数据后的序列；
第四装置，生成或记录与(P-1)互为素数的(N-1)个整数P1、P2、…PN-1；
第五装置，跳跃Pi个、循环读出第一顺序置换数据序列，重复进行i＝1～N-1次取得第i顺序置换数据的处理，生成或记录第二～第N顺序置换数据；
第六装置，使用第一至第N顺序置换数据，置换块B1、B2、…BN中的顺序；
第七装置，按照由置换的N个各块预定的顺序，读出各数据。
12.一种交错装置，其特征在于，包括：
第一装置，生成或记录素数P；
第二装置，将输入序列分割成长为(P+1)的N个块B1、B2、…BN；
第三装置，生成或记录在将标数为P的伽罗华域的元以该元的幂的指数部分的值的顺序排列的序列的最末数据上追加所述素数后的序列；
第四装置，生成或记录与该幂中使用的原始元互为素数的N个整数q1、q2、…qN；
第五装置，对第0顺序置换数据序列的各数据用qi除以P所得到的元的幂的指数部分的值的序列作为第i顺序置换数据，重复进行i＝1～N次上述处理，生成第一～第N顺序置换数据；
第六装置，使用第一至第N顺序置换数据，置换缺B1、B2、…BN中的数据顺序；
第七装置，按照由排列变化后的N个各块预定的顺序，读出各数据。
13.按权利要求9至12中任一项所述的交错装置，其特征在于，所述第七装置预定的顺序是以加速码的错误基础值为基准。
14.按权利要求9至12中任一项所述的交错装置，其特征在于，预定K(K是2以上的整数)个所述分割数N，生成K种第五装置生成的第一至第N顺序置换数据，使用特性最佳分割数的顺序置换数据。
15.一种加速编码方法，以权利要求1至5中任一项所述的交错方法作为加速编码装置的内部交错方法。
16.按权利要求15所述的加速编码方法，其特征在于，包括：输入比特数少于预定数的比特数时增加比特数使其一致的步骤；削减编码后的比特数直至等于增加所述比特数前的比特数的步骤。
17.按权利要求16所述的加速编码方法，其特征在于，使用比特重复(bitrepetition)增加所述比特数。
18.一种加速编码装置，包括：多个编码器；权利要求8至12的任一项所述的交错装置。
19.按权利要求18所述的加速编码装置，其特征在于，包括：输入比特数少于预定数的比特数时增加比特数使其一致的装置；削减编码后的比特数直至等于增加所述比特数前的比特数的装置。
20.按权利要求19所述的加速编码装置，其特征在于，使用比特重复来增加所述比特数。
CNB001083317A 1999-02-19 2000-02-18 交错方法、交错装置、涡轮编码方法以及涡轮编码装置 Expired - Lifetime CN1171391C (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP4213799 1999-02-19
JP42137/1999 1999-02-19
JP98160/1999 1999-04-05
JP9816099 1999-04-05

Publications (2)

Publication Number Publication Date
CN1274202A true CN1274202A (zh) 2000-11-22
CN1171391C CN1171391C (zh) 2004-10-13

Family

ID=26381791

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB001083317A Expired - Lifetime CN1171391C (zh) 1999-02-19 2000-02-18 交错方法、交错装置、涡轮编码方法以及涡轮编码装置

Country Status (8)

Country Link
US (1) US6553516B1 (zh)
EP (1) EP1030455B1 (zh)
KR (1) KR100404898B1 (zh)
CN (1) CN1171391C (zh)
AU (1) AU738693B2 (zh)
CA (1) CA2298919C (zh)
DE (1) DE60009973T2 (zh)
SG (1) SG80092A1 (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100397787C (zh) * 2004-01-02 2008-06-25 明基电通股份有限公司 区块交错与解交错的编码方法
CN104320146A (zh) * 2006-08-31 2015-01-28 宏碁股份有限公司 在序列间置换涡轮码系统中利用可变长度输入
CN105635065A (zh) * 2014-10-31 2016-06-01 上海复旦微电子集团股份有限公司 数据传输方法及装置
CN110535478A (zh) * 2019-09-27 2019-12-03 电子科技大学 一种DVB-RCS2协议中双输入类Turbo码闭集识别方法
CN110690907A (zh) * 2019-09-27 2020-01-14 电子科技大学 一种已知支路信息turbo码删除模式估计方法
CN111034057A (zh) * 2017-08-23 2020-04-17 华为技术有限公司 一种生成多核极化码的设备及方法

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2266283C (en) * 1999-03-19 2006-07-11 Wen Tong Data interleaver and method of interleaving data
WO2001050614A2 (en) * 2000-01-03 2001-07-12 Icoding Technology, Inc. System and method for high speed processing of turbo codes
US7302621B2 (en) 2000-01-03 2007-11-27 Icoding Technology, Inc. High spread highly randomized generatable interleavers
DE10008064B4 (de) 2000-02-22 2009-07-02 Siemens Ag Verfahren zum Anpassen der einem Turbo-Codierer zuzuführenden Datenblöcke und entsprechende Kommunikationsvorrichtung
JP2001285077A (ja) * 2000-03-31 2001-10-12 Mitsubishi Electric Corp 通信装置および通信方法
JP4409048B2 (ja) * 2000-05-22 2010-02-03 三菱電機株式会社 通信装置および通信方法
KR100393608B1 (ko) * 2000-09-29 2003-08-09 삼성전자주식회사 유.엠.티.에스시스템내 터보부호화기의 내부 인터리버 및인터리빙 수행 방법
US20020078416A1 (en) 2000-12-01 2002-06-20 Hitachi, Ltd. Method of recording/reproducing digital data and apparatus for same
KR100361033B1 (ko) * 2001-01-16 2003-01-24 한국과학기술원 비균일 반복부호를 바탕으로 한 터보부호를 쓰는다중반송파 직접수열 부호분할 다중접속 시스템
EP1229662A1 (en) * 2001-02-06 2002-08-07 Alcatel Espana, S.A. Method and device for turbo coding in a satellite data communication
US8054810B2 (en) * 2001-06-25 2011-11-08 Texas Instruments Incorporated Interleaver for transmit diversity
US7085969B2 (en) * 2001-08-27 2006-08-01 Industrial Technology Research Institute Encoding and decoding apparatus and method
JP3624874B2 (ja) * 2001-11-19 2005-03-02 日本電気株式会社 インターリービング順序発生器、インターリーバ、ターボエンコーダ、及びターボデコーダ
US7085984B2 (en) * 2001-12-28 2006-08-01 Samsung Electronics Co., Ltd. System and method for providing an improved channel encoder in a digital data communications system
US7236480B2 (en) * 2002-06-07 2007-06-26 Sandbridge Technologies, Inc. Method of first interleaving of a two interleaver transmitter
WO2004025839A1 (en) * 2002-09-09 2004-03-25 Telefonaktiebolaget Lm Ericsson (Publ) Speed and memory optimised interleaving
KR101131323B1 (ko) * 2004-11-30 2012-04-04 삼성전자주식회사 이동통신 시스템에서 채널 인터리빙 장치 및 방법
US7340669B2 (en) * 2005-03-11 2008-03-04 Via Telecom Co., Ltd. Memory efficient streamlined transmitter with a multiple instance hybrid ARQ
US20070011557A1 (en) * 2005-07-07 2007-01-11 Highdimension Ltd. Inter-sequence permutation turbo code system and operation methods thereof
US7856579B2 (en) * 2006-04-28 2010-12-21 Industrial Technology Research Institute Network for permutation or de-permutation utilized by channel coding algorithm
US7512863B2 (en) * 2005-10-12 2009-03-31 Qualcomm Corporation Turbo code interleaver for low frame error rate
JP2008135813A (ja) * 2006-11-27 2008-06-12 Fujitsu Ltd ターボ復号器及びターボ復号方法
US7975203B2 (en) * 2007-01-17 2011-07-05 Broadcom Corporation Quadratic polynomial permutation (QPP) interleaver providing hardware savings and flexible granularity adaptable to any possible turbo code block size
US8120989B2 (en) 2007-06-25 2012-02-21 Qualcomm Incorporated Concurrent multiple-dimension word-addressable memory architecture
DE102008029623A1 (de) 2008-06-23 2009-12-24 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Interleaver
US7667628B2 (en) 2008-06-23 2010-02-23 Fraunhofer-Gesellschaft Zur Foerderung Der Angewandten Forschung E.V. Interleaver for scrambling and information word
EP2139120B1 (de) * 2008-06-23 2019-01-23 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Interleaver
US8712040B2 (en) * 2010-01-22 2014-04-29 Harlan J. Brothers Data-conditioned encryption method
US8850276B2 (en) * 2011-09-22 2014-09-30 Lsi Corporation Systems and methods for efficient data shuffling in a data processing system
US10201026B1 (en) 2016-06-30 2019-02-05 Acacia Communications, Inc. Forward error correction systems and methods
US10505676B1 (en) 2018-08-10 2019-12-10 Acacia Communications, Inc. System, method, and apparatus for interleaving data

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA42709A (en) * 1893-04-21 The Grasselle Chemical Company Method of treating sludge
JPS574629A (en) 1980-05-21 1982-01-11 Sony Corp Data transmitting method capable of correction of error
JPS5961332A (ja) * 1982-09-30 1984-04-07 Nec Corp 誤り訂正回路
EP0341851A3 (en) * 1988-05-12 1991-06-12 Digital Equipment Corporation Method and apparatus for interleaved encoding
FR2675971B1 (fr) * 1991-04-23 1993-08-06 France Telecom Procede de codage correcteur d'erreurs a au moins deux codages convolutifs systematiques en parallele, procede de decodage iteratif, module de decodage et decodeur correspondants.
JP3257051B2 (ja) * 1992-08-14 2002-02-18 ソニー株式会社 インターリーブ回路及びデ・インターリーブ回路
FR2706054B1 (fr) 1993-06-02 1995-07-13 Alcatel Mobile Comm France Procédé d'entrelacement d'une séquence d'éléments de données, et dispositif d'entrelacement correspondant.
JPH08265175A (ja) * 1995-03-23 1996-10-11 Toshiba Corp 符号化装置、復号装置及び伝送方式
JPH09116444A (ja) * 1995-10-23 1997-05-02 Sony Corp インターリーブ装置、符号化装置、デインターリーブ装置、復号装置、及び伝送方法
KR100299132B1 (ko) * 1998-03-31 2001-10-29 윤종용 서비스 품질에 따른 프레임 데이터 처리를 위한 터보 부호화/복호화 장치 및 그 방법
US6347385B1 (en) 1998-08-03 2002-02-12 Nortel Networks Limited Interleavers for turbo code

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100397787C (zh) * 2004-01-02 2008-06-25 明基电通股份有限公司 区块交错与解交错的编码方法
CN104320146A (zh) * 2006-08-31 2015-01-28 宏碁股份有限公司 在序列间置换涡轮码系统中利用可变长度输入
CN105635065A (zh) * 2014-10-31 2016-06-01 上海复旦微电子集团股份有限公司 数据传输方法及装置
CN105635065B (zh) * 2014-10-31 2019-07-19 上海复旦微电子集团股份有限公司 数据传输方法及装置
CN111034057A (zh) * 2017-08-23 2020-04-17 华为技术有限公司 一种生成多核极化码的设备及方法
US11245424B2 (en) 2017-08-23 2022-02-08 Huawei Technologies Co., Ltd. Device and method for generating a multi-kernel polar code
CN111034057B (zh) * 2017-08-23 2022-04-22 华为技术有限公司 一种生成多核极化码的设备及方法
CN110535478A (zh) * 2019-09-27 2019-12-03 电子科技大学 一种DVB-RCS2协议中双输入类Turbo码闭集识别方法
CN110690907A (zh) * 2019-09-27 2020-01-14 电子科技大学 一种已知支路信息turbo码删除模式估计方法
CN110690907B (zh) * 2019-09-27 2023-04-25 电子科技大学 一种已知支路信息turbo码删除模式估计方法

Also Published As

Publication number Publication date
EP1030455A3 (en) 2002-04-17
CN1171391C (zh) 2004-10-13
CA2298919C (en) 2006-04-18
EP1030455A2 (en) 2000-08-23
DE60009973T2 (de) 2005-04-07
AU1760300A (en) 2000-08-24
US6553516B1 (en) 2003-04-22
CA2298919A1 (en) 2000-08-19
KR100404898B1 (ko) 2003-11-07
DE60009973D1 (de) 2004-05-27
AU738693B2 (en) 2001-09-27
EP1030455B1 (en) 2004-04-21
SG80092A1 (en) 2001-04-17
KR20000076697A (ko) 2000-12-26

Similar Documents

Publication Publication Date Title
CN1171391C (zh) 交错方法、交错装置、涡轮编码方法以及涡轮编码装置
CN1256812C (zh) 透平编码器和信道编码方法
CN1113295C (zh) 错误校正编码方法及其设备
CN1019704B (zh) 数字式数据录放装置
CN1836394A (zh) 在移动通信系统中编码/解码块低密度奇偶校验码的装置和方法
CN1164039C (zh) 里德-所罗门编码装置
CN1838542A (zh) 解码设备和方法以及程序
CN1324811C (zh) 通信系统中的交织器和交织方法
CN1306698A (zh) 移动通信系统中用于串行链接卷积码编码器中的交错装置和方法
CN1494770A (zh) 适于turbo解码器的交错器
CN1496049A (zh) 通信系统的信道编码方法
CN1655491A (zh) 使用比特排列方法的传输装置
CN1685621A (zh) 用于解交织通信设备中的交织数据流的方法和装置
CN85103579A (zh) 纠错码的译码方法和系统
CN1941635A (zh) 一种非正则低密度奇偶校验码的构造方法
CN1243425C (zh) 速率匹配方法和数字通信系统
CN1832003A (zh) 使用短块编码器调制数据的技术
CN1272253A (zh) 卷积码软输出解码装置和软输出解码方法
CN1457553A (zh) 在通信系统中生成代码的设备和方法
CN1661925A (zh) 交织参数处理方法
CN1582555A (zh) 片段式解交织
CN1160726C (zh) 纠错装置和包含该装置的光盘阅读器
CN1493110A (zh) 特播解码器、特播解码方法以及存储该方法的存储介质
CN1318905A (zh) 测链搜索装置
CN1154238C (zh) 交织地址生成装置及交织地址生成方法

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant