CN1531038A - 半导体装置的制造方法 - Google Patents

Abstract

本发明提供一种在栅电极的侧面形成所期望形状的凹口的技术。在半导体衬底(1)上，依次层叠栅绝缘膜(4)、多晶硅膜(5)、多晶硅膜(7)以及氮化硅膜(9)。多晶硅膜(5、7)均含磷，多晶硅膜(5)具有磷浓度高于多晶硅膜(7)的区域。然后，对多晶硅膜(5、7)和氮化硅膜(9)进行局部刻蚀，在栅绝缘膜(4)上形成栅电极(10n、10p、40n、40p)。此时，在多晶硅膜(5)中的磷浓度高于多晶硅膜(7)的磷浓度的区域，其刻蚀速度快于在多晶硅膜(7)的刻蚀速度，因此，在栅电极(10p、40n、40p)侧面的底部形成凹口。

Description

半导体装置的制造方法

技术领域

本发明涉及在栅电极的侧面具有凹口的半导体装置的制造方法。

背景技术

为了改善半导体装置的性能，须开发具有优良特性的MOS晶体管。而且，为了实现半导体装置的高速动作，一般使MOS晶体管的漏极电流变大，并使其寄生电容变小。特别是，在隔着栅绝缘膜的栅电极与源极/漏极区之间的重叠部分产生的覆盖电容，对晶体管特性产生很大的影响，因此，减小覆盖电容就成为业界的一大课题。

在非专利文献1，公开了减小该覆盖电容的方法。在非专利文献1所记载的技术中，通过在栅电极的底部形成凹口，减少隔着栅绝缘膜的栅电极与源极/漏极区之间的重叠部分(以下称为“栅极覆盖量Lov”)来减小覆盖电容。

在非专利文献1所记载的技术中，由于只在栅电极的底部形成凹口，因此，栅电极底部的栅极长度小于其上部的栅极长度。从而，能够减小覆盖电容，同时实现由通常的工艺就能够实现的最小栅极长度以下的栅极长度。另外，即使在栅电极形成凹口的场合，栅电极上部的栅极长度没有改变，因此，也能够防止栅极电阻的增加。

例如在专利文献1、2中，记载了一种在MOS晶体管的栅电极上形成这样的凹口的方法。在专利文献1、2中所记载的凹口形成方法，同时也是利用了栅电极侧壁的氧化速度根据栅电极中的杂质浓度的不同而改变的特性的技术。另外，在专利文献3中公开了其它的凹口形成方法。

以上，作为减小覆盖电容的方法，就在栅电极的侧面设置凹口的方法进行了说明，但在非专利文献2、3中公开了另一种方法，即通过在栅电极的侧面设置两层侧壁来减少栅极覆盖量Lov的方法。

[专利文献1]

特开2002-222947号公报

[专利文献2]

特开平9-82958号公报

[专利文献3]

特开2002-305287号公报

[非专利文献1]

T.Ghani，et.al.，IEDM Technical Digest，pp.415-418，1999

[非专利文献2]

T.Matumoto，et.al.，IEDM Technical Digest，pp.219-222，2001

[非专利文献3]

K.ohta，et.al.，Extended Abstracts of the 2001 InternationalConference on SSDM，pp.148-149，2001

如上所述，在专利文献1、2所记载的技术中，由于通过氧化栅电极的侧壁来形成凹口，因此产生如下问题：

一般，很难正确地控制栅电极的氧化量，而且，对栅电极的侧壁进行氧化时，就连本来应该禁止氧化的部分也被氧化，因此，很难得到所期望的凹口形状。

通常，为了减小覆盖电容而减少栅极覆盖量Lov时，由于增加了源极/漏极区的寄生电阻，因此减小了漏极电流。于是，一般减小覆盖电容和增加漏极电流之间存在折衷的关系，为了使晶体管的性能最佳化，必须设计适当的栅极覆盖量Lov，并正确地加以实现。

但是，如上所述，在专利文献1、2所记载的技术中，由于很难得到所期望的凹口形状，因此，很难实现正确的栅极覆盖量Lov。因此，在专利文献1、2所记载的技术中，不能使晶体管的性能最佳化。

发明内容

本发明为了克服上述问题而提出，其目的在于提供一种能够在栅电极的侧面形成所期望形状的凹口的技术。

本发明的半导体装置制造方法，包括：(a)在半导体衬底上形成栅绝缘膜的工序，(b)在所述栅绝缘膜上形成包含n型杂质的第一多晶硅膜的工序，(c)在所述第一多晶硅膜上，形成作为第二多晶硅膜的包含所述杂质且所述杂质浓度低于所述第一多晶硅膜的杂质浓度的多晶硅膜，或非掺杂多晶硅膜的工序，(d)从所述第二多晶硅膜的上方，对所述第一、第二多晶硅膜进行局部刻蚀，从而在所述栅绝缘膜上形成包括所述第一、第二多晶硅膜的栅电极的工序，以及(e)在所述工序(d)之后，在所述栅电极的侧面形成侧壁的工序。通过在所述工序(d)中对所述第一、第二多晶硅膜进行刻蚀，使所述栅电极的所述第一多晶硅膜的侧面相对所述第二多晶硅膜的侧面凹进，结果在所述栅电极的侧面形成凹口；在所述工序(e)中，形成填充所述凹口的所述侧壁。

附图说明

图1是按工序依次表示本发明实施例1的半导体装置制造方法的截面图。

图2是按工序依次表示本发明实施例1的半导体装置制造方法的截面图。

图3是按工序依次表示本发明实施例1的半导体装置制造方法的截面图。

图4是按工序依次表示本发明实施例1的半导体装置制造方法的截面图。

图5是按工序依次表示本发明实施例1的半导体装置制造方法的截面图。

图6是按工序依次表示本发明实施例1的半导体装置制造方法的截面图。

图7是按工序依次表示本发明实施例1的半导体装置制造方法的截面图。

图8是按工序依次表示本发明实施例2的半导体装置制造方法的截面图。

图9是按工序依次表示本发明实施例2的半导体装置制造方法的截面图。

图10是按工序依次表示本发明实施例2的半导体装置制造方法的截面图。

图11是按工序依次表示本发明实施例2的半导体装置制造方法的截面图。

图12是按工序依次表示本发明实施例2的半导体装置制造方法的截面图。

图13是按工序依次表示本发明实施例3的半导体装置制造方法的截面图。

图14是按工序依次表示本发明实施例3的半导体装置制造方法的截面图。

图15是按工序依次表示本发明实施例3的半导体装置制造方法的截面图。

图16是按工序依次表示本发明实施例3的半导体装置制造方法的截面图。

图17是按工序依次表示本发明实施例3的半导体装置制造方法的截面图。

具体实施方式

实施例1

图1～图7是，按工序依次表示本发明实施例1的半导体装置制造方法的截面图。本实施例1的半导体装置是例如设有逻辑器件和高频器件的芯片上系统(SoC：System on Chip)，其中，逻辑器件和高频器件各自具有nMOS晶体管和pMOS晶体管。

在本实施例1的半导体装置中，nMOS晶体管和pMOS晶体管各自的栅电极，具有n型的单栅极结构。另外，本实施例1中的nMOS晶体管具有表面沟道结构，pMOS晶体管具有埋置沟道结构。以下，参照图1～7，就本实施例1的半导体装置的制造方法进行说明。

首先，如图1所示，通过众所周知的LOCOS(Locally OxidizedSilicon：局部氧化硅)隔离技术和沟道隔离技术，例如在p型硅衬底即半导体衬底1的上面内形成元件隔离绝缘膜2。

元件隔离绝缘膜2例如由硅氧化膜构成，将半导体衬底1上面分隔成多个区。

接着，如图1所示，在形成逻辑器件的区(以下称为“逻辑区”)中，在形成nMOS晶体管的区(以下称为“nMOS区”)的半导体衬底1的上面内形成p型阱区3p，在形成pMOS晶体管的区(以下称为“pMOS区”)的半导体衬底1的上面内形成n型阱区3n。另外，在形成高频器件的区(以下称为“RF(Radio Frequency：射频)区”)中，在nMOS区的半导体衬底1的上面内形成p型阱区33p，在pMOS区的半导体衬底1的上面内形成n型阱区33n。然后，在阱区3n、33n内，形成构成p型埋置沟道的埋置层(图中未示出)。

接着，从上面氧化半导体衬底1，在半导体衬底1上形成例如膜厚为3.0nm的栅绝缘膜4。

接着，如图2所示，在栅绝缘膜4和元件隔离绝缘膜2上形成例如厚度为10nm的多晶硅膜5。该多晶硅膜5是，将n型杂质例如磷原子以1×10¹⁹/cm³的浓度均匀分布的掺杂多晶硅膜，它可以在包含PCl₃(三氯化磷)等含磷化合物的原料气体中，通过CVD(Chemical VaporDeposition：化学气相淀积)生长形成。

接着，如图3所示，在多晶硅膜5上形成光致抗蚀剂6a，该光致抗蚀剂6a在逻辑区的pMOS区和RF区的nMOS区设有露出多晶硅膜5的开口图案。然后，以该光致抗蚀剂6a作为掩模离子注入磷，使在逻辑区的pMOS区和RF区的nMOS区的多晶硅膜5的磷浓度为5×10²⁰/cm³。此时，以不会使磷达到多晶硅膜5下方的低能量，例如以3keV对磷进行离子注入。然后除去光致抗蚀剂6a。另外，图中用右升斜线表示磷浓度为5×10²⁰/cm³的多晶硅膜5区。

接着，如图4所示，在多晶硅膜5上形成光致抗蚀剂6b，该光致抗蚀剂6b在RF区的pMOS区设有漏出多晶硅膜5的开口图案。然后，用参照图3所说明的工序，也就是以多于在逻辑区的pMOS区和RF区的nMOS区对多晶硅膜5离子注入磷的工序时的磷注入量，以光致抗蚀剂6b作为掩模来离子注入磷，使RF区的pMOS区的多晶硅膜5的磷浓度为9×10²⁰/cm³。此时，同样以不会使磷达到多晶硅膜5下方的低能量，例如以3keV对磷进行离子注入。然后除去光致抗蚀剂6b。另外，图中用左升斜线表示磷浓度为9×10²⁰/cm³的多晶硅膜5区。

如上所述，因未对逻辑区的nMOS区的多晶硅膜5离子注入磷，其磷浓度依然为1×10¹⁹/cm³，而对于逻辑区的pMOS区、RF区的pMOS区以及nMOS区的多晶硅膜5离子注入了磷，其磷浓度为如上所述。

接着，如图5所示，在多晶硅膜5上形成例如厚度为200nm的多晶硅膜7。该多晶硅膜7与离子注入磷之前的多晶硅膜5同样，是将n型杂质例如磷原子以1×10¹⁹/cm³的浓度大致均匀分布的掺杂多晶硅膜，它可以在包含PCl₃(三氯化磷)等含磷化合物的原料气体中，通过CVD生长形成。

然后，为了减小栅极电阻，在多晶硅膜7上形成例如由钨(W)构成的金属膜8，在后续的工序中，在这样的金属膜8上形成作为硬掩模被使用的氮化硅膜9。

接着，在氮化硅膜9上形成具有预定的开口图案的光致抗蚀剂(图中未示出)，并以该光致抗蚀剂用作掩模，将氮化硅膜9图案化。然后，将图案化后的氮化硅膜9用作掩模，对金属膜8进行刻蚀。

接着，再以氮化硅膜9用作掩模，以栅绝缘膜4用作刻蚀停止，用等离子各向异性刻蚀对多晶硅膜5、7进行刻蚀。由此，如图6所示，在逻辑区的nMOS区和pMOS区的栅绝缘膜4上，分别形成栅电极10n、10p，在RF区的nMOS区和pMOS区的栅绝缘膜4上，分别形成栅电极40n、40p。

栅电极10n包括，多晶硅膜5上磷浓度为1×10¹⁹/cm³的区、多晶硅膜7以及金属膜8；各栅电极10p、40n包括，多晶硅膜5上磷浓度为5×10²⁰/cm³的区、多晶硅膜7以及金属膜8；栅电极40p包括，多晶硅膜5上磷浓度为9×10²⁰/cm³的区、多晶硅膜7以及金属膜8。而且，在栅电极10n、10p、40n、40p的各上面形成氮化硅膜9。另外，在栅电极10p、40n、40p的各侧面的底部形成凹口。

一般来说，多晶硅膜中所含的n型杂质浓度越高，对多晶硅膜的刻蚀速度越快。而且，由于在本实施例1中的逻辑区的pMOS区、RF区的nMOS区以及pMOS区，下层的多晶硅膜5的磷浓度高于上层的多晶硅膜7的磷浓度，因此，对多晶硅膜5的刻蚀速度快于对多晶硅膜7的刻蚀速度。其结果，栅电极10p、40n、40p的各多晶硅膜5的侧面，相对多晶硅膜7的侧面凹进，从而，在各栅电极10p、40n、40p侧面的底部形成凹口。

另外，在本实施例1中，逻辑区的pMOS区和RF区的nMOS区的多晶硅膜5的磷浓度相同，而且，与这些区相比，RF区的pMOS区的多晶硅膜5的磷浓度更高。因此，在栅电极10p上形成的凹口15p的大小与在栅电极40n上形成的凹口45n的大小相同，而在栅电极40p形成的凹口45p大于凹口15p、45n。另外，在逻辑区的nMOS区，由于多晶硅膜5、7的磷浓度相同，因此，在栅电极10n的侧面不形成凹口。

另外，在栅电极侧面的底部形成的凹口的大小，可通过调整刻蚀条件、多晶硅膜5的膜厚以及下层的多晶硅膜5与上层的多晶硅膜7之间的杂质浓度差等容易进行控制。

在本实施例1中，对多晶硅膜5、7进行刻蚀时使用Cl₂和O₂的混合气体，但可以通过例如增大该混合气体中的Cl₂的比例来使凹口变大。另外，通过加大进行刻蚀时的混合气体的气压或者降低RF功率，也能够使凹口变大。

接着，在栅绝缘膜4和元件隔离绝缘膜2上，形成用以对逻辑区和RF区的pMOS区开口的光致抗蚀剂(图中未示出)，并以该光致抗蚀剂和氮化硅膜9用作掩模，例如离子注入硼，然后除去光致抗蚀剂。由此，如图6所示，在阱区3n的上面内形成p型杂质区即p型扩散区11p。同时，在阱区33n的上面内形成p型杂质区即p型扩散区41p。

接着，在栅绝缘膜4和元件隔离绝缘膜2上，形成用以对逻辑区和RF区的nMOS区开口的光致抗蚀剂(图中未示出)，并以该光致抗蚀剂和氮化硅膜9用作掩模，例如离子注入砷，然后除去光致抗蚀剂。由此，如图6所示，在阱区3p的上面内形成n型杂质区即n型扩散区11n。同时，在阱区33p的上面内形成n型杂质区即n型扩散区41n。

接着，在整个表面淀积填充凹口15p、45n、45p的氮化硅膜，并通过在半导体衬底1的深度方向刻蚀速度高的各向异性干刻蚀法，对这样的氮化硅膜进行刻蚀。由此，如图7所示，在各栅电极10n、10p、40n、40p的侧面和氮化硅膜9的侧面上，形成由氮化硅膜构成的侧壁12。而且，凹口15p、45n、45p被侧壁12填充。

接着，在阱区3n、33n的上面内分别形成p型杂质区13p、43p，在阱区3p、33p的上面内分别形成n型杂质区13n、43n。具体地说，首先在栅绝缘膜4和元件隔离绝缘膜2上，形成用以对逻辑区和RF区的pMOS区开口的光致抗蚀剂(图中未示出)，并以该光致抗蚀剂、氮化硅膜9以及侧壁12用作掩模，例如离子注入硼，然后除去光致抗蚀剂。设定此时的硼的离子注入量，大于形成p型扩散区11p、41p时的硼的离子注入量。由此，如图7所示，在阱区3n的上面内形成杂质浓度高于p型扩散区11p的杂质浓度的p型杂质区13p。同时，在阱区33n的上面内内形成其杂质浓度高于p型扩散区41p的杂质浓度的p型杂质区43p。

接着，在栅绝缘膜4和元件隔离绝缘膜2上，形成用以对逻辑区和RF区的nMOS区开口的光致抗蚀剂(图中未示出)，并以该光致抗蚀剂、氮化硅膜9以及侧壁12用作掩模，例如离子注入砷，然后除去光致抗蚀剂。设定此时的砷的离子注入量，大于形成n型扩散区1 1n、41n时的砷的离子注入量。由此，如图7所示，在阱区3p的上面内形成杂质浓度高于n型扩散区11n的杂质浓度的n型杂质区13n。同时，在阱区33p的上面内内形成杂质浓度高于n型扩散区41n的杂质浓度的n型杂质区43n。

通过以上工序，在阱区3n的上面内设置了分别由p型扩散区11p和p型杂质区13p构成的相隔预定距离的多个源极/漏极区，在阱区33n的上面内设置了分别由p型扩散区41p和p型杂质区43p构成的相隔预定距离的多个源极/漏极区。

并且，在阱区3p的上面内设置了分别由n型扩散区11n和n型杂质区13n构成的相隔预定距离的多个源极/漏极区，在阱区33p的上面内设置了分别由n型扩散区41n和n型杂质区43n构成的相隔预定距离的多个源极/漏极区。

接着，进行退火处理，激活上述源极/漏极区中的杂质。由此，在逻辑区的pMOS区和RF区的pMOS区，分别完成埋置沟道结构的pMOS晶体管，在逻辑区的nMOS区和RF区的nMOS区，分别完成表面沟道结构的nMOS晶体管。

如图7所示，在本实施例1的半导体装置中，在逻辑区的nMOS晶体管没有形成凹口，而在逻辑区的pMOS晶体管和RF区的nMOS晶体管中形成凹口。因此，在逻辑区的nMOS晶体管的栅极覆盖量Lov，大于在逻辑区的pMOS晶体管和RF区的nMOS晶体管的栅极覆盖量Lov。

另外，在逻辑区的pMOS晶体管和RF区的nMOS晶体管形成的凹口15p、45n，小于在RF区的pMOS晶体管形成的凹口45p。因此，在逻辑区的pMOS晶体管和RF区的nMOS晶体管的栅极覆盖量Lov，大于在RF区的pMOS晶体管的栅极覆盖量Lov。

如上所述，在本实施例1的半导体装置的制造方法中，通过利用对多晶硅膜的刻蚀速度根据含n型杂质的浓度而改变的特性，在栅电极侧面的底部，由刻蚀形成凹口。

一般来说，与控制氧化量的场合相比，控制刻蚀量的场合通过调整刻蚀条件等能够达到更高精度的控制。因此，与如上述专利文献1、2中所记载的技术即通过对栅电极的侧壁进行氧化来形成凹口的场合相比，通过如本实施例1的刻蚀技术来在栅电极的侧面形成凹口的场合，能够改善凹口形状的控制性，并能够实现所期望的凹口形状。因此，能够正确地实现适当的栅极覆盖量Lov，并能够最大限度地度地改善半导体装置的性能。

另外，在本实施例1中，在多晶硅膜5上设置磷浓度为5×10²⁰/cm³的区和9×10²⁰/cm³的区，并对这些区进行局部刻蚀，由此在栅电极10p、40n和栅电极40p上，形成互不相同大小的凹口。

如此，通过在下层的多晶硅膜5上设置n型杂质浓度互不相同的多个区，能够形成分别具有所期望的凹口形状且凹口大小互不相同的多个栅电极。结果，在各晶体管中能够使栅极覆盖量Lov达到最佳化，并改善半导体装置的整体工作性能。以下说明其理由。

如上述非专利文献2所记载，在同一芯片内的逻辑器件和高频器件，最好使栅极覆盖量Lov互不相同。

对于逻辑器件，重要的是实现高电流驱动能力，同时又进行高速动作。因此，最好使栅极覆盖量Lov比较大来减小源极/漏极区的寄生电阻。另一方面，对于高频器件，由于显示其性能的参数之一即最大振动频率fmax，兼顾覆盖电容小和晶体管的高互导即源极/漏极区的寄生电阻低这两个方面加以确定，因此，最大振动频率fmax取栅极覆盖量Lov的某值上的极大值。

如此，在某些场合，由于逻辑器件所要求的栅极覆盖量Lov和高频器件所要求的栅极覆盖量Lov互不相同，最好能在逻辑器件和RF器件中独立地控制栅极覆盖量Lov。

如上所述，在本实施例1能够使各晶体管的凹口形状达到最佳化，因此，能够相互独立地使逻辑器件的栅极覆盖量Lov和RF器件的栅极覆盖量Lov达到最佳化。从而改善了半导体装置的整体工作性能。再有，在本实施例1中，例示了一种：使逻辑器件和高频器件之间的栅极覆盖量Lov最佳化的结果，高频器件的nMOS晶体管的栅极覆盖量Lov小于逻辑器件的nMOS晶体管的栅极覆盖量Lov，高频器件的pMOS晶体管的栅极覆盖量Lov小于逻辑器件的pMOS晶体管的栅极覆盖量Lov的半导体装置的制造方法。

另外，如上述非专利文献3所述，在同一芯片内的nMOS晶体管和pMOS晶体管之间，增加nMOS晶体管的栅极覆盖量Lov能够改善半导体装置的工作速度。

如上所述，在本实施例1能够使各晶体管的凹口形状达到最佳化，因此，能够相互独立地使nMOS晶体管的栅极覆盖量Lov和pMOS晶体管的栅极覆盖量Lov达到最佳化。于是，如非专利文献3所记载，能够使nMOS晶体管的栅极覆盖量Lov大于pMOS晶体管的栅极覆盖量Lov。结果改善了半导体装置的工作速度。

再有，在本实施例1的各逻辑区和RF区中，使nMOS晶体管的凹口大于pMOS晶体管的凹口，因此，nMOS晶体管的栅极覆盖量Lov大于pMOS晶体管的栅极覆盖量Lov。

另外，对于向多晶硅膜5离子注入磷之后所得到的结构，也可以在对多晶硅膜5进行刻蚀之前进行退火处理。此时，在多晶硅膜5中，磷被扩散而且大致均匀分布。另外，在本实施例1中，上层的多晶硅膜7是掺杂多晶硅膜，其中的磷大致均匀分布。因此，在上层的多晶硅膜7和下层的多晶硅膜5之间的边界磷浓度急剧变化，从而对多晶硅膜的刻蚀速度急剧变化。于是，就容易得到所期望的凹口形状。

实施例2

图8～图12是按工序依次表示本发明实施例2的半导体装置制造方法的截面图。本实施例2的半导体装置，是例如设有逻辑器件和高频器件的芯片上系统(SoC)，逻辑器件和高频器件各自具有nMOS晶体管和pMOS晶体管。

在本实施例2的半导体装置中，nMOS晶体管和pMOS晶体管的栅电极分别具有n型和p型的双栅(双栅极)结构。而且，本实施例2的nMOS晶体管和pMOS晶体管分别具有表面沟道结构。以下，参照图8～12就本实施例2的半导体装置的制造方法进行说明。

首先，与上述的实施例1同样地，在半导体衬底1的上面内形成元件隔离绝缘膜2。然后，在逻辑区的nMOS区的半导体衬底1的上面内形成阱区3p，在逻辑区的pMOS区的半导体衬底1的上面内形成阱区3n。另外，在RF区的nMOS区的半导体衬底1的上面内形成阱区33p，在RF区的pMOS区的半导体衬底1的上面内形成阱区33n。由此能够得到图1中所示的结构。再有，在本实施例2中，nMOS晶体管和pMOS晶体管双方均具有表面沟道结构，因此，与实施例1不同，在阱区3n、33n内没有形成埋置层。

接着，如图8所示，在栅绝缘膜4和元件隔离绝缘膜2上形成例如厚度为10nm的多晶硅膜16。该多晶硅膜16是未注入杂质的非掺杂多晶硅膜，通过CVD生长形成。

接着，如图9所示，在多晶硅膜16上，形成设有使逻辑区的pMOS区和RF区的nMOS区和pMOS区的多晶硅膜16露出的开口图案的光致抗蚀剂6c。然后，以该光致抗蚀剂6c作为掩模离子注入磷。这样，在逻辑区的nMOS区的多晶硅膜16未注入磷，而在逻辑区的pMOS区和RF区的nMOS区和pMOS区，使多晶硅膜16的磷浓度为5×10¹⁹/cm³。此时，用不会使磷达到多晶硅膜16下方的低能量，例如以3keV进行磷的离子注入。然后除去光致抗蚀剂6c。另外，图中用右升斜线表示多晶硅膜16中磷浓度为5×10¹⁹/cm³的区。

接着，如图10所示，在多晶硅膜16上形成例如厚度为200nm的多晶硅膜17。该多晶硅膜17与离子注入之前的多晶硅膜16相同，是不含磷等杂质的非掺杂多晶硅膜，能够通过CVD生长形成。然后，在后续的工序中，在多晶硅膜17上形成作为硬掩模使用的TEOS氧化膜18。

接着，在TEOS氧化膜18上形成设有预定开口图案的光致抗蚀剂(图中未示出)，并以该光致抗蚀剂用作掩模对TEOS氧化膜18进行图案化。然后，以图案化后的TEOS氧化膜18用作掩模，以栅绝缘膜4用作刻蚀停止，通过等离子各向异性刻蚀对多晶硅膜16、17进行刻蚀。由此，如图11所示，在逻辑区的nMOS区和pMOS区的栅绝缘膜4上，分别形成栅电极20n、20p，在RF区的nMOS区和pMOS区的栅绝缘膜4上，分别形成栅电极50n、50p。此时，在多晶硅膜17上设置的TEOS氧化膜18大体上消失。

栅电极20n包括多晶硅膜16的不含杂质的区和多晶硅膜17，栅电极20p、50n、50p分别包括，多晶硅膜16的磷浓度为5×10¹⁹/cm³的区和多晶硅膜17。而且，在各栅电极20p、50n、50p侧面的底部形成凹口。

如上所述，多晶硅膜中所含的n型杂质浓度越高，对多晶硅膜的刻蚀速度就越快。而且，由于在本实施例2中的逻辑区的pMOS区和RF区的nMOS区以及pMOS区中，上层的多晶硅膜17中不含磷，下层的多晶硅膜16中含磷，因此，对多晶硅膜16的刻蚀速度快于对多晶硅膜17的刻蚀速度。于是，栅电极20p、50n、50p的各多晶硅膜16的侧面，相对多晶硅膜17的侧面凹进，从而，在各栅电极20p、50n、50p侧面的底部形成凹口。

另外，在本实施例2中，逻辑区的pMOS区、RF区的nMOS区以及RF区的pMOS区的多晶硅膜16的磷浓度相同，因此，在栅电极20p形成的凹口25p、在栅电极50n形成的凹口55n以及在栅电极50p形成的凹口55p互相大小相同。

另外，在逻辑区的nMOS区，由于多晶硅膜16、17双方均不含杂质，因此，在栅电极20n的侧面不形成凹口。

接着，在栅绝缘膜4和元件隔离绝缘膜2上，形成用以对逻辑区和RF区的pMOS区开口的光致抗蚀剂(图中未示出)，并以该光致抗蚀剂用作掩模，例如离子注入硼，然后除去光致抗蚀剂。由此，如图11所示，在阱区3n的上面内形成p型杂质区即p型扩散区21p。同时，在阱区33n的上面内形成p型杂质区即p型扩散区51p。

接着，在栅绝缘膜4和元件隔离绝缘膜2上，形成用以对逻辑区和RF区的nMOS区开口的光致抗蚀剂(图中未示出)，并以该光致抗蚀剂用作掩模，例如离子注入砷，然后除去光致抗蚀剂。由此，如图11所示，在阱区3p的上面内形成n型杂质区即n型扩散区21n。同时，在阱区33p的上面内形成n型杂质区即n型扩散区51n。

接着，在整个表面淀积用以填充凹口25p、55n、55p的氮化硅膜，并通过在半导体衬底1的深度方向刻蚀速度高的各向异性干刻蚀法，对这样的氮化硅膜进行刻蚀。由此，如图12所示，在各栅电极20n、20p、50n、50p的侧面上，形成由氮化硅膜构成的侧壁22。而且，凹口25p、55n、55p被侧壁22填充。

接着，在阱区3n、33n的上面内分别形成p型杂质区23p、53p，在阱区3p、33p的上面内分别形成n型杂质区23n、53n。具体地说，首先在栅绝缘膜4和元件隔离绝缘膜2上，形成用以对逻辑区和RF区的pMOS区开口的光致抗蚀剂(图中未示出)，并以该光致抗蚀剂和侧壁22用作掩模，例如离子注入硼，然后除去光致抗蚀剂。此时的硼的离子注入量，被设定为大于形成p型扩散区21p、51p时的硼的离子注入量。由此，如图12所示，在阱区3n的上面内形成杂质浓度高于p型扩散区21p的杂质浓度的p型杂质区23p。同时，在阱区33n的上面内形成杂质浓度高于p型扩散区51p的杂质浓度的p型杂质区53p。

接着，在栅绝缘膜4和元件隔离绝缘膜2上，形成用以对逻辑区和RF区的nMOS区开口的光致抗蚀剂(图中未示出)，并以该光致抗蚀剂和侧壁22用作掩模，例如离子注入砷，然后除去光致抗蚀剂。此时的砷的离子注入量，被设定为大于形成n型扩散区21n、51n时的砷的离子注入量。由此，如图12所示，在阱区3p的上面内形成杂质浓度高于n型扩散区21n的杂质浓度的n型杂质区23n。同时，在阱区33p的上面内形成杂质浓度高于n型扩散区51n的杂质浓度的n型杂质区53n。

此时，作为硬掩模被使用的TEOS氧化膜18大体上消失，因此，在nMOS区的栅电极20n、50n被导入砷，使各栅电极20n、50n变成n型。另外，在形成p型杂质区23p、53p时，硼以5×10¹⁵/cm²的注入量被离子注入，结果，在pMOS区的栅电极20p、50p的多晶硅膜16所含磷的效果被注入的硼抵消，使各栅电极20p、50p变成p型。从而实现双栅极结构。

通过以上工序，在阱区3n的上面内设置了分别由p型扩散区21p和p型杂质区23p构成的相隔预定距离的多个源极/漏极区，在阱区33n的上面内设置了分别由p型扩散区51p和p型杂质区53p构成的相隔预定距离的多个源极/漏极区。

并且，在阱区3p的上面内设置了分别由n型扩散区21n和n型杂质区23n构成的相隔预定距离的多个源极/漏极区，在阱区33p的上面内设置了分别由n型扩散区51n和n型杂质区53n构成的相隔预定距离的多个源极/漏极区。

接着，进行退火处理，激活上述源极/漏极区中的杂质。由此，在逻辑区的pMOS区和RF区的pMOS区，分别形成表面沟道结构的pMOS晶体管，在逻辑区的nMOS区和RF区的nMOS区，分别形成表面沟道结构的nMOS晶体管。

这样，依据本实施例2的半导体装置的制造方法，即使是具有双栅极结构的，其nMOS晶体管和pMOS晶体管分别具有表面沟道结构的半导体装置，也能够在栅电极形成所期望形状的凹口。因此，能够正确地实现适当的栅极覆盖量Lov，并最大限度地发挥半导体装置的性能。

另外，在本实施例2中，不仅是nMOS晶体管，pMOS晶体管也具有表面沟道结构，因此，与上述实施例1的pMOS晶体管具有埋置沟道结构的半导体装置相比，更能够实现微细化。

但是，如果pMOS区的栅电极没有充分变成p型，就会产生栅电极的耗尽，因此，限制pMOS区的多晶硅膜16的磷浓度不能达到比实施例1更高的浓度。所以本实施例2存在一种不能将pMOS区的栅电极的凹口做得太大的缺点。

在本实施例2，由于这样的缺点，不能使RF区的pMOS区的多晶硅膜16的磷浓度太高，从而，RF区的栅电极50p的凹口大小设定成与逻辑区的栅电极20p的凹口大小相同。

与上述的实施例1一样，在本实施例2中，设想了一种半导体装置，在该半导体装置中：作为逻辑器件和高频器件之间的栅极覆盖量Lov最佳化的结果，其高频器件的nMOS晶体管的栅极覆盖量Lov小于逻辑器件的nMOS晶体管的栅极覆盖量Lov，其高频器件的pMOS晶体管的栅极覆盖量Lov小于逻辑器件的pMOS晶体管的栅极覆盖量Lov，因此，最好使在RF区的pMOS区的栅电极50p形成的凹口55p的大小，大于在逻辑区的pMOS区的栅电极20p形成的凹口25p的大小，但是由于上述的原因，凹口55p的大小设定成与凹口25p相同。

但是，在上述非专利文献2的图12(a)、(b)中表示了，高频器件的pMOS晶体管的最大振动频率fmax不会因栅极覆盖量Lov的值，比nMOS晶体管的最大振动频率fmax更敏感地变化，因此，如本实施例2那样，即使RF区的pMOS区的凹口大小与逻辑区的pMOS区的凹口大小相同时，其对半导体装置性能的影响也较小。

另外如上所述，在本实施例2中，为了防止栅电极的耗尽，将pMOS区的多晶硅膜16的磷浓度设定在低值，但是如果与抑制栅电极的耗尽相比，至少更想使高频器件的pMOS晶体管的最大振动频率fmax增大，可以与实施例1相同地，使RF区的pMOS区的多晶硅膜16的磷浓度设定得比逻辑区的pMOS区高，使RF区的pMOS区的凹口大于逻辑区的pMOS区的凹口。具体地说，通过如下所述能够使RF区的pMOS区的多晶硅膜16的磷浓度设定在高值。

首先，获得图8中所示的结构。然后，在多晶硅膜16上，形成设有使逻辑区的pMOS区和RF区的nMOS区的多晶硅膜16露出的开口图案的光致抗蚀剂。然后，以该光致抗蚀剂作为掩模离子注入磷，使逻辑区的pMOS区和RF区的nMOS区的多晶硅膜16的磷浓度为5×10¹⁹/cm³。

接着，在多晶硅膜16上，形成设有使RF区的pMOS区的多晶硅膜16露出的开口图案的光致抗蚀剂。然后，以多于在逻辑区的pMOS区和RF区的nMOS区对多晶硅膜16离子注入磷时的磷注入量，以该光致抗蚀剂作为掩模离子注入磷，使RF区的pMOS区的多晶硅膜16的磷浓度大于5×10¹⁹/cm³。然后，通过如上所述对多晶硅膜16、17进行刻蚀，形成多个栅电极，使RF区的pMOS区的凹口大小大于逻辑区的pMOS区的凹口大小。

这样，通过在下层的多晶硅膜16设置n型杂质浓度互不相同的多个区，能够形成分别具有所期望的凹口形状，且凹口大小互不相同的多个栅电极，并且在各晶体管中使栅极覆盖量Lov达到最佳化。

另外，对于向多晶硅膜16离子注入磷之后所得到的结构，也可以在对多晶硅膜16进行刻蚀之前进行退火处理。此时，在多晶硅膜16中，磷被扩散且大致均匀分布。另外，在本实施例2中，上层的多晶硅膜17是非掺杂多晶硅膜，因此，对多晶硅膜的刻蚀速度急剧变化。因此，比较容易得到所期望的凹口形状。

实施例3

图13～17是按工序依次表示本发明实施例3的半导体装置制造方法的截面图。本实施例3的半导体装置设有，nMOS晶体管和pMOS晶体管各自的栅电极为n型的单栅极结构的CMOS晶体管。该CMOS晶体管是，例如在同一半导体衬底上形成逻辑器件和DRAM的存储-逻辑混载型半导体装置中所设置的CMOS晶体管。而且，在本实施例3的nMOS晶体管具有表面沟道结构，pMOS晶体管具有埋置沟道结构。以下，参照图13～17，就本实施例3的半导体装置的制造方法进行说明。

首先，如图13所示，通过众所周知的LOCOS隔离技术和沟道隔离技术，例如在p型硅衬底即半导体衬底81的上面内形成元件隔离绝缘膜82。元件隔离绝缘膜82例如由硅氧化膜构成，将半导体衬底81上面分隔成多个区。

接着，在nMOS区的半导体衬底81的上面内形成p型阱区83p，在pMOS区的半导体衬底81的上面内形成n型阱区83n。然后，在阱区83n内，形成图中未示出的埋置层。

接着，从上面氧化半导体衬底81，在半导体衬底81上形成例如膜厚为3.0nm的栅绝缘膜84。然后，如图14所示，在栅绝缘膜84和元件隔离绝缘膜82上形成例如厚度为10nm的多晶硅膜85。该多晶硅膜85是，将n型杂质例如磷原子以1×10¹⁹/cm³的浓度大致均匀分布的掺杂多晶硅膜，可以在包含PCl₃(三氯化磷)等含磷化合物的原料气体中，通过CVD生长形成。

接着，图15如所示，在多晶硅膜85上形成例如厚度为200nm的多晶硅膜87。该多晶硅膜87是将n型杂质例如磷原子以5×10²⁰/cm³的浓度大致均匀分布的掺杂多晶硅膜，其磷浓度高于多晶硅膜85的磷浓度。而且，该多晶硅膜87可以在包含PCl₃(三氯化磷)等含磷化合物的原料气体中，通过CVD生长形成。

接着，在后续的工序中，在多晶硅膜87上形成作为硬掩模被使用的氮化硅膜89。然后，在氮化硅膜89上形成具有预定的开口图案的光致抗蚀剂(图中未示出)，并以该光致抗蚀剂用作掩模，将氮化硅膜89图案化。然后，以图案化之后的氮化硅膜89用作掩模，以栅绝缘膜84用作刻蚀停止，通过等离子各向异性刻蚀对多晶硅膜85、87进行刻蚀。由此，如图16所示，在nMOS区和pMOS区的栅绝缘膜84上，分别形成栅电极90n、90p，

各栅电极90n、90p包括多晶硅膜85、87，在其上面形成氮化硅膜89。而且，在各栅电极90n、90p侧面的底部形成凹口。

如上所述，多晶硅膜中所含的n型杂质浓度越高，对多晶硅膜的刻蚀速度就越快。而且，由于在本实施例3中，下层的多晶硅膜85的磷浓度高于上层的多晶硅膜87的磷浓度，因此，对多晶硅膜85的刻蚀速度快于对多晶硅膜87的刻蚀速度。于是，栅电极90n、90p的各多晶硅膜85的侧面，相对多晶硅膜87的侧面凹进，从而，在各栅电极90n、90p侧面的底部形成凹口。

另外，在本实施例3中，nMOS区与pMOS区的多晶硅膜85的磷浓度相同，因此，在栅电极90n形成的凹口95n的大小与在栅电极90p形成的凹口95p的大小相同。

接着，在栅绝缘膜84和元件隔离绝缘膜82上，形成用以对pMOS区开口的光致抗蚀剂(图中未示出)，并以该光致抗蚀剂和氮化硅膜89用作掩模，例如离子注入硼，然后除去光致抗蚀剂。由此，如图16所示，在阱区83n的上面内形成p型杂质区的p型扩散区91p。

接着，在栅绝缘膜84和元件隔离绝缘膜82上，形成用以对nMOS区开口的光致抗蚀剂(图中未示出)，并以该光致抗蚀剂和氮化硅膜89用作掩模，例如离子注入砷，然后除去光致抗蚀剂。由此，如图16所示，在阱区83p的上面内形成n型杂质区的n型扩散区91p。

接着，在整个面上淀积填充凹口95n、95p的氮化硅膜，并通过在半导体衬底81的深度方向刻蚀速度高的各向异性干刻蚀法，对这样的氮化硅膜进行刻蚀。由此，如图17所示，在各栅电极90n、90p的侧面和氮化硅膜89的侧面上，形成由氮化硅膜构成的侧壁92。而且，凹口95n、95p被侧壁92填充。

接着，在阱区83n的上面内形成p型杂质区93p，在阱区83p的上面内形成n型杂质区93n。具体地说，首先在栅绝缘膜84和元件隔离绝缘膜82上，形成用以对pMOS区开口的光致抗蚀剂(图中未示出)，并以该光致抗蚀剂、氮化硅膜89以及侧壁92用作掩模，例如离子注入硼，然后除去光致抗蚀剂。此时的硼的离子注入量，被设定为大于形成p型扩散区91p时的硼的离子注入量。由此，如图17所示，在阱区83n的上面内形成杂质浓度高于p型扩散区91p的杂质浓度的p型杂质区93p。

接着，在栅绝缘膜84和元件隔离绝缘膜82上，形成用以对nMOS区开口的光致抗蚀剂(图中未示出)，以该光致抗蚀剂、氮化硅膜89以及侧壁92用作掩模，例如离子注入砷，然后除去光致抗蚀剂。此时的砷的离子注入量，被设定为大于形成n型扩散区91n时的砷的离子注入量。由此，如图17所示，在阱区83p的上面内形成杂质浓度高于n型扩散区91n的杂质浓度的n型杂质区93n。

通过以上工序，在阱区83n的上面内设置了分别由p型扩散区91p和p型杂质区93p构成的相隔预定距离的多个源极/漏极区，在阱区83p的上面内设置了分别由n型扩散区91n和n型杂质区93n构成的相隔预定距离的多个源极/漏极区。

接着，进行退火处理，激活上述源极/漏极区中的杂质。由此，在pMOS区形成埋置沟道结构的pMOS晶体管，在nMOS区形成表面沟道结构的nMOS晶体管。

这样，依据本实施例3的半导体装置的制造方法，即使是被存储-逻辑混装型半导体装置采用的CMOS晶体管，也能够在栅电极形成所期望形状的凹口。因此，能够正确地实现适当的栅极覆盖量Lov，并最大限度地发挥半导体装置的性能。

另外，在本实施例3中，由于在多晶硅膜85、87中采用了掺杂多晶硅膜，因此，多晶硅膜85、87中的磷大致均匀分布。而且，如本实施例3没有对各多晶硅膜85、87离子注入磷，因此，在上层的多晶硅膜87和下层的多晶硅膜85之间的边界处磷浓度急剧变化，从而对多晶硅膜的刻蚀速度急剧变化。于是，比较容易得到所期望的凹口形状。

另外，如在实施例1、2中所述，即使在对多晶硅膜进行乐离子注入的场合，通过在离子注入后进行退火处理，使多晶硅膜中的磷大致均匀分布。但是，此时所得到的磷分布的均匀性没有掺杂多晶硅膜那么均匀。因此，如本实施例3，通过在上层的多晶硅膜87和下层的多晶硅膜85分别采用掺杂多晶硅膜，能够实现所期望的凹口形状，并在同一晶片内或晶片之间得到均匀稳定的凹口形状。

另外，在本实施例3中，因未对下层的多晶硅膜85离子注入磷，因此，在注入时不会使磷穿透多晶硅膜85而注入到半导体衬底81。

另外，在本实施例3的半导体装置的制造方法中，因未对将构成栅电极的多晶硅膜离子注入n型杂质，因此，与实施例1、2不同，很难形成设有互不相同大小的凹口的多个栅电极，但对于各晶体管的最佳凹口大小大致相同的半导体装置，或整个装置的性能大致由特定的晶体管大小来确定的半导体装置，就很适合于采用本实施例3的制造方法。

另外，在本实施例3中，在上层的多晶硅膜87采用了含磷的掺杂多晶硅膜，但即使是代之以采用非掺杂多晶硅膜的场合，也能取得同样的效果。

另外，在上述的实施例1～3中，作为多晶硅膜所包含的n型杂质采用了磷，但也可以代之以采用砷等其它n型杂质。

依据本发明的半导体装置的制造方法，利用多晶硅膜的刻蚀速度随所含的n型杂质浓度而被改变的特性，在栅电极的侧面通过刻蚀来形成凹口。因此，与对栅电极的侧面进行氧化来形成凹口的场合相比，改善了凹口形状的可控制性，并能够实现所期望的凹口形状。

Claims (5)

1.一种半导体装置的制造方法，其中包括：

(a)在半导体衬底上形成栅绝缘膜的工序，

(b)在所述栅绝缘膜上形成包含n型杂质的第一多晶硅膜的工序，

(c)在所述第一多晶硅膜上，作为第二多晶硅膜形成包含所述杂质且所述杂质的浓度低于所述第一多晶硅膜的多晶硅膜或非掺杂多晶硅膜的工序，

(d)从所述第二多晶硅膜的上方，对所述第一、第二多晶硅膜进行局部刻蚀，从而在所述栅绝缘膜上形成包含所述第一、第二多晶硅膜的栅电极的工序，以及

(e)在所述工序(d)之后，在所述栅电极的侧面形成侧壁的工序；

通过在所述工序(d)中对所述第一、第二多晶硅膜的刻蚀，使所述栅电极的所述第一多晶硅膜的侧面相对所述第二多晶硅膜的侧面凹进，结果在所述栅电极的侧面形成凹口；

在所述工序(e)中，形成填充所述凹口的所述侧壁。

2.如权利要求1所述的半导体装置的制造方法，其特征在于：

所述第一多晶硅膜是包含所述杂质的掺杂多晶硅膜；

所述第二多晶硅膜是包含所述杂质的掺杂多晶硅膜，或非掺杂多晶硅膜。

3.如权利要求1所述的半导体装置的制造方法，其特征在于：

所述第二多晶硅膜是包含所述杂质的掺杂多晶硅膜，或非掺杂多晶硅膜；

所述工序(b)包括，

(b-1)在所述栅绝缘膜<4>上形成第三多晶硅膜的工序，以及

(b-2)在所述第三多晶硅膜离子注入所述杂质的工序；

所述第一多晶硅膜是执行所述工序(b-2)后的所述第三多晶硅膜；

还包括(f)在所述工序(d)之前，对执行所述工序(b)而得到的结构进行退火处理的工序。

4.如权利要求1所述的半导体装置的制造方法，其特征在于：

所述工序(b)包括，

(b-1)在所述栅绝缘膜上形成第三多晶硅膜的工序，

(b-2)在所述第三多晶硅膜的第一区域，以第一注入量离子注入所述杂质的工序，以及

(b-3)在所述第三多晶硅膜的第二区域，以多于所述第一注入量的第二注入量离子注入所述杂质的工序；

所述第一多晶硅膜是执行所述工序(b-3)后的所述第三多晶硅膜；

所述栅电极包含第二、第三栅电极；

在所述工序(d)中，对所述第三多晶硅膜的所述第一、第二区域进行局部刻蚀，从而在所述栅绝缘膜上，形成含有所述第三多晶硅膜的所述第一区域和所述第二多晶硅膜的所述第二栅电极和含有所述第三多晶硅膜的所述第二区域和所述第二多晶硅膜的所述第三栅电极；

在所述第二栅电极的侧面形成的所述凹口，小于在所述第三栅电极的侧面形成的所述凹口。

5.如权利要求4所述的半导体装置的制造方法，其特征在于：

所述第二多晶硅膜是包含所述杂质的掺杂多晶硅膜或非掺杂多晶硅膜；

还包括(f)在所述工序(d)之前，对执行所述工序(b)而得到的结构进行退火处理的工序。

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