CN1512547A - 制造半导体器件的接触垫的方法 - Google Patents

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Abstract

本发明公开一种形成半导体器件的接触垫的方法，其包括步骤：在硅衬底上形成多个相邻的导电层图案；在导电层图案的顶部上形成绝缘层；在该绝缘层上沉积充当硬掩模的材料层；在该硬掩模材料层上导电层图案之间形成光致抗蚀剂图案，以形成接触孔；藉由使用该光致抗蚀剂图案作为蚀刻掩模来蚀刻该硬掩模材料层以形成该硬掩模，从而定义用以形成接触的区域；去除该光致抗蚀剂图案；藉由使用该硬掩模作为蚀刻掩模来蚀刻该绝缘层而将该硅衬底暴露，从而形成开口部分；在该开口部分上形成聚合物层；藉由实施回蚀处理去除该硬掩模与该聚合物层以暴露该硅衬底；以及在暴露的硅衬底上形成接触垫。

Description

制造半导体器件的接触垫的方法
技术领域
本发明涉及一种半导体存储器件，更具体地涉及一种使用自对准接触(self align contact；SAC)来制造一接触垫的方法。
背景技术
在半导体器件中，自对准接触(self align contact；SAC)垫的作用是将衬底的导电区域(如源极/漏极结)与底部电极或位元线电连接。
具体地，因为半导体器件开始要求细于100nm的极细线宽，故引入了采用氟化氩(ArF)炉光源的光刻处理。
图1是扫描电子显微镜(SEM)照片，其说明了由氟化氩光刻处理形成的半导体器件的图案。
参照图1，多个隔离图案以预定间隔置放。而氟化氩型的光致抗蚀剂，如环烯顺丁烯二酸酐(CycloOlefin-Maleic Anhydride；COMA)或者丙烯酸，在自对准接触蚀刻过程中对氟气的抗蚀性极弱，因此会引起附图中以附图标记“10”表示的图案的失真。
为避免图案10的失真，当形成接触孔图案时，在绝缘层(如氧化层)上使用诸如多晶硅层或氮化硅层的硬掩模，在此情况下，光致抗蚀剂图案充当用于仅图案化硬掩模的蚀刻掩模。
图2是扫描电子显微镜(SEM)照片，说明了其上形成有接触垫的半导体器件的俯视图与断面图。
参照图2，其中置有多个线形的栅极电极图案20，多个接触垫21形成于栅极电极图案20之间。
同时，在使用硬掩模实施自对准接触蚀刻处理的方法中，若在用于形成接触孔的导电材料沉积前未将硬掩模去除的情形下，则会出现一底切(under cut)，若将多晶硅用作接触垫导电材料，则在SAC蚀刻后，开口部分因在接触垫导电材料沉积前实施了硬掩模或清洗处理而藉由该湿式蚀刻扩大，亦会在诸如多晶硅的导电材料沉积的过程中出现空洞或接缝22。且清洗处理过程中导致硬掩模的上升。
另一方面，在实施形成自对准接触的方法后，人们还积极开发了一种选择性外延生长(selective epitaxial growth；SEG)的方法来作为形成接触垫的方法，若采用选择性外延生长方法形成接触垫，则该方法在减少1至2倍的接触电阻(在线宽小于0.1μm的技术中)方面，较藉由使用传统多晶硅沉积形成接触垫的方法具有优势。
图3A与3B为曲线图，其代表了使用选择性外延生长方法形成的接触垫与使用多晶硅沉积形成的接触垫之间的单元电阻(cell resistance)。
图3A是一曲线图，其说明了单元电阻(kΩ/Tr)与累积概率的大小之间的关系，参照该图，使用选择性外延生长方法形成的接触垫(A)通常存在于单元电阻20(kΩ//Tr)以下，而使用传统多晶硅沉积方法形成的接触垫(B)不存在于单元电阻20(kΩ//Tr)以下，其通常存在于单元电阻20(kΩ//Tr)与单元电阻20(kΩ//Tr)之间的区域。
而且曲线图3B说明了单元电阻(kΩ//Tr)与接触开口面积(μm2)的变化，参照该图，若使用选择性外延生长方法形成的接触垫(A)与使用传统多晶硅沉积方法形成的接触垫(B)具有相同的接触开口面积，则使用选择性外延生长方法形成的接触垫(A)的单元电阻(kΩ//Tr)较使用传统多晶硅沉积方法形成的接触垫(B)的单元电阻(kΩ//Tr)而言，在图中位于底部，因此得知，单元电阻(A)小于单元电阻(B)。
图4是扫描电子显微镜照片，其说明了在使用选择性外延生长方法形成接触垫过程中异常的硅生长。
参照图4，因为使用选择性外延生长方法形成的薄膜在生长处理期间引起不规则硅生长，故会出现诸如硅团簇的器件缺陷，附图标记“40”代表藉由在SEG生长中打破选择性而形成的硅块。该硅块在后续处理中是缺陷的源头，从而引起了器件的故障。
此外，由选择性外延生长方法生长的硅外延层具有的问题是，当绝缘层(如氧化层)上的硬掩模(如多晶硅)具有成角形状(如小面)生长的趋势并在形成绝缘层的随后步骤中在绝缘层中引起空洞时，会出现硬掩模顶部上的选择性外延生长的过度生长。
因此，当使用选择性外延生长方法形成接触垫时，需要防止接触垫中不规则硅生长的处理方法。
发明内容
因此，本发明的一目的是提供一种方法，用以形成有效的、极薄的图案，且用以制造半导体器件的接触垫，当使用选择性外延生长(selectiveepitaxial growth；SEG)的方法在接触垫上形成硅层时，该方法能抑制硬掩模顶部异常的过度生长。
依据本发明的一个方面，提供一种用以制造半导体器件的接触垫的方法，该方法包括如下步骤：形成位于硅衬底上的彼此相邻的多个导电层图案；在该些导电层图案的顶部上形成绝缘层；在该绝缘层上沉积充当硬掩模的材料层；在该硬掩模材料层上的该些导电层图案之间形成光致抗蚀剂图案，以形成接触孔；藉由使用该光致抗蚀剂图案作为蚀刻掩模来蚀刻该硬掩模材料层以形成该硬掩模，从而定义用以形成接触的区域；去除该光致抗蚀剂图案；藉由使用该硬掩模作为蚀刻掩模来蚀刻该绝缘层而将该硅衬底暴露，从而形成开口部分；在该开口部分上形成聚合物层；藉由实施回蚀处理(etch back process)去除该硬掩模与该聚合物层来暴露该硅衬底；以及在该暴露的硅衬底上形成接触垫。
附图说明
通过以下结合附图对优选实施例所作的说明，本发明的上述及其他目的及特征将显而易见，其中：
图1是扫描电子显微镜(SEM)照片，其说明了由氟化氩光刻处理形成的半导体器件的图案；
图2是扫描电子显微镜(SEM)照片，其说明了其上形成有接触垫的半导体器件的俯视图与断面图；
图3A与3B为曲线图，其代表了使用选择性外延生长方法形成的接触垫与使用多晶硅沉积形成的接触垫之间的单元电阻；
图4是扫描电子显微镜照片，其说明了在使用选择性外延生长方法形成接触垫的过程中的异常的硅生长；以及
图5A至5G是断面图，其说明了一种依据本发明的优选实施例制造半导体器件的接触垫的方法。
具体实施方式
以下，将参考附图详细说明本发明的优选实施例。
图5A至5G是断面图，其说明了一种用以依据本发明的优选实施例制造半导体器件的接触垫的方法；以下，将参考附图说明本发明的优选实施例。
首先，如图5A所示，具有预定结构的导电图案形成于硅衬底50上，该衬底具有不同元件，如场氧化层51、以及杂质结层(impurity junctionlayer)(图中未显示)以形成半导体器件。
此处，导电图案包括位元线、金属线路或栅极电极图案。
依据本发明的一优选实施例，下文中将详细说明该制造程序，例如，当上述导电图案为栅极图案的情况下。
在沉积独立地或复合地具有为氧化层与多晶硅其中之一的栅极绝缘层(未显示)、钨或硅化钨等的导电层，以及具有氮化物材料的硬掩模绝缘层后，藉由使用用于形成栅极电极图案的掩模来实施光刻处理，从而形成以导电层52与硬掩模53堆叠而成的栅极电极图案结构。
此后，蚀刻终止层54沿着导电图案的轮廓薄薄地沉积。
优选的是，蚀刻终止层54是由氮氧化硅层或氮化物层(如氮化硅)构成，以避免在随后的自对准接触蚀刻中导电层图案的损失，并藉由确保氧化层绝缘层的蚀刻选择性而获得蚀刻轮廓。
如图5B所示，沉积足够的绝缘层55以填充栅极电极图案之间的空间。
优选的是，绝缘层55作为氧化层是选自硼磷硅酸盐玻璃(boro phosphosilicate glass；BPSG)层、硼硅玻璃(boro silicate glass；BSG)层、磷硅酸盐玻璃(phospho silicate glass；PSG)层、高密度等离子体(high density plasma；HDP)氧化层、四乙基硅酸盐(tetra ethyl ortho silicate；TEOS)层或高级平坦化层(advanced planarization layer；APL)层或类似物所组成的组。
在以下步骤中，硬掩模材料层56a沉积于绝缘层55的顶部，以克服光致抗蚀剂图案易受下述SAC蚀刻处理中产生的损害影响的蚀刻特性。
此处，当硬掩模材料层56a由绝缘材料层构成时，优选的是使用碳化硅层、未掺杂多晶硅层、氮化硅层、或氮氧化硅层，而当硬掩模材料层56a由导电材料层构成时，优选的是使用钨层、硅化钨层、或掺杂多晶硅层。
随后，在硬掩模材料层56a上形成了作为单元接触掩模的光致抗蚀剂图案57，以形成接触垫后，硬掩模56a藉由使用光致抗蚀剂图案57作为掩模来蚀刻硬掩模材料层56a而形成，从而定义了接触形成区域。
另一方面，在光致抗蚀剂图案57与硬掩模材料层56a之间的界面上形成底部抗反射涂层(bottom anti reflective coating；BARC)的处理出于简化附图的目的而省略了。
形成光致抗蚀剂图案57的步骤藉由使用氟化氩(ArF)光刻处理实施，在本发明的优选具体实施例中，由于绝缘层55藉由使用光致抗蚀剂图案57作为蚀刻掩模而间接蚀刻，从而可将光致抗蚀剂图案57的变形降至最小。
在本发明的优选实施例中，尽管光致抗蚀剂层图案57为T形，但是其可使用如条形的各种类型的光致抗蚀剂层图案。
随后，在藉由实施光致抗蚀剂剥离处理将光致抗蚀剂层图案57去除后，通过蚀刻作为蚀刻掩模的硬掩模56b的传统自对准接触工艺形成开口部分58，用于暴露蚀刻终止层54。
图5D所示的是藉由自对准接触处理形成开口部分58的程序的断面图。
上述自对准接触蚀刻处理采用了在传统自对准接触蚀刻处理中使用的配方，即使用了包含CF气体的等离子体。
如图5E所示，在随后步骤中，藉由沉积足够的聚合物层59来掩埋开口部分58，从而将开口部分58与硬掩模56b覆盖。
在本发明的优选实施例中，聚合物层59藉由使用低介电材料SILK或诸如光致抗蚀剂有机材料的聚合物形成，以防止硅衬底50在去除硬掩模56b的回蚀处理中受到侵蚀。
此后，藉由实施干式蚀刻或湿式蚀刻方式的回蚀处理，去除硬掩模56b与聚合物层59，去除蚀刻终止层54使开口部分扩大，随后，实施预清洗处理。
如图5F所示，在下一步中，藉由对开口部分58(其上的开口区域已扩大)应用选择性外延生长方法来生长硅外延层60a。
更具体地，藉由在10乇至200乇的压力下，在800℃至1000℃的温度下形成并控制气体DCS(SiH2Cl2)/HCl/H2与气体PH3/H2之间的分压比为0.4至0.8，从而使硅外延层60a从暴露的硅衬底50生长出来。
另一方面，如上所述，可采用沉积多晶硅的方法来代替选择性外延生长方法。
随后，通过利用回蚀或化学机械抛光(chemical mechanical polishing；CMP)处理来去除硅外延层60a，从而形成多个与相邻接触垫60b隔离的接触垫60b。
图5G是一断面图，其说明了藉由平坦化多个接触垫60b从而将多个接触垫60b与栅极硬掩模53隔离的工序。
如上所述，本发明能藉由在自对准接触处理中使用硬掩模并在接触垫形成导电层形成前去除硬掩模，来避免底部的底切，从而避免使用选择性外延生长方法形成接触垫的过程中，SEG硅的异常过度生长。
而且，通过抑制接触垫形成过程中使用选择性外延生长(SEG)方法形成硅层的过程中因硅的异常过度生长导致的故障，上述的本发明具有提高半导体器件产率的出色效果。
尽管本发明已经根据特定实施例作了说明，但对本领域技术人员而言显然的是，在不背离所附权利要求所定义的本发明的精神与范畴的情况下，可作各种变化和修改。

Claims (8)

1.一种制造半导体器件的接触垫的方法，该方法包括以下步骤：
形成位于硅衬底上的彼此相邻的多个导电层图案；
在该些导电层图案的顶部上形成绝缘层；
在该绝缘层上沉积充当硬掩模的材料层；
在该硬掩模材料层上该些导电层图案之间形成光致抗蚀剂图案以形成接触孔；
藉由使用该光致抗蚀剂图案作为蚀刻掩模来蚀刻该硬掩模材料层以形成该硬掩模，从而定义用以形成接触的区域；
去除该光致抗蚀剂图案；
藉由使用该硬掩模充当蚀刻掩模来蚀刻该绝缘层从而形成开口部分，使该硅衬底暴露；
在该开口部分上形成聚合物层；
藉由实施回蚀处理将该硬掩模与该聚合物层去除，从而将该硅衬底暴露；以及
在该暴露的硅衬底上形成接触垫。
2.如权利要求1所述的方法，其中该导电层图案包括栅极电极图案、位元线图案或金属线路中的任何一种。
3.如权利要求1所述的方法，其中在形成该光致抗蚀剂图案的步骤中，藉由使用氟化氩光致抗蚀剂与氟化氩光源来形成该光致抗蚀剂图案。
4.如权利要求1所述的方法，其中该硬掩模材料层包括绝缘材料层，其选自SiC层、未掺杂多晶硅层、氮化硅层或氮氧化硅层中的任何一种。
5.如权利要求1所述的方法，其中该绝缘材料层形成的厚度在约400埃至约2000埃之间。
6.如权利要求1所述的方法，其中该硬掩模材料层包括导电材料层，其选自钨层、硅化钨层或掺杂多晶硅层中的任何一种。
7.如权利要求1所述的方法，其还包括用有机材料来形成底部弧形层的步骤。
8.如权利要求1所述的方法，其中该接触垫是掺杂多晶硅层。
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