CN1467820A - 布线结构的形成方法 - Google Patents

布线结构的形成方法 Download PDF

Info

Publication number
CN1467820A
CN1467820A CNA031382339A CN03138233A CN1467820A CN 1467820 A CN1467820 A CN 1467820A CN A031382339 A CNA031382339 A CN A031382339A CN 03138233 A CN03138233 A CN 03138233A CN 1467820 A CN1467820 A CN 1467820A
Authority
CN
China
Prior art keywords
film
recess
conducting film
wire structures
formation method
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA031382339A
Other languages
English (en)
Other versions
CN1248304C (zh
Inventor
ʷ
原田刚史
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN1467820A publication Critical patent/CN1467820A/zh
Application granted granted Critical
Publication of CN1248304C publication Critical patent/CN1248304C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/101—Forming openings in dielectrics
    • H01L2221/1015—Forming openings in dielectrics for dual damascene structures
    • H01L2221/1036—Dual damascene with different via-level and trench-level dielectrics

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供一种在半导体装置等的电子器件中的布线结构的形成方法。在FSG膜(105)等的绝缘膜上形成凹部(106)后，在FSG膜(105)上使凹部(106)等埋入地沉积阻挡膜(108)和Cu膜(111)。之后在除去凹部(106)外侧的Cu膜(111)后，进行热处理，之后除去凹部(106)外侧的阻挡膜(108)。根据本发明，由于可以实现没有空洞或表面裂痕的布线结构，所以可以以高的成品率制造可靠性高的半导体装置的电子器件。

Description

布线结构的形成方法
技术领域
本发明涉及一种在半导体装置等的电子器件中的布线结构的形成方法。
背景技术
作为以往的布线结构的形成方法，有在CMP(chemical mechanicalpolishing)工序后进行退火的以往例(例如参照特开平11-186261号公报)。下面对于该以往例的布线形成方法，参照附图，以在形成于绝缘膜中的布线槽中形成布线的情况为例进行说明。
图13(a)～(e)是表示以往例的布线结构的形成方法的各工序的剖面图。
首先如图13(a)所示，在硅基板11上利用等离子CVD(chemical vapordeposition)法沉积底层氧化模12，接着以同样的方法依次沉积SiN膜13和
首先如图13(a)所示，在硅基板11上利用等离子CVD(chemical vapordeposition)法沉积底层氧化模12，接着以同样的方法依次沉积SiN膜13和SiO2膜14。接着，将抗蚀层图形(省略图示)作为掩模，通过对SiO2膜14进行蚀刻，在形成达到SiN膜13的凹部后，通过除去该抗蚀层图形和SiN膜13的露出部分，形成布线用槽15。
然后，如图13(b)所示，在形成布线用槽15的SiO2膜14上，通过溅射法使势垒金属TaN膜16沉积后，在其上面沉积Cu晶种(seed)膜17。
之后，如图13(c)所示，利用电解电镀法在SiO2膜14上使布线用槽15完全埋入地沉积Cu电镀层18。
接着，如图13(d)所示，通过CMP法分别除去布线用槽15的外侧的Cu电镀层18、Cu晶种膜17和势垒层金属TaN膜16，使SiO2膜14得表面露出。由此，埋入布线用槽15中并形成布线层19。
接着，通过将温度设为300～500℃，保持时间设在5～2000秒进行退火处理，如图13(e)所示，在将Cu埋入布线层19中含有的水分、氢和二氧化碳等除去的同时，使Cu埋入布线层19的晶粒尺寸变大。
通过以下工序，可以形成半导体装置的铜布线。
但是，在所述的以往例中具有以下说明的问题点。
图14是用于说明以往例中问题点的图。
如图14所示，在埋入下部布线层42的绝缘膜41上依次形成SiN膜43、SiO2膜44和FSG膜(添加氟的硅氧化膜)45。在SiN膜43、SiO2膜44和FSG膜45上设置凹部46和布线槽47。详细地说，凹部46，由在SiN膜43和SiO2膜44上形成并且到达下部布线槽42的贯穿孔46a、在FSG膜45上形成并且和贯穿孔46a连接的布线槽46b构成。另外，布线槽47和布线槽46b相同也在FSG膜45上形成。在凹部46和布线槽47中分别埋入包围在阻挡膜48中的铜膜(上部布线层用导电膜)49。另外，在FSG膜45和铜膜49上形成SiN膜50。
但是，在以往例中，一旦在布线形成过程中的CMP工序[参照图13(d)]后对于铜膜49进行退火，如图14所示，例如存在埋入凹部46中的铜膜49的表面上产生表面裂痕51或龟裂52等表面的缺陷的问题。
发明内容
鉴于所述，本发明目的在于提供一种防止在布线用导电膜中产生表面缺陷并由此以高的成品率制造具有可靠性高的布线结构的半导体装置等的电子器件的制造方法。
为达到本发明的目的，本发明人探讨了在“CMP工序后”进行“退火“的以往例中产生表面裂痕51或龟裂52的原因，结果发现以下见解。即在以往例中，对以埋入凹部46等状态的铜膜49进行退火并由此使铜膜49的结晶成长结束。所以在已经平整化的铜膜49的表面上该膜中的缺陷(例如沿着晶间存在的原子水平的空穴)聚集，同时，由于在铜膜49中产生不均匀的收缩，所以如图14所示，产生表面裂痕51或龟裂52。另外，在以往例中，在形成由铜膜49构成的布线结构后，在其整个上面沉积SiN膜50，但是，SiN膜50由于阶差覆盖性低，所以通过SiN膜50不能埋入表面裂痕51或龟裂52。其结果，由于作为布线的铜膜49表面的表面裂痕59等的表面缺陷被放置，这就成为了铜原子的表面扩散路径，而导致电迁移耐性显著恶化。
所以，为了将退火处理时在布线用导电膜中产生的表面缺陷和布线用导电膜的表面一起除去，本发明人想到了在“CMP工序前后”分别进行“CMP工序“并由此形成可靠性高的布线结构的方法。
具体地说，本发明的布线结构的形成方法，包括：在绝缘膜上形成凹部的工序；在绝缘膜上使凹部埋入地沉积导电膜的工序；对于导电膜进行热处理的工序；在进行热处理前和后部分除去导电膜的工序。
根据本发明的布线结构形成方法，在使设置于绝缘膜上的凹部埋入地沉积绝缘膜后，对于该导电膜进行热处理同时，在该热处理前后分别除去部分导电膜。即，在热处理前，由于部分除去导电膜并对残存的导电膜进行热处理，所以能够确保导电膜的硬度，以便在热处理后的除去工序中能够除去比较均匀的导电膜。另外，在由于在热处理后也进行部分除去导电膜，所以可以同时除去在热处理时在导电膜中产生的表面裂痕或龟裂等。其结果，由于不产生构成导电膜的原子进行表面扩散的路径，所以可以防止布线结构的电迁移耐性的恶化，由此可以以高的成品率制造具有可靠性高的布线结构的半导体装置等的电子器件。
另外，根据本发明的布线结构的形成方法，通过在热处理后进行部分除去导电膜的工序(例如CMP工序)，可以一次性地除去导电膜中产生的表面裂痕等的表面缺陷。换言之，由于不进行热处理条件的特别调整而能够除去表面缺陷，所以，不需要增加工序数就能够形成可靠性高的布线结构。
在本发明的布线结构的形成方法中，在形成凹部工序和沉积导电膜工序之间，可以再包括在绝缘膜上使凹部埋入中途为止地沉积阻挡膜的工序，在进行热处理的工序前部分除去导电膜的工序，可以包括除去凹部外侧的导电膜并由此使凹部外侧的阻挡膜露出的工序，在进行热处理的工序后部分除去导电膜的工序，可以包括除去凹部外侧的阻挡膜和残存的导电膜的表面的工序。
若通过这种方式，例如在热处理前的工序中，在利用适合导电膜研磨的条件，同时在热处理后的工序中，利用适合阻挡膜的研磨条件等，由于在工序中能够根据被研磨膜而利用适宜的条件，所以，就不容易引起研磨不充分或者研磨过剩。其结果，可以进行精度更好地研磨，同时由于能够使研磨时必要的余裕(margin)变小，所以能够进行有余裕的工序设计。
另外，此时，若导电膜由铜或含铜合金构成，阻挡膜由Ta或者TaN构成，可以实现具有高可靠性的埋入铜布线。
在本发明的布线结构的形成方法中，在形成凹部工序和沉积导电膜工序之间，可以再包括在绝缘膜上使凹部埋入中途为止地沉积阻挡膜的工序，在进行热处理的工序前部分除去导电膜的工序，可以包括除去凹部外侧的导电膜的工序，在进行热处理的工序后部分除去导电膜的工序，可以包括除去凹部外侧残存的导电膜的凹部外侧阻挡膜的工序。
若通过这种方式，即使在由于导电膜的膜质引起的表面裂痕或龟裂变大时，由于在热处理后的除去工序中的导电膜的除去量被设定很大，所以可以对导电膜的表面进行进一步的平整化。
另外，此时，若导电膜由铜或含铜合金构成，阻挡膜由Ta或者TaN构成，可以实现具有高可靠性的埋入铜布线。
在本发明的布线结构的形成方法中，在形成凹部工序和沉积导电膜工序之间，可以再包括在绝缘膜上使凹部埋入中途为止地沉积阻挡膜的工序，在进行热处理的工序前部分除去导电膜的工序，可以包括除去凹部外侧的导电膜和凹部外侧阻挡膜的工序，在进行热处理的工序后部分除去导电膜的工序，可以包括除去残存导电膜的表面部的工序。
若通过这种方式，在热处理后的工序(除去残存导电膜的表面部的工序)中，除适合导电膜除去的条件和适合阻挡膜除去的条件之外，例如即使利用适合氧化膜等绝缘膜的除去的条件，也可以获得使导电膜表面平整化的效果，具体地说，通过利用适合氧化膜除去的条件的CMP，在除去布线周围的氧化膜时，由于在布线用导电膜中也施加强的力，所以在除去氧化膜的同时，也能够对导电膜表面进行平整化。
另外，此时，若导电膜由铜或含铜合金构成，阻挡膜由Ta或者TaN构成，可以实现具有高可靠性的埋入铜布线。
在本发明的布线结构的形成方法中，凹部，可以由贯穿孔和在贯穿孔上形成并且和贯穿孔连接的布线槽构成，由此可以实现具有重波形花纹结构并且具有高可靠性的布线结构。
在本发明的布线结构的形成方法中，热处理优选在200℃以上并且低于500℃的温度下进行。
由此，可以使凹部内的导电膜的结晶充分地成长并且使该导电膜致密化。所以，在形成布线结构后进行的热处理中，由于可以防止在凹部内的导电膜中进一步引起结晶成长，所以可以防止该导电膜的收缩和由此引起的表面裂痕等的发生。
在本发明的布线结构的形成方法中，一旦凹部的宽度在0.25μm以下，就可以显著地获得所述效果。
在本发明的布线结构的形成方法中，若导电膜若由铜或含铜合金构成，就可以实现具有高可靠性的埋入铜布线。
在本发明的布线结构的形成方法中，在除去导电膜工序中，若使用化学机械研磨法，可以确实除去凹部外侧的导电膜。
本发明的电子器件的制造方法，是以具有第1布线结构和第2布线结构的电子器件的制造方法为前提。具体地说，第1布线结构的形成方法，包括：在基板的第1绝缘膜上形成第1凹部的工序；在第1绝缘膜上使第1凹部埋入地沉积第1导电膜的工序；对于第1导电膜进行热处理的工序；在进行热处理前和后分别部分除去第1导电膜的工序。另外，第2布线结构的形成方法，包括：在基板上的第2绝缘膜上形成第2凹部的工序；在第2绝缘膜上使第2凹部埋入地沉积第2导电膜的工序；对于第2导电膜进行热处理的工序；除去第2凹部外侧的第2导电膜工序。另外，在本发明的电子电子器件的制造方法中，第2凹部的宽度比第1凹部的宽度大。另外，在第2布线结构的形成方法中，可以在对第2导电膜进行热处理前进行第2凹部外侧的第2导电膜的除去，也可以在该热处理后进行。
根据本发明的电子器件的制造方法，例如在具有0.25μm以下的比较窄的宽度的第1凹部上形成第1布线结构时，由于使用本发明的布线结构的形成方法，所以可以获得根据该方法的所述效果。另一方面，例如在具有0.25μm以上的比较宽的宽度的第2凹部上形成第2布线结构时，考虑到容易从具有宽度宽的的凹部内的导电膜放出缺陷，所以在“CMP工序前”或“CMP工序后”只进行一次“退火”。由此能够在抑制工序复杂化的同时实现没有表面裂痕等表面缺陷的布线结构。
即，根据本发明的电子器件的制造方法，根据凹部的宽度即布线宽度，通过选择地设定用于布线结构形成的CMP工序的实施时间和次数，可以无须增加必要以上的工序数而能够形成所需的布线结构。
附图说明
图1是表示实施例1的电子器件的制造方法的一工序的剖面图。
图2是表示实施例1的电子器件的制造方法的一工序的剖面图。
图3是表示实施例1的电子器件的制造方法的一工序的剖面图。
图4是表示实施例1的电子器件的制造方法的一工序的剖面图。
图5是表示实施例1的电子器件的制造方法的一工序的剖面图。
图6是表示实施例1的电子器件的制造方法的一工序的剖面图。
图7是表示实施例1的电子器件的制造方法的一工序的剖面图。
图8是表示比较例的电子器件的制造方法的一工序的剖面图。
图9表示比较例的电子器件的制造方法的一工序的剖面图。
图10(a)～(d)是表示实施例2的电子器件的制造方法的各工序的剖面图。
图11(a)～(d)是表示实施例3的电子器件的制造方法的的各工序的剖面图。
图12是表示本发明实施例4的电子器件的制造方法的流程图。
图13(a)～(e)是表示以往的布线结构的形成方法的各工序的剖面图。
图14是用于说明以往布线结构的形成方法中的问题点的图。
图中：101-绝缘膜，102-下部布线层，103-SiN膜，104-SiO2膜，105-FSG膜，106-凹部，106a-贯穿孔，106b-布线槽，107-布线槽，108-阻挡膜，109-Cu晶种膜，110-Cu电镀膜，111-Cu膜，112-表面裂痕，113-龟裂，114-SiN膜。
具体实施方式
实施例1
以下参照附图对本发明的实施例1的电子器件的制造方法进行说明。本实施例的特征在于，在作为布线的铜(Cu)膜的CMP工序和阻挡膜的CMP工序之间对Cu膜进行退火处理。
图1～图7是表示实施例1的电子器件的制造方法的各工序的剖面图。
首先，如图1所示，例如在沉积于半导体基板(图示省略)上的绝缘膜101内部形成下部布线层102后，对埋入下部布线层102的绝缘膜101的表面进行平整化。然后分别在平整化的绝缘膜101和下部布线层102上例如通过CVD法依次沉积SiN膜103、SiO2膜104以及FSG膜105。
接着如图2所示，利用石印法和干腐蚀法在SiN膜103、SiO2膜104以及FSG膜105内部形成凹部106和布线槽107。具体地说，凹部106，由在SiN膜103和SiO2膜104上形成并且到达下部布线层102的贯穿孔106a、在FSG膜105上形成并且和贯穿孔106a连接的布线槽106b构成。即凹部106具有重波花纹结构。布线槽107和布线槽106b相同在FSG膜105上形成。
之后，如图3所示，例如通过PVD(physical vapor deposition)法在FSG膜105的表面、凹部106和布线槽107的壁面及底面上使凹部106和布线槽107埋入至中途为止地沉积阻挡膜108和Cu晶种膜109。接着例如通过电镀法在整个Cu晶种膜109上使凹部106和布线槽107完全埋入地沉积Cu电镀膜110。
之后，如图4所示，例如利用CMP法除去从布线槽106b和107露出(即位于比阻挡膜108的上面还向上的位置)的铜晶种膜109和Cu电镀膜110并使布线槽106b和107外侧的阻挡膜108露出。由此，在凹部106和布线槽107上形成由阻挡膜108和Cu晶种膜109包围的Cu电镀膜110。此时，适当地设定研磨布线盘(pad)的旋转速度、压力和浆料的成分等，使阻挡膜108过剩地被研磨并不消失。具体地说，作为浆料例如可以使用含有硅类的固形成分(5质量％浓度)并且以过氧化氢水作为氧化剂的中性浆料，研磨时的旋转次数[研磨布线盘的相对于单晶片表面的相对速度(时间平均值)：以下相同]和压力(将研磨布线盘按压在单晶片上的压力：以下相同)分别设定为例如1015mm/sec和17.7kPa。
接着，对于残存的Cu晶种膜109和Cu电镀膜110进行退火处理。此时将退火温度例如设定在400℃，在该温度状态下将退火时间设定为120分钟。由此，如图5所示，由于Cu晶种膜109和Cu电镀膜110的交界消失，形成两者一体化的Cu膜111。另外，通过该退火处理，在Cu膜111的结晶成长结束的同时，例如也可以提高由TaN构成的阻挡膜108的结晶性。其结果，在该退火处理后进行的CMP工序中，由于可以更容易地削去阻挡膜108，所以可以降低CMP工序中的扭矩。
但是，该退火处理，由于以较高的温度长时间进行，所以，如图5所示，随着Cu膜111的结晶的成长，Cu膜中存在的缺陷，在相对于结晶成长的周边的阻碍少的Cu膜111的表面上聚集。其结果，在Cu膜111的表面形成表面裂痕112或龟裂113。
接着，如图6所示，例如利用CMP法除去从布线槽106b和107露出(即位于比FSG膜105的上面还向上的位置)的阻挡膜108并使布线槽106b和107外侧的FSG膜105露出。此时，适当地设定研磨布线盘的旋转速度、压力和浆料的成分等，使Cu膜111的表面上产生的表面裂痕112或龟裂113也能够以与阻挡膜108相同的速度除去。具体地说，作为浆料例如可以使用含有硅类的固形成分(5质量％浓度)并且以过氧化氢水作为氧化剂的中性浆料(但是，固形成分或中性成分的材料与Cu膜用浆料不同)，研磨时的旋转次数和压力分别设定为例如761mm/sec和13.7kPa。由此可以在研磨阻挡膜108时一起除去在Cu膜111表面上形成的表面表面裂痕112或龟裂113。即，可以获得平整并且没有表面缺陷的Cu膜111。
最后，为防止Cu膜111的表面的氧化，如图7所示，例如通过CVD法，在FSG膜105和Cu膜111的上面形成SiN膜114。此时，在阻挡膜108的研磨工序(参照图6)中，由于Cu膜111的表面缺陷被除去，所以，能够与Cu膜111密接性良好地沉积SiN膜114。通过以上的工序，形成具有下部布线层102和由埋入布线槽106b和107中的Cu膜111构成的上部布线层的多层布线结构。这里所述的该上部布线层和下部布线层102，通过由在贯穿孔106a中埋入的Cu膜111构成的针形接头(plug)连接。另外，通过反复进行和以上所述相同的工序(参照图1～图7)，可以制造具有所需层数的多层布线结构的半导体装置的电子器件。
如以上所述，根据实施例1，依次沉积阻挡膜108、Cu晶种膜109和Cu电镀膜110，以便使设置于绝缘膜中的贯穿孔106a、布线槽106b和107埋入。之后，在除去从布线槽106b和107露出的Cu膜109和Cu电镀膜110后，进行退火处理，形成由残存的Cu膜109和110构成的Cu膜111。即，由于在退火处理前，部分除去Cu膜并对残存的Cu膜进行退火处理，所以，在退火处理后的除去工序中，可以确保Cu膜的硬度，以便能够进行比较均匀的Cu膜的除去(在本实施方式中是残存的Cu膜表面部的除去)。另外，在退火处理后，由于除去从布线槽106b和107露出的Cu膜109和阻挡膜108，所以，退火处理过程中，可以与阻挡膜108一起同时除去在Cu膜111表面上产生的表面裂痕112或龟裂113。其结果，由于不产生构成Cu膜111的Cu原子表面扩散的路径，所以可以防止布线结构的电迁移耐性的恶化，由此可以以高的成品率制造具有高可靠性的布线结构的半导体装置等的电子器件。
另外，根据实施例1，可以通过退火处理后的阻挡膜108的CMP工序一次性除去在Cu膜111上产生的表面裂痕112等的表面缺陷。换言之，由于不进行热处理条件的特别调整而能够除去表面缺陷，所以，不需要增加工序数就能够形成可靠性高的布线结构。
另外，若根据实施方式1，例如在退火处理前的CMP工序中，在利用适合Cu膜研磨的条件，同时在退火处理后的CMP工序中，利用适合阻挡膜的研磨条件等，由于在各CMP工序中能够根据被研磨膜而利用适宜的条件，所以，就不容易引起研磨不充分或者研磨过剩。其结果，可以进行精度更好地研磨，同时由于能够使研磨时必要的余裕(margin)变小，所以能够进行有余裕的工序设计。
另外，随着贯穿孔或布线槽等的涉及尺寸变小，由于作为布线的Cu膜变得含有很多的缺陷，所以作为Cu膜埋入对象的布线槽或孔的宽度一旦与0.25μm等同或比0.25μm还小，则实施例1的所述效果发挥得更显著。但是，考虑电镀法等埋入能力的限制时，作为埋入对象的凹部的宽度优选在0.05μm以上。
另外，在实施例1中，作为布线用导电膜使用Cu膜，但是即使使用Al膜或Ag膜或含有Cu、Al或Ag的合金膜来代替Cu膜也能够得到同样的效果。另外，阻挡膜的种类不限定，例如可以使用TaN阻挡膜或TaN阻挡膜。
另外，在实施例1中，对于铜膜的退火处理，优选在200℃以上并且低于500℃的温度下进行。由此，由于能够使布线槽等的内部的Cu膜的结晶充分地成长并使Cu膜致密化，所以在布线结构形成后进行的热处理中，由于可以防止在该Cu膜中进一步引起结晶的成长，所以可以防止该Cu膜的收缩和由此引起的表面裂痕等的发生。
比较例
以下参照附图对比较例的电子器件的制造方法进行说明。本比较例特征(即与实施例1不同的)在于，在作为布线的铜(Cu)膜的CMP工序前对Cu膜进行退火处理。
图8是表示比较例的电子器件的制造方法的各工序的剖面图。
如图8所示，在埋入下部布线层102的绝缘膜101上依次形成SiN膜103、SiO2膜104以及FSG膜105。在SiN膜103、SiO2膜104以及FSG膜105上设置凹部106和布线槽107。凹部106，由在SiN膜103和在SiO2膜104上形成并且到达下部布线层102的贯穿孔106a、在FSG膜105上形成并且和贯穿孔106a连接的布线槽106b构成。布线槽107和布线槽106b相同也在FSG膜105上形成。在FSG膜105上使凹部106和布线槽107埋入至中途为止地形成阻挡膜108的同时，在阻挡膜108上使凹部106和布线槽107完全埋入地形成Cu膜(上部布线层用导电膜)111。
在本比较例中，在“CMP工序前”进行“退火”。即在进行除去从凹部106和布线槽107露出的铜膜111的CMP工序前进行退火。但是，在比较例中，一旦对于铜膜111进行退火，如图8所示，存在在作为金属布线层的铜膜部分上产生空洞121的问题。
产生空洞121的原因可以作如下考虑。即，在“CMP工序前”进行“退火”的比较例中，以铜膜111的体积大的状态，在CMP工序前以250～400℃的比较高的温度进行退火。由此，在退后铜膜111中含有的缺陷(例如沿着晶间存在的原子水平的空穴)聚集在贯穿孔106a中，同时在不能完全除去这些欠缺的情况下直接完成了铜膜111的结晶生长。由此，图8所示，在宽度比较窄的地方产生如贯通孔式的空洞121。其结果，由于布线电阻升高，半导体装置的成品率下降，同时半导体装置的可靠性降低。这种现象在布线槽或贯通孔等的凹部宽度在0.25μm以下时更加显著。
另外，在比较例中，为了防止空洞的产生，在低温下(例如150℃左右)进行退火处理时，如图9所示，产生别的问题。即，此时，在退火处理后，通过CMP法除去从布线槽106b和107露出的Cu膜111，如图9所示，可以无空洞地形成由Cu膜111构成的上部布线层。另外，在此时在Cu膜111的表面上不存在裂痕等的缺陷。但是，由于在低温下进行Cu膜111的退火处理，所以此时Cu膜111的结晶成长和从Cu膜111中除去缺陷都不充分。其结果，在上部布线层形成后或保护上部布线层的SiN膜114形成后进行的热处理中，在已经平整化的Cu膜111的表面上聚集该膜中的缺陷的同时，由于在Cu膜111上产生不均匀的收缩，所以如图9所示，产生表面裂痕122或龟裂123。
实施例2
以下参照附图对本发明的实施例2的电子器件的制造方法进行说明。本实施例的特征在于，分两次进行作为布线的Cu膜的CMP(Cu-CMP)工序，同时，在各Cu-CMP工序之间对Cu膜进行退火处理。
图10(a)～(d)是表示实施例2的电子器件的制造方法的各工序的剖面图。
首先，和实施例1(参照图1～3)相同，如图10(a)所示，例如在沉积于半导体基板(图示省略)上的绝缘膜101内部形成下部布线层102后，对埋入下部布线层102的绝缘膜101的表面进行平整化。然后分别在平整化的绝缘膜101和下部布线层102上，例如通过CVD法依次沉积SiN膜103、SiO2膜104以及FSG膜105。接着，利用石印法和干腐蚀法在SiN膜103、SiO2膜104以及FSG膜105内部形成凹部106和布线槽107。凹部106，由在SiN膜103和在SiO2膜104上形成并且到达下部布线层102的贯穿孔106a、在FSG膜105上形成并且和贯穿孔106a连接的布线槽106b构成。即，凹部106具有重波花纹结构。另外，布线槽107和布线槽106b相同也在FSG膜105上形成。之后，例如通过PVD法在FSG膜105的表面、凹部106和布线槽107的壁面及底面上使凹部106和布线槽107埋入至中途为止地沉积阻挡膜108和Cu晶种膜109。接着例如通过电镀法在整个Cu晶种膜109上使凹部106和布线槽107完全埋入地沉积Cu电镀膜110。
之后，如图10(b)所示，例如利用CMP法除去从布线槽106b和107露出(即位于比阻挡膜108的上面还向上的位置)的Cu电镀膜110。此时，作为浆料例如可以使用含有硅类的固形成分(5质量％浓度)并且以过氧化氢水作为氧化剂的中性浆料，研磨时的旋转次数和压力分别设定为例如1015mm/sec和17.7kPa。
接着，对于Cu晶种膜109和残存的Cu电镀膜110进行退火处理。此时将退火温度例如设定在400℃，在该温度状态下将退火时间设定为120分钟。由此，如图10(c)所示，由于Cu晶种膜109和Cu电镀膜110的交界消失，形成两者一体化的Cu膜111。另外，通过该退火处理，在Cu膜111的结晶成长结束。
接着，如图10(d)所示，例如利用CMP法除去从布线槽106b和107露出(即位于比FSG膜105的上面还向上的位置)的Cu膜111和阻挡膜108并使FSG膜105露出，同时将FSG膜105的表面进行平整化。此时，具体地CMP条件如下。在Cu膜111的CMP中，作为浆料例如可以使用含有硅类的固形成分(5质量％浓度)并且以过氧化氢水作为氧化剂的中性浆料，研磨时的旋转次数和压力分别设定为例如1015mm/sec和17.7kPa。另外，在阻挡膜108的CMP中，作为浆料例如可以使用含有硅类的固形成分(5质量％浓度)并且以过氧化氢水作为氧化剂的中性浆料(但是，固形成分或中性成分的材料与Cu膜用浆料不同)，研磨时的旋转次数和压力分别设定为例如761mm/sec和13.7kPa。
最后，与实施例1(参照图7)相同，为防止Cu膜111的表面的氧化，例如通过CVD法，在FSG膜105和Cu膜111的上面形成SiN膜114。
如以上所述，根据实施例2，依次沉积阻挡膜108、Cu晶种膜109和Cu电镀膜110，以便使设置于绝缘膜中的贯穿孔106a、布线槽106b和107埋入。之后，在部分除去从布线槽106b和107露出的Cu膜110后，进行退火处理，形成由Cu膜109和残存的Cu膜110构成的Cu膜111。即，由于在退火处理前，部分除去Cu膜并对残存的Cu膜进行退火处理，所以，在退火处理后的除去工序中，可以确保Cu膜的硬度，以便能够进行比较均匀的Cu膜的除去。另外，在退火处理后，由于除去从布线槽106b和107露出的Cu膜111和阻挡膜108，所以，在退火处理过程中，即使在Cu膜111表面上产生表面裂痕等的表面缺陷时，也可以与Cu膜111一起同时除去。其结果，由于不产生构成Cu膜111的Cu原子表面扩散的路径，所以可以防止布线结构的电迁移耐性的恶化，由此可以以高的成品率制造具有高可靠性的布线结构的半导体装置等的电子器件。
另外，根据实施例2，即使在Cu膜111表面上产生表面裂痕等的表面缺陷时，可以通过退火处理后的CMP工序一次性除去。换言之，由于不进行热处理条件的特别调整而能够除去表面缺陷，所以，不需要增加工序数就能够形成可靠性高的布线结构。
另外，根据实施方式2，即使在由于Cu膜的膜质引起的表面裂痕或龟裂变大时，由于在退火处理后的CMP工序中的Cu膜的除去量被设定很大，所以，能够进一步对Cu膜的表面进行平整化。
另外，随着贯穿孔或布线槽等的涉及尺寸变小，由于作为布线的Cu膜变得含有很多的缺陷，所以作为Cu膜埋入对象的布线槽或孔的宽度一旦与0.25μm等同或比0.25μm还小，则比所述本实施例的效果发挥得更显著。但是，考虑电镀法等埋入能力的限制时，作为埋入对象的凹部的宽度优选在0.05μm以上。
另外，在实施例2中，作为布线用导电膜使用Cu膜，但是即使使用Al膜或Ag膜或含有Cu、Al或Ag的合金膜来代替Cu膜也能够得到同样的效果。另外，阻挡膜的种类不限定，例如可以使用TaN阻挡膜或TaN阻挡膜。
另外，在实施例2中，对于铜膜的退火处理，优选在200℃以上并且低于500℃的温度下进行。由此，由于能够使布线槽等的内部的Cu膜的结晶充分地成长并使Cu膜致密化，所以在布线结构形成后进行的热处理中，由于可以防止在该Cu膜中进一步引起结晶的成长，所以可以防止该Cu膜的收缩和由此引起的表面裂痕等的发生。
实施例3
以下参照附图对本发明的实施例3的电子器件的制造方法进行说明。本实施例的特征在于，在分别对于作为布线的Cu膜和阻挡膜的CMP工序后，对Cu膜进行退火处理，之后，再进行1次至少能够削去Cu膜的CMP工序。
图11(a)～(d)是表示实施例3的电子器件的制造方法的各工序的剖面图。
首先，和实施例1(参照图1～3)相同，如图11(a)所示，例如在沉积于半导体基板(图示省略)上的绝缘膜101内部形成下部布线层102后，对埋入下部布线层102的绝缘膜101的表面进行平整化。然后，分别在平整化的绝缘膜101和下部布线层102上，例如通过CVD法依次沉积SiN膜103、SiO2膜104以及FSG膜105。接着，利用石印法和干腐蚀法在SiN膜103、SiO2膜104以及FSG膜105内部形成凹部106和布线槽107。凹部106，由在SiN膜103和在SiO2膜104上形成并且到达下部布线层102的贯穿孔106a、在FSG膜105上形成并且和贯穿孔106a连接的布线槽106b构成。即，凹部106具有重波花纹结构。另外，布线槽107和布线槽106b相同也在FSG膜105上形成。之后，例如通过PVD法在FSG膜105的表面、凹部106和布线槽107的壁面及底面上使凹部106和布线槽107埋入至中途为止地沉积阻挡膜108和Cu晶种膜109。接着例如通过电镀法在整个Cu晶种膜109上使凹部106和布线槽107完全埋入地沉积Cu电镀膜110。
接着，如图11(b)所示，例如利用CMP法除去从布线槽106b和107露出(即位于比FSG膜105的上面还向上的位置)的Cu晶种膜109、Cu电镀膜110和阻挡膜108并使FSG膜105的表面露出，同时将FSG膜105的表面进行平整化。此时，具体的CMP条件如下。在Cu膜109和110的CMP中，作为浆料例如可以使用含有硅类的固形成分(5质量％浓度)并且以过氧化氢水作为氧化剂的中性浆料，研磨时的旋转次数和压力分别设定为例如1015mm/sec和17.7kPa。另外，在阻挡膜108的CMP中，作为浆料例如可以使用含有硅类的固形成分(5质量％浓度)并且以过氧化氢水作为氧化剂的中性浆料(但是，固形成分或中性成分的材料与Cu膜用浆料不同)，研磨时的旋转次数和压力分别设定为例如761mm/sec和13.7kPa。
接着，对于残存的Cu晶种膜109和Cu电镀膜110进行退火处理。此时将退火温度例如设定在400℃，在该温度状态下将退火时间设定为120分钟。由此，如图11(c)所示，由于Cu晶种膜109和Cu电镀膜110的交界消失，形成两者一体化的Cu膜111。另外，通过该退火处理，在Cu膜111的结晶成长结束。
但是，该退火处理，由于以较高的温度长时间进行，所以，如图11(c)所示，随着Cu膜111的结晶的成长，Cu膜111中存在的缺陷，在相对于结晶成长的周边的阻碍少的Cu膜111的表面上聚集。其结果，在Cu膜111的表面形成表面裂痕112或龟裂113。
接着，如图11(d)所示，例如利用CMP法与Cu膜111的表面一起除去表面裂痕112或龟裂113。此时，CMP的条件，只要是至少能够削去Cu膜的条件，就没有特别限制。具体地说，例如可以使用图11(b)所示的CMP工序中的Cu膜109和110的CMP条件或阻挡膜108的CMP条件等。
另外，在除去Cu膜111的表面的工序中，除适合Cu膜除去的条件和适合阻挡膜除去的条件之外，例如即使利用适合氧化膜等绝缘膜的除去的条件，也可以获得使Cu膜111的表面平整化的效果，具体地说，通过利用适合氧化膜除去的条件的CMP，在除去作为布线的Cu膜111周围的绝缘膜(在本实施方式中为FSG膜105)时，由于在Cu膜111中也施加强的力，所以在除去FSG膜105的同时，也能够对Cu膜111表面进行平整化。
如以上所述，根据实施例3，依次沉积阻挡膜108、Cu晶种膜109和Cu电镀膜110，以便使设置于绝缘膜中的贯穿孔106a、布线槽106b和107埋入。之后，在除去从布线槽106b和107露出的Cu膜109和110后，进行退火处理，形成由残存的Cu膜109和110构成的Cu膜111。即，由于在退火处理前除去部分Cu膜并对残存的Cu膜进行退火处理，所以可以确保Cu膜的硬度，以便在退火处理后的各除去工序中，能够进行比较均匀的Cu膜的除去(在本实施方式中是除去残存的Cu膜的表面部)。另外，在退火处理后，由于除去Cu膜111的表面部，所以，在退火处理过程中，可以除去在Cu膜111表面上产生的表面裂痕112或龟裂113。其结果，由于不产生构成Cu膜111的Cu原子表面扩散的路径，所以可以防止布线结构的电迁移耐性的恶化，由此可以以高的成品率制造具有高可靠性的布线结构的半导体装置等的电子器件。
另外，根据实施例3，可以通过退火处理后的CMP工序一次性除去在Cu膜111表面上产生的表面裂痕112等的表面缺陷。换言之，由于不进行热处理条件的特别调整而能够除去表面缺陷，所以，不需要增加工序数就能够形成可靠性高的布线结构。
另外，随着贯穿孔或布线槽等的涉及尺寸变小，由于作为布线的Cu膜变得含有很多的缺陷，所以作为Cu膜埋入对象的布线槽或孔的宽度一旦与0.25μm等同或比0.25μm还小，则比本实施例的所述效果发挥得更显著。但是，考虑电镀法等埋入能力的限制时，作为埋入对象的凹部的宽度优选在0.05μm以上。
另外，在实施例3中，作为布线用导电膜使用Cu膜，但是即使使用Al膜或Ag膜或含有Cu、Al或Ag的合金膜来代替Cu膜也能够得到同样的效果。另外，阻挡膜的种类不限定，例如可以使用TaN阻挡膜或TaN阻挡膜。
另外，在实施例3中，对于铜膜的退火处理，优选在200℃以上并且低于500℃的温度下进行。由此，由于能够使布线槽等的内部的Cu膜的结晶充分地成长并使Cu膜致密化，所以在布线结构形成后进行的热处理中，由于可以防止在该Cu膜中进一步引起结晶的成长，所以可以防止该Cu膜的收缩和由此引起的表面裂痕等的发生。
实施例4
参照附图对本发明的实施例4的电子器件的制造方法进行说明。本实施例的特征在于，根据作为布线槽等凹部的宽度选择性地设定用于布线槽结构形成的CMP工序的实施时间和次数。本实施例中含有这种特征的理由如下所述。
即，在多层布线结构中，一般越是下层布线布线宽度越窄，另一方面在上层布线中多存在比较宽的布线。所以，在通过将导电膜埋入布线槽等中进行布线形成时，越是布线槽等的窄的下层布线越容易产生空洞等不合适的情况。另外，由于在各上层布线的形成时进行退火处理，所以对于下层布线，通过在其形成后进行多次退火处理，其每次热负荷都附加给下层布线。即，由于越位于下层的布线附加热负荷的次数越增加，所以由于其影响，越容易使布线用导电膜变化并使不适情况产生的比率增大。考虑以上的状况，在本实施例中，在布线槽等窄的布线或位于下层的布线的形成中，与实施例1相同，在作为布线的Cu膜的CMP工序和阻挡膜的工序之间，对Cu膜进行退火处理。与此相反，在位于布线槽等的宽的布线或位于上层的布线的形成中，重视工序简单化，仅在“退火前”进行“CMP工序”。
以下以形成埋入铜布线的多层结构的情况为例，参照图12所示的流程图进行具体说明。
首先，在步骤S10中，判断形成对象的布线宽度(即布线槽的宽度或贯穿孔或接触孔的直径)是否在0.25μm以下。
在布线宽度为0.25μm以下时，通过利用与实施例1相同的方法(参照图1～图7)，即通过在Cu膜的CMP工序和阻挡膜的CMP工序之间进行退火处理，形成布线。
具体地说，在步骤S101中，在基板上例如沉积SiO2膜后，在步骤S102中，在SiO2膜上例如沉积FSG膜，之后，在步骤S103中在两膜中形成孔。
然后，在步骤S104中，在FSG膜上形成与孔连接的布线槽，之后，在步骤S105或S106中，在整个FSG膜表面上依次沉积阻挡膜和Cu晶种膜，由此将孔埋入至中途为止。接着在步骤S107中，在Cu晶种膜上沉积Cu电镀膜，由此完全埋入孔及布线槽。
接着，在步骤S108(Cu-CMP)中，利用CMP法除去从布线槽露出的Cu电镀膜和Cu晶种膜，同时，使从布线槽露出的阻挡膜露出。然后，在步骤S109中，对残存的各Cu膜进行退火处理。由此Cu晶种膜和Cu电镀膜一体化，同时该一体化Cu膜结晶化结束。即，作为布线的Cu膜致密化。
接着，在步骤S110(势垒CMP)中，利用CMP法除去从布线槽露出的阻挡膜，由此在FSG膜中形成埋入Cu布线的同时，对FSG膜进行平整化。然后，在步骤S111中，在Cu布线埋入并且被平整化的FSG膜上沉积SiN膜，由此，可以防止Cu布线的氧化。
另外，若孔的直径或布线槽的宽度在0.25μm以下时，换言之，在布线图形为微细的情况时，在退火处理(步骤S109)中，Cu膜中含有的缺陷在该Cu膜的表面聚集，其结果，以产生表面裂痕或龟裂的状态Cu膜的结晶成长结束。与此相反，在本实施例中，在退火处理后，作为第二次的CMP工序，通过进行阻挡膜的CMP工序(步骤S110)，可以与阻挡膜一起除去Cu膜表面产生的表面裂痕或龟裂。
另一方面，在步骤S10中，在判断形成对象的布线的宽度比0.25μm大时，例如在退火处理前，通过进行Cu-CMP工序和阻挡膜CMP工序(通过连续除去Cu电镀膜、Cu晶种膜和阻挡膜)形成布线图形。换言之，在孔的直径或者布线槽的宽度比0.25μm大时，在布线结构的形成中，设定为不进行退火处理后的CMP工序。
具体地说，在步骤S201～S207中，与步骤S101～S107相同，在基板上例如依次沉积SiO2膜和FSG膜后，在两膜中形成孔，之后，在FSG膜中形成与孔连接的布线槽。接着，在使孔和布线槽能够埋入至中途为止地在整个FSG膜表面上依次沉积阻挡膜和Cu晶种膜后，使孔和布线槽完全埋入地在Cu晶种膜上沉积Cu电镀膜。
接着，在步骤S208中和S209(CMP工序)中，利用CMP法依次除去从布线槽露出的Cu电镀膜、Cu晶种膜和阻挡膜，由此在FSG膜中形成埋入Cu布线的同时，使FSG膜平整化。之后，在步骤S210中，对残存的Cu膜进行退火处理。由此，在使Cu晶种膜和Cu电镀膜一体化的同时，使一体化的整个Cu膜的结晶化结束。即，作为布线的Cu膜致密化。之后在步骤S211中在Cu布线埋入并且平整化的FSG膜上沉积SiN膜。由此可以防止Cu布线的氧化。
另外，若孔的直径或布线槽的宽度一旦大于0.25μm时，即，布线槽宽度一旦变大，能够放出布线用导电膜(Cu膜)中的缺陷的面也变大。所以，仅因为布线宽度变大，Cu膜中含有的缺陷量变多，另一方面，由于布线表面的面积也变大，所以使放出Cu膜中的缺陷也变得容易。其结果，即使以高的温度进行退火处理(步骤S210)，由于在作为布线的整个Cu膜的结晶成长结束前，Cu膜中的缺陷放出，所以，在Cu膜即布线中几乎不产生表面裂痕或龟裂。即，若孔的直径或布线槽的宽度比0.25μm大时，在退火处理后，不必进行用于除去表面缺陷的第二次的CMP工序。
在步骤S101～S111或步骤S201～S211的处理结束后，在步骤S20中，判断整个布线层形成是否结束。在存在未形成的布线层时，返回步骤S10中。在整个布线层形成结束时，前进至步骤S30，在最上层的布线层上形成布线盘的同时，进行加工的热处理。
如以上所述，根据实施例4，例如在具有0.25μm以下的宽度比较窄的凹部中形成布线时，由于使用实施例1的方法，所以可以获得与实施例1相同的效果。另一方面，例如在具有0.25μm以上的宽度比较宽的凹部中形成布线时，考虑容易从具有较大宽度的凹部内的导电膜放出缺陷，所以仅在“退火前”进行“CMP工序”。由此，能够在抑制工序复杂化的同时，实现没有空洞或表面裂痕的布线结构。
即，根据实施例4，根据布线宽度，通过选择地设定用于形成布线结构的CMP工序的实施时间和次数，可以不增加必要以上的工序数并且能够形成所需的布线结构。
另外，在实施例4中，在具有较大宽度的凹部中形成布线时，仅在“退火前”进行“CMP工序”，但是也可以取代之，仅在“退火后”进行“CMP工序”。
另外，在实施例4中，作为布线用导电膜使用Cu膜，但是即使使用Al膜或Ag膜或含有Cu、Al或Ag的合金膜来代替Cu膜也能够得到同样的效果。另外，阻挡膜的种类不限定，例如可以使用TaN阻挡膜或TaN阻挡膜。
在实施例4中，在布线槽等窄的布线或位于下层的布线的形成中，可以用实施例1，取而代之，也可以用实施例1或实施例2。
根据本发明，在使设置于绝缘膜上的凹部埋入地沉积导电膜后，对该导电膜进行热处理，同时，在热处理前后，分别除去部分导电膜。即，在热处理前部分除去导电膜使导电膜的体积降低后，由于对于残存的导电膜进行热处理，所以能够使该导电膜充分地结晶化。另外，由于在热处理后也进行部分除去导电膜，所以可以除去在热处理时在导电膜中产生的表面裂痕或龟裂等。其结果，由于不产生构成导电膜的原子表面扩散的路径，所以可以防止布线结构的电迁移耐性的恶化，所以可以以高的成品率制造可靠性高的半导体装置的电子器件。

Claims (14)

1.一种布线结构的形成方法，其特征在于，包括：在绝缘膜上形成凹部的工序；在所述绝缘膜上使所述凹部埋入地沉积导电膜的工序；对于所述导电膜进行热处理的工序；在进行所述热处理前和后除去部分所述导电膜的工序。
2.根据权利要求1所述的布线结构的形成方法，其特征在于，在沉积所述导电膜的工序前，还包括在所述绝缘膜上使所述凹部埋入中途为止地沉积阻挡膜的工序；在进行所述热处理的工序前部分除去所述导电膜的工序，包括除去所述凹部外侧的所述导电膜并由此使所述凹部外侧的所述阻挡膜露出的工序；在进行所述热处理的工序后部分除去导电膜的工序，包括除去所述凹部外侧的所述阻挡膜和残存的所述导电膜的表面部的工序。
3.根据权利要求2所述的布线结构的形成方法，其特征在于，所述导电膜，由铜或含铜合金构成，所述阻挡膜由Ta或TaN构成。
4.根据权利要求1所述的布线结构的形成方法，其特征在于，在沉积所述导电膜的工序前，还包括在所述绝缘膜上使所述凹部埋入中途为止地沉积阻挡膜的工序；在进行所述热处理的工序前部分除去所述导电膜的工序，包括部分除去所述凹部外侧的所述导电膜的工序；在进行所述热处理的工序后部分除去导电膜的工序，包括除去所述凹部外侧残存的所述导电膜和所述凹部外侧的所述阻挡膜的工序。
5.根据权利要求4所述的布线结构的形成方法，其特征在于，所述导电膜，由铜或含铜合金构成，所述阻挡膜由Ta或TaN构成。
6.根据权利要求1所述的布线结构的形成方法，其特征在于，在沉积所述导电膜的工序前，还包括在所述绝缘膜上使所述凹部埋入中途为止地沉积阻挡膜的工序；在进行所述热处理的工序前部分除去所述导电膜的工序，包括除去所述凹部外侧的所述导电膜和所述凹部外侧的所述阻挡膜的工序；在进行所述热处理的工序后部分除去导电膜的工序，包括除去残存的所述导电膜的表面部的工序。
7.根据权利要求6所述的布线结构的形成方法，其特征在于，所述导电膜，由铜或含铜合金构成，所述阻挡膜由Ta或TaN构成。
8.根据权利要求1所述的布线结构的形成方法，其特征在于，所述凹部，由贯穿孔和在所述贯穿孔上形成并与所述贯穿孔连接的布线槽构成。
9.根据权利要求1所述的布线结构的形成方法，其特征在于，所述热处理以200℃以上并且低于500℃的温度进行。
10.根据权利要求1所述的布线结构的形成方法，其特征在于，所述凹部的宽度在0.25μm以下。
11.根据权利要求1所述的布线结构的形成方法，其特征在于，所述导电膜由铜或含铜合金构成。
12.根据权利要求1所述的布线结构的形成方法，其特征在于，在除去所述所述导电膜的工序中使用化学机械研磨法。
13.一种电子器件的制造方法，是具有第1布线结构和第2布线结构的电子器件的制造方法，其特征在于，所述第1布线结构的形成方法，包括：在第1绝缘膜上形成第1凹部的工序；在所述第1绝缘膜上使所述第1凹部埋入地沉积第1导电膜的工序；对于所述第1导电膜进行热处理的工序；在进行所述热处理的前和后部分除去所述第1导电膜的工序，
第2布线结构的形成方法，包括：在第2绝缘膜上形成第2凹部的工序；在所述第2绝缘膜上使所述第2凹部埋入地沉积第2导电膜的工序；对于所述第2导电膜进行热处理的工序；除去所述第2凹部外侧的所述第2导电膜的工序，
而，所述第2凹部的宽度比所述第1凹部的宽度大。
14.根据权利要求13所述的电子器件的制造方法，其特征在于，所述第1凹部的宽度在0.25μm以下，所述第2凹部的宽度比0.25μm大。
CN03138233.9A 2002-06-13 2003-05-29 布线结构的形成方法 Expired - Fee Related CN1248304C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002172310 2002-06-13
JP2002172310 2002-06-13

Publications (2)

Publication Number Publication Date
CN1467820A true CN1467820A (zh) 2004-01-14
CN1248304C CN1248304C (zh) 2006-03-29

Family

ID=29727859

Family Applications (1)

Application Number Title Priority Date Filing Date
CN03138233.9A Expired - Fee Related CN1248304C (zh) 2002-06-13 2003-05-29 布线结构的形成方法

Country Status (2)

Country Link
US (1) US6777332B2 (zh)
CN (1) CN1248304C (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101213076B (zh) * 2005-05-31 2011-08-24 德州仪器公司 具有减少的界面空洞的用于铜金属化的焊接点
CN102339786A (zh) * 2010-07-16 2012-02-01 中芯国际集成电路制造(上海)有限公司 处理沟槽内铜电镀层的方法
CN104143527A (zh) * 2013-05-09 2014-11-12 中芯国际集成电路制造(上海)有限公司 一种导电插塞和tsv的形成方法
CN106571346A (zh) * 2015-10-13 2017-04-19 台湾积体电路制造股份有限公司 用于芯片封装件的结构和形成方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1462069A (zh) * 2002-05-31 2003-12-17 松下电器产业株式会社 布线结构的形成方法
US7485968B2 (en) * 2005-08-11 2009-02-03 Ziptronix, Inc. 3D IC method and device
JP6013901B2 (ja) * 2012-12-20 2016-10-25 東京エレクトロン株式会社 Ｃｕ配線の形成方法
JP6257217B2 (ja) 2013-08-22 2018-01-10 東京エレクトロン株式会社 Ｃｕ配線構造の形成方法
US9953941B2 (en) 2015-08-25 2018-04-24 Invensas Bonding Technologies, Inc. Conductive barrier direct hybrid bonding

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6188120B1 (en) * 1997-02-24 2001-02-13 International Business Machines Corporation Method and materials for through-mask electroplating and selective base removal
JP3500564B2 (ja) 1997-12-19 2004-02-23 富士通株式会社 半導体装置の製造方法
US6218302B1 (en) * 1998-07-21 2001-04-17 Motorola Inc. Method for forming a semiconductor device

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101213076B (zh) * 2005-05-31 2011-08-24 德州仪器公司 具有减少的界面空洞的用于铜金属化的焊接点
CN102339786A (zh) * 2010-07-16 2012-02-01 中芯国际集成电路制造(上海)有限公司 处理沟槽内铜电镀层的方法
CN104143527A (zh) * 2013-05-09 2014-11-12 中芯国际集成电路制造(上海)有限公司 一种导电插塞和tsv的形成方法
CN106571346A (zh) * 2015-10-13 2017-04-19 台湾积体电路制造股份有限公司 用于芯片封装件的结构和形成方法
CN106571346B (zh) * 2015-10-13 2019-09-13 台湾积体电路制造股份有限公司 用于芯片封装件的结构和形成方法

Also Published As

Publication number Publication date
US20030232498A1 (en) 2003-12-18
US6777332B2 (en) 2004-08-17
CN1248304C (zh) 2006-03-29

Similar Documents

Publication Publication Date Title
CN1260789C (zh) 电路板,半导体装置制造方法,及电镀系统
CN1139122C (zh) 半导体器件及其制造方法
CN1132239C (zh) 制造半导体器件的方法
CN1674251A (zh) 半导体器件的制造方法及由此制造的半导体器件
CN100346468C (zh) 半导体器件及其制造方法
CN1428840A (zh) 半导体器件及其制造方法
CN1551295A (zh) 电子器件的制造方法
CN1815728A (zh) 半导体器件以及其制造方法
CN1685086A (zh) 电抛光和电镀方法
CN1738002A (zh) 半导体装置的制造方法
CN2793923Y (zh) 半导体元件
CN1967800A (zh) 半导体集成电路器件的制造方法
CN1722370A (zh) 半导体装置的制造方法
CN1248304C (zh) 布线结构的形成方法
CN1565047A (zh) 半导体器件的制造方法
CN1539165A (zh) 半导体装置及其制造方法
CN1049069C (zh) 半导体器件中多层互连的形成方法
CN1118095C (zh) 利用化学机械抛光工艺的半导体器件制造方法
CN1624916A (zh) 用于芯片上系统的电感器及其制造方法
CN1992200A (zh) 半导体装置的制造方法
CN1946265A (zh) 制作布线电路板的工艺
CN1612336A (zh) 半导体装置及其制造方法
CN1518093A (zh) 半导体器件及其制造方法
CN1314102C (zh) 半导体装置及其制造方法
CN1267969C (zh) 半导体装置及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20060329

Termination date: 20110529