CN1466149A - 集成电路存储器件电源电路和操作它们的方法 - Google Patents

Abstract

集成电路器件包括控制电路，用于响应控制信号，利用第一电源电压和/或第二电源电压，有选择地驱动集成电路器件的存储单元阵列和读出放大器的供电端。将第二电源电压与第一电源电压分离地传送给集成电路器件。该集成电路器件还可以包括由与第二电源电压分离的外部电源供电的内部电压生成电路，和第一电源电压可以是由内部电压生成电路生成的内部电压。该集成电路器件还可以包括由第二电源电压供电的数据输出电路。还提供了相应的方法。

Description

集成电路存储器件电源电路和操作它们的方法

本申请要求2002年6月26日提出的韩国专利申请第2002-35883号的优先权，特此引用，以供参考。

技术领域

本发明涉及半导体存储器件，尤其涉及其中含有电源电路的半导体存储器件。

背景技术

集成电路(半导体)器件不断得到发展，提高了它们的容量和速度，和/或降低了它们的功耗。内部存储单元阵列电源电压是通常从外部电源电压转换而来，以降低器件功耗的电压。当转换内部存储单元阵列电源电压时，器件的操作特性，譬如，位线读出放大器的性能，可能变差了。

提供转换电压内部电源的一种途径是提供向下变换器，向下变换器把外部电源电压从相对高的电平降低到基本恒定的电平，以便为集成电路器件，譬如，集成电路存储器件，生成内部电源电压。例如，在像动态随机存取存储器(DRAM)等那样的集成电路存储器件中，通常配备内部电压向下变换器，以便变换外部电源电压，把基本恒定的内部电源电压供应给内部电路，譬如，存储单元阵列。图1总体显示了附带向下变换器的存储器件的例子，其中向下变换器生成读出和放大与存储单元连接的位线的电位的内部电源电压。如图1所示，该电路包括生成基准电压VREFA的基准电压发生器10和单元阵列电压发生器21。单元阵列电压发生器21根据基准电压VREFA，将基准电压VREFA与单元阵列电压发生器21生成的单元阵列内部电压AIVC相比较。单元阵列电压发生器21的驱动级通常由电流镜像型差分放大器提供的基准电压比较电路和可能包括P型MOS(金属氧化物半导体)晶体管的驱动电路构成。

如图1所示，存储器件还含有分别通过第一电源线11和第一地线12提供给基准电压发生器10和单元阵列电压发生器21的第一电源电压VDD和第一地电压VSS。另外，通过第二电源线81和第二地线82分别把第二电源电压VDDQ和第二地电压VSSQ提供给输出缓冲器80和90。如图1所示，把基准电压发生器10和单元阵列电压发生器21配备成集成电路存储器件的外围电路(相对于存储单元阵列60和70)。

因此，图1所示的集成电路存储器件包括驱动存储单元阵列和读出放大器模块60和70、和输出缓冲器80和90的独立外部电压源。提供这样的独立电源可以提高来自器件的输出数据DOUT1和DOUT2的输出驱动功能，并且还可以降低或甚至消除由其它电源生成的噪声造成的一些电源之间的干扰。如图1所示，第一电源电压VDD用于向其电路生成单元阵列内部电压AIVC的基准电压发生器10和单元阵列电压发生器21供电。第二电源电压VDDQ用作输出缓冲器80和90的外部电源电压。第二电源电压VDDQ的电压电平可以与第一电源电压VDD的电压电平相同，也可以与它不同。

在线路L1上，通过驱动PMOS晶体管40和50把单元阵列内部电压AIVC施加在存储单元阵列和读出放大器60和70上。把从存储单元阵列和读出放大器60和70输出的单元数据提供给输出缓冲器80和90，并且作为输出数据DOUT1和DOUT2输出它们。但是，当根据第一电源电压VDD生成单元阵列内部电压AIVC，而第二电源电压VDDQ用于输出缓冲器80和90时，可能会出现各种问题。例如，当基准电压发生器10和单元阵列电压发生器21消耗的电量可能相对较高时，整个芯片的功耗可能不合乎要求地增加。当相关存储单元阵列和存储体的数量增加时，功耗一般也将增加。另外，由于生成用在位线读出中的电压AIVC的单元阵列电压发生器21中P型MOS晶体管的导通电阻特性，位线读出速度可以受到限制。当位线读出速度变慢时，有效恢复操作也可以变差，和各种存储性能参数，譬如，RAS(行地址选通)有效命令与CAS(列地址选通)有效命令延迟时间(tRCD)、RAS预充电时间(tRP)、和RAS有效时间(tRAS)可能受到影响，或存储器件的操作范围可能变窄了。

况且，当通常把第一电源电压VDD施加给外围电压生成电路时，和当通过VDD焊盘把内部电压AIVC施加给核心存储单元阵列时，单元阵列电源和外围电路电压不是相互孤立的。换句话说，当在单元阵列电源与外围电路电源之间不存在焊盘隔离区时，出现在单元阵列电源中的噪声也可能影响外围电压生成电路。如果外围电路受到噪声影响，集成电路存储器件的可靠性可能就变差了。

更具体地说，图1所示的第一和第二电源线11和81和第一和第二地线12和82通常由经过半导体加工处理的金属线制成，并且，金属线通过相应的焊盘与相应的焊盘上存储器件外面的插件相连接。因此，电源噪声可能来源于电源线和地线中的电感和电阻成分。这样的噪声一般可以分为电源电压噪声和地噪声，它们一般存在于恢复操作和/或数据输出操作期间。对于恢复操作，电源电压噪声可能来源于电压电平沿着位线B/L向电源电压VDD方向增加，和地噪声可能来源于沿着反向位线B/LB放电成地电压VSS。在数据输出操作的情况中，电源电压噪声可能由受输出数据驱动的外部负载电路引起的。因此，外部电阻可能造成电压下降，而电压下降不仅可能降低施加给外围电路的电压电平，而且可能降低施加给存储单元阵列和读出放大器模块60和70的电压电平。

另外，对于图1所示的传统集成电路存储器件，当驱动字线或启用读出放大器时，可能出现相对大的瞬态电流，这可能引起内部电源电压的电平下降。换句话说，这种在内部电压向下变换器的最后驱动级中的电流消耗可能对平均操作电流产生负面影响。因此，图1所示的电路可能存在不合乎要求的功耗电平和各种其它操作可靠性问题。

发明内容

根据本发明实施例的方法是为操作集成电路器件而提供的。集成电路器件的存储单元阵列和读出放大器的供电端是利用响应控制信号从第一电源电压和第二电源电压中选择的那一个驱动的。把第二电源电压与第一电源电压分离地传送到集成电路器件。尤其是，供电端可能是差分读出放大器的供电端。

在本发明的一些实施例中，第一电源电压是集成电路器件的内部电压生成电路生成的内部电压。内部电压生成电路由与第二电源电压分离的外部电源电压供电。集成电路的数据输出电路的电源也可以用第二电源电压驱动。第一电源电压的电平至少可以等于第二电源电压的电平。在各种实施例中，第一电源电压的电平约等于第二电源电压的电平。控制信号可以是外部控制信号，譬如，模式寄存器设置命令。

在本发明进一步的实施例中，提供了包括控制电路的集成电路器件，控制电路利用响应控制信号从第一电源电压和第二电源电压中选择的那一个驱动集成电路器件的存储单元阵列和读出放大器的供电端。把第二电源电压与第一电源电压分离地传送到集成电路器件。集成电路器件可以进一步包括由与第二电源电压分离的外部电源电压供电的内部电压生成电路，和第一电源电压是内部电压生成电路生成的内部电压。另外，集成电路器件可以包括由第二电源电压供电的数据输出电路。

在本发明的其它实施例中，集成电路器件包括将第二电源电压与供电端耦合的开关电路。开关电路可以是PMOS晶体管，和控制信号可以耦合到PMOS晶体管的栅极。内部电压生成电路也可以包括将内部电压与供电端耦合的开关电路。在本发明的特定实施例中，内部电压生成电路包括输出内部电压的驱动晶体管和内部电压生成电路的开关电路可以是将第一电源电压耦合到驱动晶体管的栅极的PMOS晶体管。

在本发明进一步的实施例中，提供了包括读出放大器的集成电路存储器件，其中，读出放大器含有与一对差分信号线电耦合的第一和第二输入端。存储单元阵列与读出放大器耦合。还提供了含有内部电压输出端的电压生成电路，其中，内部电压输出端有选择地与这对差分信号线之一耦合。电压生成电路由第一电源电压供电。第二电源电压有选择地与这对差分信号线之一耦合。把第二电源电压与外部电源电压分离地传送到集成电路存储器件。控制电路响应控制信号选择输出的内部电压或第二电源电压。

在本发明的其它实施例中，提供了在半导体存储器件中供应电源电压的方法。把与第一电源电压分离地从外部施加给半导体存储器件的第二电源电压施加给数据输出电路。把第二电源电压直接供应给存储单元阵列和读出放大器，作为操作存储单元阵列和读出放大器的单元阵列内部电压。可以通过开关把第二电源电压直接供应给存储单元阵列和读出放大器。可以通过读出放大器把单元阵列内部电压施加给与存储单元相连接的位线。

在本发明进一步的实施例中，提供了在半导体存储器件中供应单元阵列电源电压的电路。还提供了电源供应线，其中，电源供应线被构造成把与第一电源电压分离地从外部施加给半导体存储器件的第二电源电压直接供应给存储单元阵列和读出放大器电路，作为操作存储单元阵列和读出放大器的单元阵列内部电压。第一电源电压供半导体存储器件的核心和外围电路使用，和第二电源电压供半导体存储器件的数据输出电路使用。

附图说明

通过结合附图，对本发明进行如下详细描述，可以更容易地理解本发明的其它特征，在附图中：

图1是显示诸如DRAM之类的传统集成电路存储器件中的电源电路的示意性方块图；

图2是显示根据本发明一些实施例的电源电路的示意性方块图；

图3是显示根据本发明进一步实施例的电源电路的示意性方块图；

图4是显示图3所示的电源电路的实施例的电路图；

图5是显示根据本发明的实施例把电源电压施加给存储单元阵列的位线的电路图；和

图6是显示图3所示的输出缓冲电路的实施例的电路图。

具体实施方式

从现在开始，参照显示本发明优选实施例的附图，更详细地描述本发明。但是，本发明可以以许多不同形式具体化，不应该被理解为仅限于这里所陈述的实施例；而是，提供这些实施例是为了使本公开更透彻，更全面，和向本领域的普通技术人员更充分地传达本发明的范围。在附图中，相同标号自始至终表示相同的部件。信号线和上面的信号可能用相同的名称和字符表示。

图2是显示根据本发明一些实施例的、提供半导体存储器件的电源电压的电源电路的示意性方块图。在图2的电路中找不到包括图1所示的基准电压发生器10和单元阵列电压发生器21的单元阵列内容电压向下变换器。因此，把第二电源电压VDDQ施加给包括输出缓冲器80和90的数据输出电路，并且还同时供应它作为用于操作存储单元阵列和读出放大器模块60和70的单元阵列内部电压AIVC。应该明白，第二电源电压VDDQ与第一外供电源电压VDD分离地从外部供应给半导体存储器件。

可以把通过单元阵列内部电压供应线L1提供给存储单元阵列和读出放大器模块60和70的第二电源电压VDDQ的电压电平设置成等于施加给输出缓冲器80和90的第二电源电压VDDQ的电压电平。可以从第一电源电压VDDQ焊盘把第二电源电压VDDQ施加到单元阵列内部电压供应线L1上，而为把第二电源电压VDDQ施加到输出缓冲器80和90上提供不同的焊盘。可选地，可以将相同的焊盘用于把第二电源电压VDDQ提供给这两个电路。但是，由于半导体存储器件的典型引脚插件包括比VDD引脚多的VDDQ引脚，因此，如果通过两个不同的焊盘把第二电源电压VDDQ提供给输出缓冲器80和90和单元阵列内部电压供应线L1，那么，可以使电源噪声分离得到改善。对于图2所示的实施例，由于不包括基准电压发生器和单元阵列电压发生器，因此，可以提供功耗降低了的半导体存储器件。单元阵列电源中的电源噪声可能传递给半导体存储器件的外围电路电源的风险也可能降低了。不使用基准电压发生器和单元阵列电压发生器生成单元阵列内部电压地在半导体存储器件中提供单元阵列内部电压供应线L1也可以简化电路设计和便于小型化和电路集成。

图3是显示根据本发明进一步实施例的、提供集成电路存储器件的电源电压的电源电路的示意性方块图。图3所示的单元阵列电源电路被构造成通过有选择地利用外部电源电压的两个或更多个电源之一，供应单元阵列内部电压。包括基准电压发生器10和单元阵列电压发生器20的单元阵列内部电压生成电路接收可以用在集成电路存储器件的核心和外围电路两者之中的第一电源电压VDD。单元阵列内部电压生成电路生成操作存储单元阵列和读出放大器模块60和70的单元阵列内部电压AIVC，并且把内部电压AIVC输出到单元阵列内部电压供应线L1。但是，由于可以使用交流电源电压，因此，可以响应控制信号CON，有选择地操作图3所示的单元阵列内部电压生成电路，与开关30组合在一起，提供选择第一电源电压和第二电源电压之一来驱动线路L1的控制电路。

提供第二电源电压供应部分的开关30与单元阵列内部电压供应线L1相连接，有选择地将第二电源电压与L1耦合。如图3的实施例所示，开关30是响应耦合到它的栅极的操作控制信号CON启动的p沟道金属氧化物半导体(PMOS)晶体管。当被控制信号CON选择时，通过开关30直接供应第二电源电压VDDQ，作为单元阵列内部电压AIVC。因此，可以把可以与第一电源电压VDD分离地从外部施加给集成电路器件的交流电源电压VDDQ施加给存储单元阵列和读出放大器模块60和70。在图3所示的实施例中，第二电源电压VDDQ还被显示成用于对数据输出电路80和90供电。

因此，可能有选择地使用外部电源电压的数个电源的一个或更多个，可以有利地为图3所示的实施例供应单元阵列内部电压。外部控制信号可以供选择用。其结果是，可以降低集成电路器件中的功耗和/或交叉电路电源噪声，和可以提高器件的操作可靠性。在本发明的各种实施例中，可以把第一电源电压VDD和第二电源电压VDDQ分别配备成2.5V/2.5V、2.5V/1.8V、1.8V/1.8V。因此，在这样的实施例中，第一电源电压VDD的电压电平可以至少于第二电源电压VDDQ的电压电平。这样，可以把单元阵列外部电压AIVC的电压电平设置成等于第二电源电压VDDQ的电压电平。

对于图3所示的特定部件，当控制信号CON处在逻辑低电平时，单元阵列电压发生器20的输出端与线路L1断开，并且，启动开关30，以便把第二电源电压VDDQ施加到单元阵列内部电压供应线L1上。例如，可以利用模式寄存器设置命令，把控制信号CON从外部提供给集成电路存储器件。

虽然上面只利用根据控制信号CON的状态将电源电压与线路L1相连接的电源选择电路之一描述了图3，但是，本发明不仅限于此，在其它实施例中，可以同时选择单元阵列电压发生器20和开关30两者。在这样的可选实施例中，当还可以通过开关30提供电流时，在单元阵列电压发生器20中用作驱动晶体管的PMOS晶体管的尺寸可以较小。

图4是显示图3所示的电源电路的实施例，更具体地说，基准电压发生器10和单元阵列电压发生器20的电路图。如图4所示，在具有基于各个电阻R1和R2的阻值之比的电压电平的节点ND1上提供基准电压VREFA，作为基准电压发生器10的输出。跨在串联电阻R1和R2两端的基准电压分别通过第一电源电压VDD和第一地电压VSS来提供。

图4所示的单元阵列电压发生器20包括电流镜像型差分放大器DA，电流镜像型差分放大器DA放大基准电压VREFA与单元阵列内部电压AIVC之间的电压电平差，单元阵列内部电压AIVC是作为单元阵列电压发生器20的内部电压输出提供的，并且反馈回到差分放大器DA。单元阵列电压发生器20进一步包括驱动晶体管PM4，驱动晶体管PM4响应差分放大器DA的节点N1上的信号的启动，将第一电源电压VDD耦合到内部电压输出端AIVC，驱动单元阵列内部电压AIVC。图4的实施例所示的这种差分放大器DA包括MPOS晶体管PM1和PM2，它们的漏极与第一电源电压VDD耦合，和它们的栅极耦合在一起。n沟道金属氧化物半导体(NMOS)晶体管NM1和NM2含有分别与PMOS晶体管PM1和PM2的相应源极耦合的漏极、和与NMOS晶体管NM3的漏极耦合的源极。电流吸收通过NMOS晶体管NM3来确定，NMOS晶体管NM3的漏极与N型MOS晶体管NM1和NM2的公共源极相连接，和它的源极与第一地电压VSS相连接。把基准电压VREFA施加到NMOS晶体管MN1的栅极上，和把间隔内部电压AIVC施加到NMOS晶体管NM2的栅极上。

在图4的实施例中还显示了开关选择电路。具体地说，开关选择电路就是其栅极与控制信号CON耦合，以便当控制信号CON处在低电平时就被启动(接通)的PMOS晶体管PM3。由于PMOS晶体管PM3的漏极与电压VDD耦合，当接通时，电压VDD施加到驱动晶体管PM4的栅极节点上。其结果是，驱动晶体管PM4断开，不输出单元阵列内部电压AIVC(即，不提供电流)。

当控制信号CON处在高电平时，PMOS晶体管PM3断开，接通NMOS晶体管NM3。其结果是，当单元阵列内部电压AIVC的电压电平比基准电压VREFA的电平低时，NMOS晶体管NM1由比NMOS晶体管NM2高的电压信号打开。因此，可以比流过节点DO1多的电流流过节点N1，和节点N1的电压电平变成较低的，节点DO1的电压电平开始升高。这引起施加到PMOS晶体管PM1的栅极上的电压电平升高。因此，节点N1的电压电平逐渐下降到较低的电平，并且，其栅极节点与节点N1相连接的驱动PMOS晶体管PM4处在其接通状态下，使更多的电流流过。换句话说，单元阵列内部电压AIVC的电压电平因此而升高。

在内部电源电压AIVC的电压电平变成高于基准电压VREFA的相反情况下，类似地调整电压输出。在这种情况下，利用比NMOS晶体管NM1大的、到它的栅极的输入电平打开NMOS晶体管NM2。接着，节点DO1的电压电平变得较低，和通过PMOS晶体管PM1供应的电流强度增加。因此，随着节点N1的电压电平逐渐增加，流过PMOS晶体管PM4的源极-漏极沟道的电流强度减少，致使内部电源电压AIVC的电压电平下降，返向阵列基准电压VREFA。

现在参照图5所示的电路图，进一步描述根据本发明的一些实施例，通过供电端把第二电源电压VDDQ施加给差分读出放大器的位线。图5的实施例显示了包含在集成电路存储器件，更具体地说，DRAM的核心区中的存储单元阵列和读出放大器模块60。如图5所示的模块60包括I/O栅极部分6、反偏N型读出放大器5和正偏P型读出放大器4，以及存储单元阵列2和3。存储单元阵列2和3可以包括数个存储单元MC，它们分别与字线WL和位线对BL和BLB的交点相连接。

对于数据存取操作，当把处在逻辑低电平下的P型读出放大器驱动信号LAPG1施加给PMOS晶体管40的栅极时，通过PMOS晶体管40的源极-漏极沟道把第二电源电压VDDQ提供给节点NO1。因此，把施加给节点NO1的第二电源电压VDDQ施加到P型读出放大器4的节点NO2上。当启用行地址选通RASB和通过地址解码器启动所选字线WLi时，与所选字线相连接的被寻址存储单元的电荷被传送给位线对。当在位线对上存在电位差时，可以相对有力地打开P型读出放大器内的MOS晶体管P1和P2之一。因此，把第二电源电压VDDQ施加给位线对BL和BLB的一条位线，以便由读出放大器进行位线读出操作。作为位线读出操作的结果，在数据线对IO和IOB上存在互补逻辑电平数据，和把读出数据施加到数据输出缓冲器上。因此，在这样的操作中，施加第二电源电压VDDQ作为操作电源，以便存取存储单元MC。如图5的实施例所示，存储单元MC包括存取晶体管AT和储能电容器SC，用于定义存储单元阵列与读或写操作有关的单元。

当以逻辑高电平施加N型读出放大器驱动信号时，图5的实施例所示的反偏N型读出放大器5进行位线读出操作。但是，为了简化本发明的说明，这里不提供这种操作的进一步描述，因为这样的操作是本领域的普通技术人员所熟知的。并且，为了简化本发明，图5的显示进一步省略了一般配备在存储单元阵列2与正偏P型读出放大器4之间和在存储单元阵列3与反偏N型读出放大器5之间的隔离部分。隔离部分一般由模块选择信号来驱动，以便将位线对BL和BLB与数据线对IO和IOB相互电隔离开。

现在参照图6所示的电路图，说明根据本发明实施例的输出缓冲(数据输出)电路80。如图6所示，通门PG1和PG2、NAND(与非)门ND1和ND2、和倒相器IN1-IN6把第二电源电压VDDQ和第二地电压VSSQ施加给传统输出驱动器85。因此，这里无需提供对图6的示范性电路的进一步说明。

如上所述，按照本发明的各种实施例，即使没有基准电压发生器和单元阵列电压发生器，也可以供应单元阵列内部电压。在这样的实施例中，可以降低器件消耗的功率，和可以防止出现在单元阵列电源中的噪声传递给外围电路电源，或可以使电源之间的这种噪声传递达到最小。在本发明的其它实施例中，响应生成单元阵列内部电压的控制信号，有选择地使用两个或更多个外部电源电压，从数个供电电压源中有选择地提供单元阵列内部电压。在这样的实施例中，可以降低功耗和噪声出现，和可以提高集成电路器件的操作可靠性。

在附图和说明中，已经公开了本发明的典型优选实施例，并且，尽管应用了特定的术语，但是，只在通用性和描述性的意义上使用它们，而不是为了限制的目的来使用它们，本发明的范围由所附权利要求书来限定。

Claims (34)

1.一种操作集成电路器件的方法，包括如下步骤：

响应控制信号，利用第一电源电压和/或与第一电源电压分离地传送给集成电路器件的第二电源电压，有选择地驱动集成电路器件的存储单元阵列和读出放大器的供电端。

2.根据权利要求1所述的方法，其中，有选择地驱动集成电路器件的存储单元阵列和读出放大器的供电端包括驱动差分读出放大器的供电端。

3.根据权利要求2所述的方法，其中，第一电源电压包括由与第二电源电压分离的外部电源供电的集成电路器件的内部电压生成电路生成的内部电压。

4.根据权利要求3所述的方法，其中，还包括利用第二电源电压驱动集成电路的数据输出电路的电源。

5.根据权利要求4所述的方法，其中，第一电源电压的电平至少等于第二电源电压的电平。

6.根据权利要求5所述的方法，其中，第一电源电压的电平约等于第二电源电压的电平。

7.根据权利要求1所述的方法，其中，控制信号包括外部控制信号。

8.根据权利要求7所述的方法，其中，外部控制信号包括模式寄存器设置命令。

9.一种集成电路器件，包括：

控制电路，用于响应控制信号，利用第一电源电压和/或与第一电源电压分离地传送给集成电路器件的第二电源电压，有选择地驱动集成电路器件的存储单元阵列和读出放大器的供电端。

10.根据权利要求9所述的集成电路器件，其中，集成电路器件包括存储器件，和控制电路被构造成驱动差分读出放大器的供电端。

11.根据权利要求10所述的集成电路器件，还包括由与第二电源电压分离的外部电源供电的内部电压生成电路，和其中第一电源电压包括由内部电压生成电路生成的内部电压。

12.根据权利要求11所述的集成电路器件，还包括由第二电源电压供电的数据输出电路。

13.根据权利要求12所述的集成电路器件，其中，第一电源电压的电平至少等于第二电源电压的电平。

14.根据权利要求11所述的集成电路器件，还包括将第二电源电压耦合到供电端的开关电路。

15.根据权利要求14所述的集成电路器件，其中，开关电路包括PMOS晶体管，和其中控制信号耦合到PMOS晶体管的栅极。

16.根据权利要求11所述的集成电路器件，其中，内部电压生成电路包括将内部电压耦合到供电端的开关电路。

17.根据权利要求16所述的集成电路器件，其中，内部电压生成电路包括输出内部电压的驱动晶体管，和其中开关电路包括将第一电源电压耦合到驱动晶体管的PMOS晶体管。

18.一种集成电路存储器件，包括：

读出放大器，含有与一对差分信号线电耦合的第一和第二输入端；

与读出放大器耦合的存储单元阵列；

电压生成电路，含有有选择地与该对差分信号线之一耦合的内部电压输出端，该电压生成电路由第一电源电压供电；

第二电源电压，有选择地耦合到该对差分信号线之一，该第二电源电压与外部电源电压分离地被传送给集成电路存储器件；和

控制电路，用于响应控制信号，选择内部电压输出和/或第二电源电压。

19.根据权利要求18所述的集成电路存储器件，还包括由第二电源电压供电的数据输出电路。

20.根据权利要求18所述的集成电路存储器件，其中，控制信号包括模式寄存器设置命令。

21.一种在半导体存储器件中供应电源电压的方法，包括：

把与第一电源电压分离地从外部施加给半导体存储器件的第二电源电压施加给数据输出电路；和

把第二电源电压直接供应给存储单元阵列和读出放大器，作为操作存储单元阵列和读出放大器的单元阵列内部电压。

22.根据权利要求21所述的方法，其中，通过开关把第二电源电压直接供应给存储单元阵列和读出放大器电路。

23.根据权利要求21所述的方法，其中，所述第一电源电压的电平至少等于第二电源电压的电平。

24.根据权利要求21所述的方法，其中，通过读出放大器把所述单元阵列内部电压施加给与存储单元相连接的位线。

25.一种在半导体存储器件中供应单元阵列电源电压的电路，所述电路包括：

电源供应线，所述电源供应线被构造成把与第一电源电压分离地从外部施加给半导体存储器件的第二电源电压直接供应给存储单元阵列和读出放大器电路，作为操作存储单元阵列和读出放大器的单元阵列内部电压，其中，所述第一电源电压供半导体存储器件的核心和外围电路使用，和所述第二电源电压供半导体存储器件的数据输出电路使用。

26.根据权利要求25所述的电路，其中，所述第一电源电压的电平至少等于第二电源电压的电平。

27.一种在半导体存储器件中供应电源电压的方法，包括：

把与第一电源电压分离地从外部施加给半导体存储器件的第二电源电压施加给数据输出电路；和

通过单元阵列内部电压向下变换器或第二电源电压供应部分有选择地施加操作存储单元阵列和读出放大器的单元阵列内部电压，所述单元阵列内部电压向下变换器通过第一电源电压来操作，和所述第二电源电压供应部分被构造成直接供应第二电源电压。

28.根据权利要求27所述的方法，其中，第二电源电压供应部分通过开关直接供应第二电源电压。

29.根据权利要求27所述的方法，其中，所述单元阵列内部电压向下变换器和所述第二电源电压供应部分通过外部控制信号启动。

30.一种在半导体存储器件中供应电源电压的电路，所述电路包括：

单元阵列内部电压向下变换器，用于接收供半导体存储器件的核心和外围电路使用的第一电源电压，生成操作半导体存储器件的存储单元阵列和读出放大器的单元阵列内部电压，和把单元阵列内部电压输出到单元阵列内部电压供应线；和

响应操作控制信号启动的第二电源电压供应部分，所述第二电源电压供应部分与单元阵列内部电压供应线相连接，以便直接供应第二电源电压，作为单元阵列内部电压，其中，所述第二电源电压是与第一电源电压分离地从外部供应给半导体存储器件的。

31.根据权利要求30所述的电路，其中，所述第一电源电压的电平至少等于第二电源电压的电平。

32.根据权利要求30所述的电路，其中，所述第二电源电压的电平与单元阵列内部电压的电平相同。

33.根据权利要求30所述的电路，其中，所述单元阵列内部电压向下变换器和所述第二电源电压供应部分由外部控制信号有选择地启动。

34.根据权利要求33所述的电路，其中，所述外部控制信号是模式寄存器设置命令。

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