CN1326221A - 模拟缺陷晶片和缺陷检查处方作成方法 - Google Patents

模拟缺陷晶片和缺陷检查处方作成方法 Download PDF

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Abstract

用具备对于模拟正常图形具有在高度方向上的变化和在平面形状上的变化的模拟缺陷图形的模拟缺陷晶片作成暂定检查处方,对于该模拟缺陷晶片用实际的缺陷检查装置进行缺陷检查,使所检测出来的缺陷数据与预先得到的上述模拟缺陷晶片的模拟缺陷数据进行对照使缺陷检测灵敏度定量化,一直到可以得到所希望的缺陷检查率为止,变更处方参数修正暂定检查处方,把得到了上述所希望的缺陷检测率时的处方参数定为上述缺陷检查装置的处方参数。

Description

模拟缺陷晶片和缺陷检查处方作成方法
本发明涉及半导体缺陷检查，特别是涉及在半导体缺陷检查中使用的模拟缺陷晶片和缺陷检查处方作成方法。
边参看图14的流程图边对现有的技术的缺陷检查处方的作成方法的一个例子进行说明。
首先，准备成为检查对象的晶片(步骤S91)，其次，暂定性地选择处方用的参数(步骤S92)作成暂定检查处方(步骤S93)。其次，实际检查检查对象并观察所检测出来的缺陷(步骤S94)，从该缺陷的种类(以下，叫做缺陷种类)或缺陷的大小，判断用暂定检查处方施行的缺陷检测灵敏度是否达到了所希望的检测灵敏度(步骤S95)。在判断为未达到所希望的检测灵敏度的情况下，一直到满足所希望的检测灵敏度为止反复进行处方参数的选择、暂定检查处方的作成、晶片检查和缺陷观察等一连串的步骤(步骤S92～S95)。在判断为达到了所希望的检测灵敏度的情况下，就把最后选择的处方参数定作检查用的处方参数(步骤S96)，把这时的暂定检查处方当作缺陷检查处方登录在缺陷检查装置内(步骤S97)，结束检查处方作成。
但是，在上边所说的现有的检查处方作成方法中，存在着以下的一些问题。
就是说，由于检查对象的晶片是实际的半导体产品或TEG(测试元器件群)，故不能预先得到实际上存在哪一种缺陷和存在着多少这样的缺陷信息。为此，对于是否完全检查出了所希望的缺陷，能否检查别的缺陷或完全不存在别的缺陷，没有把握。此外，还存在着检查处方的良否很大程度地受作成者的熟练程度左右这样的问题。
此外，即便是想使用模拟缺陷晶片而不是实际的晶片，以往，也只能是用单层构造制作的晶片。为此，如图15所示的模拟缺陷101、102所示，只能作成平面性的缺陷种类。但是，实际上可以产生的缺陷，如图16所示，在图形上边形成的缺陷103或在衬底上边的图形之间的间隙内形成的缺陷104等，在高度方向(与衬底面垂直的方向)上的位置大多不同，要用单层构造的模拟缺陷晶片来实现这样的缺陷，是困难的。
本发明的第1个目的，在于提供考虑了种种的缺陷种类的缺陷检查用的模拟缺陷晶片。
此外，本发明的第2个目的，在于提供可以无遗漏地检测所希望的缺陷种类而不依赖于作成者的熟练程度的检查处方作成方法。
倘本发明的第1方案，则可以提供模拟缺陷晶片，该晶片具备：在半导体衬底上边，被形成为其上表面从上述半导体衬底的表面算起具有第1高度的模拟正常图形；在上述半导体衬底上边，被形成为其上表面从上述半导体衬底的表面算起具有与上述第1高度不同的第2高度的第1模拟缺陷图形。
由于具备被形成为其上表面具有与作为对上述半导体衬底的表面的上述模拟正常图形的上表面的高度的第1高度不同的第2高度的上述第1模拟缺陷图形，故可以提供在模拟性地实现实际上可以产生的缺陷之内，在高度方向上位置不同的缺陷的模拟缺陷晶片。在这里，上述所谓模拟正常图形，指的是在模拟缺陷晶片上边模拟地形成了可以在作为检查对象的半导体晶片上边按照设计要求良好地形成的图形的图形。
上述模拟缺陷晶片，理想的是还具备在上述半导体衬底上边形成，具有与上述模拟正常图形不同的平面形状的第2模拟缺陷图形。用上述第2模拟缺陷图形，也可以实现平面形状中的缺陷种类。
上述第1模拟缺陷图形理想的是含有在上述模拟正常图形上边形成的图形。借助于此，可以提供模拟性地实现可以在检查对象晶片上边发生的典型的缺陷种类的模拟缺陷晶片。
此外，上述模拟正常图形、上述第1和上述第3模拟缺陷图形也可以用含有导电膜的叠层体构成。借助于此，可以提供模拟布线图形中的缺陷的模拟缺陷晶片。
此外，倘采用本发明的第2个方案，则可以提供缺陷检查处方的作成方法，该方法是一种在半导体缺陷检查装置中使用的处方文件的作成方法，具备：任意地设定处方参数的参数设定工序；根据上述处方参数作成第1暂定缺陷检查处方的第1暂定处方作成工序；用上述第1暂定缺陷检查处方对于已预先得到了作为与缺陷种类有关的数据的模拟缺陷数据的模拟缺陷晶片检查缺陷的模拟缺陷检查工序；核对所检查到的缺陷数据和上述模拟缺陷数据，计算上述第1暂定缺陷检查处方的缺陷检测率的缺陷检测率计算工序；使计算出来的上述缺陷检测率与所希望的缺陷检测率进行比较，判定上述第1暂定缺陷检测灵敏度的检测灵敏度判定工序；在计算出来的上述缺陷检测率低于上述所希望缺陷检测率的情况下，变更上述处方参数，一直到可以得到上述所希望的缺陷检测率为止，反复进行上述第1暂定缺陷处方作成工序到上述缺陷检测灵敏度判定工序的第1暂定处方修正工序；把得到了上述所希望的缺陷检测灵敏度的上述处方参数定为上述半导体缺陷检查装置的处方参数的处方决定工序。
倘采用上述处方文件作成方法，由于用可以预先得到模拟缺陷数据的模拟缺陷晶片，此外，把所检测出来的缺陷数据与上述模拟缺陷数据进行对照，计算上述第1暂定缺陷检查处方的缺陷检测率，故可以使上述第1暂定缺陷检查处方的缺陷检测灵敏度定量化。此外，采用一直到达到所希望的检测灵敏度为止调整变更上述处方参数的办法，可以使处方参数最佳化。结果是使作成合适的缺陷检查处方而不依赖于处方作成者的熟练程度成为可能。
上边所说的缺陷检查处方的作成方法，理想的是还具备：用已决定的上述处方参数作成第2暂定缺陷检查处方的第2暂定处方作成工序；用上述第2暂定缺陷检查处方对检查对象的半导体晶片实际进行检查的实际检查工序；对于对上述半导体晶片的检查结果验证是否存在着异常的异常验证工序；在上述缺陷检查的结果中存在着异常的情况下，调整上述处方参数，一直到消除上述异常为止反复进行上述第2暂定处方作成工序到上述异常验证工序的第2暂定处方修正工序。
如上所述，由于对来自检查对象的半导体晶片的缺陷检查结果验证异常的有无，在存在着异常的情况下，一直到该异常消除为止调整上述处方参数，故可以作成合适的缺陷检查处方。
此外，上边所说的缺陷检查处方的作成方法，理想的是还具备：用已决定的上述处方参数作成第2暂定缺陷检查处方的第2暂定处方作成工序；用上述第2暂定缺陷检查处方对检查对象的半导体晶片实际进行检查的实际检查工序；对于对上述半导体晶片的检查结果验证是否存在着异常的异常验证工序；在存在着异常的情况下，对上述缺陷检查结果判定其异常程度的工序；在已判定的上述异常程度，借助于上述第2暂定缺陷检查处方的调整，处于可以消除的范围内的情况下，调整上述处方参数，一直到消除上述异常为止反复进行上述第2暂定处方作成工序到上述异常验证工序，在已判定的上述异常程度，超过了借助于上述第2暂定缺陷检查处方的调整可以消除的范围的情况下，变更上述处方参数，一直到消除上述异常为止反复进行上述第2暂定处方作成工序到上述异常验证工序的工序。
借助于此，在异常程度大的情况下，由于从上述第1暂定缺陷检查处方的作成阶段开始调整处方参数，故可以作成最佳的缺陷检查处方。
上述模拟缺陷晶片，理想的是上边所说的本发明的第1方案的模拟缺陷晶片。
借助于此，由于可以考虑与上述模拟正常图形在高度方向上位置不同或平面形状不同的缺陷种类，选定上述处方参数，故可以作成使无一遗漏的缺陷检测成为可能的处方文件。
此外，上述处方参数，包括上述半导体缺陷检查装置的光学系统或电子光学系统中的可以变更的焦距，上述参数设定工序，可以包括设定在上述半导体晶片的表面垂直的方向上与可以在所希望的位置上存在的上述缺陷种类对应的上述焦距距离的工序。
倘采用现有的技术，在仅仅检查特定的缺陷种类的情况下，处方作成者虽然会根据其经验来推测上述焦距，但结果是必须借助于数据加工抽出与所希望的缺陷种类对应的数据，在数据处理方面要花费许多的时间。倘采用本发明，由于缺陷种类的特征和缺陷检测灵敏度可以定量化，故可以在短时间内选定与所希望的缺陷种类对应的处方参数。借助于此，可以提供大幅度地改善检查效率的处方文件。
图1的局部平面图示出了本发明的模拟缺陷晶片的一个实施形态。
图2的概略剖面图示出了从图1的A-A切断线处切断的图1所示的模拟缺陷晶片。
图3到图11是说明图1所示的模拟缺陷晶片的制作方法的概略剖面图。
图12和图13是说明本发明的缺陷检查处方作成方法的一个实施形态的流程图。
图14是说明现有技术的缺陷检查处方作成方法的流程图。
图15的局部斜视图示出了现有技术的模拟缺陷晶片的一个例子。
图16的局部斜视图示出了用来说明现有技术的问题的缺陷晶片的一个例子。
以下，边参看附图边对本发明的若干个实施形态进行说明。
(1)模拟缺陷晶片实施形态
图1的局部平面图示出了本发明的模拟缺陷晶片的一个实施形态，图2的概略剖面图示出了从图1的A-A切断线处切断的图1所示的模拟缺陷晶片。
如图1和图2所示，本实施形态的模拟缺陷晶片1，是在栅极布线工序的缺陷检查中使用的模拟缺陷晶片，具备在硅衬底S上边形成的布线图形10a～10d和模拟缺陷图形DF1～DF3。
如图2的剖面图所示，本实施形态的模拟缺陷晶片1的特征，首先，在于模拟缺陷图形DF1、DF2的上表面的从衬底S表面算起的高度分别与布线图形10a～10d不同这一点，其次，如图1所示，在于模拟缺陷图形DF1～DF3的平面形状与布线图形10a～10d不同这一点。
布线图形10a～10d，是含有每者的膜厚约200nm，在衬底S上边的硅氧化膜16上边成膜的多晶硅膜7a～7d，在这些多晶硅膜上边以约200nm的膜厚分别成膜的硅氮化膜9a～9d，在图1的纸面左右方向上以规定的节距形成的线状的图形。布线图形10a～10d，是本实施形态中的模拟正常图形。
模拟缺陷图形DF1，含有在硅衬底S上边成膜的膜厚约50nm的硅氧化膜3和在该硅氧化膜3上边成膜的膜厚约100nm的硅氮化膜5。硅氮化膜5上面的从衬底S表面算起的高度比布线图形10a～10d低。模拟缺陷图形DF1，把硅氧化膜3和硅氮化膜5的一部分埋入到布线图形10a的内部，它们的残部则被形成得位于布线图形10a、10b之间。
模拟缺陷图形DF2，在布线图形10b上边的一部分区域中用以约100nm的膜厚成膜的多晶硅膜20构成。借助于此，模拟缺陷图形DF2上面的从衬底S表面算起的高度，变成为与布线图形10a～10d不同的构造。
模拟缺陷图形DF3，用与布线图形10c、10d同一的材料、膜厚形成为把布线图形10c、10d间的间隙填埋起来。因此，虽然其上面的从衬底S表面算起的高度与布线图形10a～10d相同，但是在平视图上则变成为使这些布线图形彼此连接起来的形状。
使用本实施形态的模拟缺陷晶片1的缺陷检查处方的作成方法，将在下边要说明的实施形态中说明，故在这里对模拟缺陷晶片1的制造方法进行说明。
图3～图6、图8～图11，是说明图1所示的模拟缺陷晶片的制作方法的概略剖面图。图7是说明图1所示的模拟缺陷晶片的制作方法的概略平面图。
首先，如图3所示，在以约50nm的厚度在硅衬底S上边成膜硅氧化膜2之后，以大约100nm的厚度成膜硅氮化膜4。
其次，如图4所示，借助于使用光刻胶的图形化选择性地除去硅氧化膜2和硅氮化膜4，变成为硅氧化膜3和硅氮化膜5，借助于此，形成布线图形下边的模拟缺陷图形DF1。
其次，如图5所示，在以约10nm的厚度在硅衬底S的表面上成膜硅氧化膜16之后，在整个面上分别以200nm的厚度依次成膜多晶硅膜6和硅氮化膜8，借助于使用光刻胶的图形化选择性地除去，如图6所示，形成布线图形10a～10d。这时，采用使用给布线图形形状的一部分加上缺陷图形形状的光刻胶图形(掩模)的办法，使多晶硅膜6和硅氮化膜8变成为分别用图6的标号7a、7b、7c、13、7d和标号9a、9b、9c、15、9d表示的形状，如图7所示，与布线图形同时形成作为图形的形状异常缺陷的模拟缺陷图形DF3。
其次，如图8所示，在整个面上以约800nm的厚度成膜BPSG(Boron-doped Phospher-Silicate Glass，硼磷玻璃)膜18之后，如图9所示，一直到硅氮化膜9a、9b、9c、15、9d在表层上露出来为止，借助于CPM(Chemical Mechanical Polishing，化学机械研磨)加工使BPSG膜18后退。
其次，如图10所示，在在整个面上以大约100nm的厚度成膜多晶硅膜20之后，如图11所示，借助于使用光刻胶的图形化选择性地除去该多晶硅膜20，借助于此，形成布线图形10b上边的模拟缺陷图形DF2。
最后，借助于各向异性刻蚀除去BPSG膜18，如图1和图2所示，完成栅极布线工序中的模拟缺陷晶片1。
(2)缺陷检查处方作成方法的实施形态
图12和图13是说明本发明的缺陷检查处方作成方法的一个实施形态的流程图。另外，作为使用在本实施形态中作成的处方的缺陷检查装置，没有什么特别限定，例如既可以是使用激光束等的光学系统的缺陷检查装置，也可以是使用电子束的带电散射束系统的缺陷检查装置。
首先，如图12所示，与其模拟缺陷数据一起准备模拟缺陷晶片1(参看图1和图2)(步骤S1)，任意地选择暂定的处方参数(步骤S2)，作成暂定的缺陷检查处方(步骤S3)。处方参数，相应于检查工序或检查对象晶片的种类有多个参数，例如，有光电系统(电子光学系统)中的焦距、要取得的缺陷图象的象素(pixel)的大小，用来除去噪声的图象滤波器的强度等。
其次，用所作成的暂定缺陷检查处方，对模拟缺陷晶片1进行缺陷检查，检测模拟缺陷(步骤S4)。
其次，对用暂定缺陷检查处方检测出来的缺陷数据和预先准备的模拟缺陷数据进行对照(步骤S5)，计算缺陷检测率(步骤S6)。
其次，使所得到的缺陷检测率与所希望的检测率进行比较判定(步骤S7)。在本实施形态中，设该所希望的检测率为80％。
在所得到的缺陷检测率不满足判定基准的情况下(步骤S7)，就边变更暂定处方参数的值(步骤S8)，边反复进行上边所说的步骤S3到S7的流程，一直到找到满足判定基准的处方参数为止。另一方面，在满足了判定基准的情况下，就把该时的处方参数当作缺陷检查处方用的参数(步骤S9)，登录到数据库内(步骤S10)。
其次，如图13所示，准备作为实际的检查对象的晶片(步骤S11)，在上述步骤S10中，选择性地从数据库内取出在已经登录在数据库中的处方参数之内被认为适合于检查对象的晶片的处方参数(步骤S12)，再次作成暂定的缺陷检查处方(步骤S13)。
其次，对在上边所说的步骤S11中准备的检查对象晶片，实际进行缺陷检查和缺陷观察(步骤S14)，确认在检查结果内是否存在着异常(步骤S15)。在这里，所谓检查结果中的异常，主要是噪声，例如可以举出这样的噪声：如果是光学系统的缺陷检查装置，则是来自晶片的反射光的光强度分布中的噪声，如果是带电射束系统的缺陷检查装置，则是由从晶片检测出来的2次电子等形成的电子束图象的浓淡分布中的噪声等。在检查结果中发现了异常的情况下(步骤S15)，就要根据异常的程度进行处方参数的修改。如果异常的程度是轻微的，通过调整可以消除(步骤S16)，则调整处方参数的值(步骤S17)，再次作成暂定缺陷检查处方，用同一检查对象反复进行确认(步骤S13～S15)，直到异常消除为止。在异常的程度是显著的，似乎不能通过调整消除的情况下(步骤S16)，就再次准备模拟缺陷晶片1来代替检查对象(步骤S18)，变更处方参数(步骤S19)，一直到异常消除为止反复进行上边所说的步骤S13～S17。在检查结果中未发现异常的情况下，或者通过上述一连串的处理确认异常消失的情况下(步骤S15)，就把该时的处方参数定为最终的处方参数(步骤S20)。
然后，把最终决定的处方参数登录到数据库内(步骤S21)，再把该时的暂定检查处方定为检查处方登录在缺陷检查装置内(步骤S22)，结束缺陷检查处方作成。
倘采用本实施形态，由于使用具备对于模拟正常图形具有高度方向的变化和在平面形状上的变化的模拟缺陷图形的模拟缺陷晶片1，借助于与该模拟缺陷晶片1的模拟缺陷数据之间的对照，使暂定处方的检测灵敏度定量化，故可以作成可以检测所希望的全部缺陷种类的处方文件。此外，由于用检查对象的晶片实际进行缺陷检查，验证噪声等的异常的有无，故可以作成最佳的处方文件。
在上边所说的实施形态的缺陷检查处方的制作方法中，虽然作成了用来检测所希望的全部的缺陷种类的处方文件，但是在半导体的制造工序中，也有时候只要仅仅检测例如位于距衬底表面规定的位置上的缺陷种类等特定的缺陷种类的有无即可。在这样的情况下，在上边所说的一连串的处理之内进行处方参数的选择、调整和变更的处理(图12的步骤S2、S8，图13的S12、S17、S19)时，仅仅对与所希望的缺陷种类对应的处方参数进行处理即可。借助于此，可以作成大幅度地提高缺陷检查的效率的缺陷检查处方。

Claims (20)

1.  一种模拟缺陷晶片，具备：
在半导体衬底上边，被形成为其上表面从上述半导体衬底的表面算起具有第1高度的模拟正常图形；
在上述半导体衬底上边，被形成为其上表面从上述半导体衬底的表面算起具有与上述第1高度不同的第2高度的第1模拟缺陷图形。
2.  权利要求1所述的模拟缺陷晶片，上述第1模拟缺陷图形，包括在上述模拟正常图形上边形成的图形。
3.  权利要求1所述的模拟缺陷晶片，还具备在上述半导体衬底上边形成为具有与上述模拟正常图形不同的平面形状的第2模拟缺陷图形。
4.  权利要求3所述的模拟缺陷晶片，上述第1模拟缺陷图形，包括在上述模拟正常图形上边形成的图形。
5.  一种在半导体缺陷检查装置中使用的处方文件的作成方法，具备：
任意地设定处方参数的参数设定工序；
根据上述处方参数作成第1暂定缺陷检查处方的第1暂定处方作成工序；
用上述第1暂定缺陷检查处方对于已预先得到了作为与缺陷种类有关的数据的模拟缺陷数据的模拟缺陷晶片检查缺陷的模拟缺陷检查工序；
核对所检查到的缺陷数据和上述模拟缺陷数据，计算上述第1暂定缺陷检查处方的缺陷检测率的缺陷检测率计算工序；
使计算出来的上述缺陷检测率与所希望的缺陷检测率进行比较，判定上述第1暂定缺陷检测灵敏度的检测灵敏度判定工序；
在计算出来的上述缺陷检测率低于上述所希望缺陷检测率的情况下，变更上述处方参数，一直到可以得到上述所希望的缺陷检测率为止，反复进行上述第1暂定缺陷处方作成工序到上述缺陷检测灵敏度判定工序的第1暂定处方修正工序；
把得到了上述所希望的缺陷检测灵敏度的上述处方参数定为上述半导体缺陷检查装置的处方参数的处方决定工序。
6.  权利要求5所述的处方文件作成方法，
上述模拟缺陷晶片，具备：
在半导体衬底上边，被形成为其上表面从上述半导体衬底的表面算起具有第1高度的模拟正常图形；
在上述半导体衬底上边，被形成为其上表面从上述半导体衬底的表面算起具有与上述第1高度不同的第2高度的第1模拟缺陷图形。
7.  权利要求6所述的处方文件的作成方法，上述模拟缺陷晶片所具备的上述第1模拟缺陷图形，包括在上述模拟正常图形上边形成的图形。
8.  权利要求6所述的处方文件的作成方法，上述模拟缺陷晶片还具备在上述半导体衬底上边形成为具有与上述模拟正常图形不同的平面形状的第2模拟缺陷图形。
9.  权利要求8所述的处方文件作成方法，上述第1模拟缺陷图形所具备的第1模拟缺陷图形，包括在上述模拟正常图形上边形成的图形。
10.  权利要求6所述的处方文件的作成方法，
上述处方参数包括在上述半导体缺陷检查装置的光学系统或电子光学系统中的可以变更的焦距，
上述参数设定工序，包括在上述半导体晶片的表面垂直的方向上设定与可以在所希望的位置上存在的上述缺陷种类对应的上述焦距的工序。
11.  权利要求5所述的缺陷检查处方的作成方法，还具备：用已决定的上述处方参数作成第2暂定缺陷检查处方的第2暂定处方作成工序；
用上述第2暂定缺陷检查处方对检查对象的半导体晶片实际进行检查的实际检查工序；
对于对上述半导体晶片的检查结果验证是否存在着异常的异常验证工序；
在上述缺陷检查的结果中存在着异常的情况下，调整上述处方参数，一直到消除上述异常为止反复进行上述第2暂定处方作成工序到上述异常验证工序的第2暂定处方修正工序。
12.  权利要求11所述的处方文件作成方法，
上述模拟缺陷晶片，具备：
在半导体衬底上边，被形成为其上表面从上述半导体衬底的表面算起具有第1高度的模拟正常图形；
在上述半导体衬底上边，被形成为其上表面从上述半导体衬底的表面算起具有与上述第1高度不同的第2高度的第1模拟缺陷图形。
13.  权利要求12所述的处方文件的作成方法，上述模拟缺陷晶片所具备的上述第1模拟缺陷图形，包括在上述模拟正常图形上边形成的图形。
14.  权利要求12所述的处方文件的作成方法，上述模拟缺陷晶片还具备在上述半导体衬底上边形成为具有与上述模拟正常图形不同的平面形状的第2模拟缺陷图形。
15.  权利要求14所述的处方文件作成方法，上述第1模拟缺陷图形所具备的第1模拟缺陷图形，包括在上述模拟正常图形上边形成的图形。
16.  权利要求5所述的缺陷检查处方的作成方法，还具备：
用已决定的上述处方参数作成第2暂定缺陷检查处方的第2暂定处方作成工序；
用上述第2暂定缺陷检查处方对检查对象的半导体晶片实际进行检查的实际检查工序；
对于对上述半导体晶片的检查结果验证是否存在着异常的异常验证工序；
在存在着异常的情况下，对上述缺陷检查结果判定其异常程度的工序；
在已判定的上述异常程度，借助于上述第2暂定缺陷检查处方的调整，处于可以消除的范围内的情况下，调整上述处方参数，一直到消除上述异常为止反复进行上述第2暂定处方作成工序到上述异常验证工序，在已判定的上述异常程度，超过了借助于上述第2暂定缺陷检查处方的调整可以消除的范围的情况下，变更上述处方参数，一直到消除上述异常为止反复进行上述第2暂定处方作成工序到上述异常验证工序的工序。
17.  权利要求16所述的处方文件作成方法，
上述模拟缺陷晶片，具备：
在半导体衬底上边，被形成为其上表面从上述半导体衬底的表面算起具有第1高度的模拟正常图形；
在上述半导体衬底上边，被形成为其上表面从上述半导体衬底的表面算起具有与上述第1高度不同的第2高度的第1模拟缺陷图形。
18.  权利要求17所述的处方文件的作成方法，上述模拟缺陷晶片所具备的上述第1模拟缺陷图形，包括在上述模拟正常图形上边形成的图形。
19.  权利要求17所述的处方文件的作成方法，上述模拟缺陷晶片还具备在上述半导体衬底上边形成为具有与上述模拟正常图形不同的平面形状的第2模拟缺陷图形。
20.  权利要求19所述的处方文件作成方法，上述第1模拟缺陷图形所具备的第1模拟缺陷图形，包括在上述模拟正常图形上边形成的图形。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1321445C (zh) * 2004-03-29 2007-06-13 力晶半导体股份有限公司 缺陷原因分析的方法
CN1321436C (zh) * 2003-10-02 2007-06-13 株式会社东芝 模拟电路图形评估方法和半导体集成电路的制造方法
CN100403508C (zh) * 2005-06-29 2008-07-16 联华电子股份有限公司 缺陷检测元件及其检测和制造方法
CN103646895A (zh) * 2013-11-29 2014-03-19 上海华力微电子有限公司 检测缺陷扫描程式灵敏度的方法
CN107561872A (zh) * 2016-06-30 2018-01-09 东京毅力科创株式会社 基板缺陷检査装置和缺陷检査用灵敏度参数值调整方法
CN112310043A (zh) * 2019-08-02 2021-02-02 联芯集成电路制造(厦门)有限公司 半导体结构及其缺陷检测方法

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6496809B1 (en) * 2000-06-09 2002-12-17 Brett Nakfoor Electronic ticketing system and method
US6855568B2 (en) * 2001-06-29 2005-02-15 Kla-Tencor Corporation Apparatus and methods for monitoring self-aligned contact arrays using voltage contrast inspection
JP3848236B2 (ja) 2002-10-18 2006-11-22 株式会社東芝 欠陥情報検出感度データの決定方法及び欠陥情報検出感度データの決定装置、欠陥検出装置の管理方法、半導体装置の欠陥検出方法及び半導体装置の欠陥検出装置
JP2004257824A (ja) 2003-02-25 2004-09-16 Shimadzu Corp 液晶基板管理装置
US7508973B2 (en) 2003-03-28 2009-03-24 Hitachi High-Technologies Corporation Method of inspecting defects
US7394554B2 (en) * 2003-09-15 2008-07-01 Timbre Technologies, Inc. Selecting a hypothetical profile to use in optical metrology
JP4868727B2 (ja) * 2004-09-27 2012-02-01 株式会社東芝 自動検査レシピ作成装置及び作成方法
JP2006226792A (ja) * 2005-02-16 2006-08-31 Fujitsu Ltd パターン欠陥検査方法
JP2006260410A (ja) * 2005-03-18 2006-09-28 Sharp Corp 画像処理アルゴリズムの評価装置、生成装置、評価方法、生成方法、コンピュータをその評価装置として機能させるためのプログラム、およびコンピュータをその生成装置として機能させるためのプログラム
US7356787B2 (en) * 2005-04-06 2008-04-08 Taiwan Semiconductor Manufacturing Co., Ltd. Alternative methodology for defect simulation and system
JP4899560B2 (ja) * 2005-08-11 2012-03-21 富士通セミコンダクター株式会社 欠陥検査装置及びその感度校正方法、欠陥検出感度校正用基板及びその製造方法
US20080281548A1 (en) * 2005-08-26 2008-11-13 Camtek Ltd Method and System for Automatic Defect Detection of Articles in Visual Inspection Machines
JP5159373B2 (ja) * 2008-03-06 2013-03-06 オリンパス株式会社 基板検査方法
JP5342199B2 (ja) * 2008-09-19 2013-11-13 ルネサスエレクトロニクス株式会社 不良率予測方法、不良率予測プログラム、半導体製造装置の管理方法、および半導体装置の製造方法
US8289508B2 (en) * 2009-11-19 2012-10-16 Globalfoundries Singapore Pte. Ltd. Defect detection recipe definition
US9347862B2 (en) 2013-08-06 2016-05-24 Kla-Tencor Corp. Setting up a wafer inspection process using programmed defects
JP6581940B2 (ja) * 2016-04-15 2019-09-25 株式会社日立ハイテクノロジーズ 電子顕微鏡装置
KR102595300B1 (ko) * 2016-07-04 2023-10-31 삼성전자주식회사 검사 방법 및 시스템, 및 이를 이용한 반도체 패키지의 제조 방법
CN110473798B (zh) * 2019-08-19 2021-10-19 上海华力微电子有限公司 一种晶圆表面超小尺寸缺陷检测方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US545383A (en) * 1895-08-27 Brace and clamp for bedsteads
JPH0493752A (ja) * 1990-08-09 1992-03-26 Seiko Epson Corp 欠陥・異物検査装置
US5453830A (en) * 1992-06-19 1995-09-26 Vlsi Standards, Inc. Spatially isolated diffractor on a calibration substrate for a pellicle inspection system
KR960011252B1 (ko) * 1992-12-31 1996-08-21 현대전자산업 주식회사 결함 패턴의 선폭 변화 측정 방법
JP4150440B2 (ja) 1997-03-24 2008-09-17 株式会社ルネサステクノロジ 光学検査装置用の較正用標準試料およびそれを用いた光学検査装置の感度較正方法
US5886909A (en) * 1997-12-19 1999-03-23 Advanced Micro Devices, Inc. Defect diagnosis using simulation for IC yield improvement
JP2000113189A (ja) * 1998-10-06 2000-04-21 Toshiba Corp 欠陥検査方法
JP3612247B2 (ja) * 1999-09-14 2005-01-19 株式会社東芝 半導体検査装置及び半導体検査方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1321436C (zh) * 2003-10-02 2007-06-13 株式会社东芝 模拟电路图形评估方法和半导体集成电路的制造方法
CN1321445C (zh) * 2004-03-29 2007-06-13 力晶半导体股份有限公司 缺陷原因分析的方法
CN100403508C (zh) * 2005-06-29 2008-07-16 联华电子股份有限公司 缺陷检测元件及其检测和制造方法
CN103646895A (zh) * 2013-11-29 2014-03-19 上海华力微电子有限公司 检测缺陷扫描程式灵敏度的方法
CN103646895B (zh) * 2013-11-29 2016-05-04 上海华力微电子有限公司 检测缺陷扫描程式灵敏度的方法
CN107561872A (zh) * 2016-06-30 2018-01-09 东京毅力科创株式会社 基板缺陷检査装置和缺陷检査用灵敏度参数值调整方法
CN107561872B (zh) * 2016-06-30 2021-03-05 东京毅力科创株式会社 基板缺陷检査装置和缺陷检査用灵敏度参数值调整方法
CN112310043A (zh) * 2019-08-02 2021-02-02 联芯集成电路制造(厦门)有限公司 半导体结构及其缺陷检测方法

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Publication number Publication date
KR100415412B1 (ko) 2004-01-16
JP3735517B2 (ja) 2006-01-18
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