JP2001110867A - 電子デバイスの製造方法および電子デバイスの品質管理システム - Google Patents

Abstract

(57)【要約】 【課題】半導体などの電子デバイスの製造において、真
のパラメトリック不良による歩留り劣化の原因を究明し
て電子デバイスの品質管理をできるようにした電子デバ
イスの製造方法および電子デバイスの品質管理システム
を提供することにある。 【解決手段】同じウェハを工程進行に伴い、複数工程で
欠陥検査を行い、それらの検出結果を重ね合わせて累積
欠陥マップ７２を作成する。すべての層形成工程を経た
ウェハに、電気機能検査を行い、良品チップと不良品チ
ップとに区分けする良／不良判定７３を行う。そして、
欠陥無チップの歩留り算出７５を行う。また、同じウェ
ハで測定した回路寸法、膜厚寸法、層間位置合せ寸法、
電気特性７４などの測定値を測定項目毎にそれぞれ求
め、その結果と欠陥無チップの歩留りを比較し、歩留り
劣化原因を特定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体などの多層
回路パターンを形成する電子デバイスでの歩留り低下の
原因となる回路寸法、膜厚寸法、層間位置合せ、電気特
性などのプロセスパラメータの種類を特定することがで
きるようにした電子デバイスの製造方法およびその品質
管理システムに関する。

【０００２】

【従来の技術】半導体集積回路を代表とする電子デバイ
スの製造は、一般にシリコンウェーハ上に回路パターン
などの層が多層化されて複数のチップを製造する前工程
と、チップ毎に切り離し、製品を完成させる後工程に大
別することができる。製造中に発生する不良の大半は、
この前工程で発生し、前工程での歩留り向上が、電子デ
バイスを製造する上で重要になっている。このように前
工程における歩留り劣化原因となる不良としては、機能
不良とパラメトリック不良に大別することができる。機
能不良とは、異物や欠陥が主な原因で、回路パターンの
断線や短絡などを引き起こし、回路が正常に動作しない
不良である。一方、パラメトリック不良とは、回路寸
法、膜厚寸法、層間位置合せ寸法などのプロセスの微妙
なばらつきが原因で、トランジスタの動作タイミングや
コンデンサ容量などが設計仕様どおりにできなかった不
良である。

【０００３】そこで、従来技術１（雑誌「Semiconducto
r International」の November 1996 pp.139-148 に掲
載された Allan Y.Wong による論文“Statistical Micr
o Yield Modeling”）には、歩留り成分をシステマティ
ック成分とランダム成分とに分解し、システマティック
成分をこの相関分析に適用することが報告されている。
ここで、システマティック成分とは、ウェハ面内で、不
良チップがウェハ周辺に偏って発生するような分布の成
分であり、ランダム成分とは、ウェハ面内で、不良チッ
プが点在するような２次元座標的にランダムな位置に分
布する成分である。

【０００４】

【発明が解決しようとする課題】上記従来技術１に記載
された歩留り成分をシステマティック成分とランダム成
分に分離する方法は、電気機能検査（プローブ検査）の
結果である良品・不良品のウェーハマップから、統計的
に次に示す（数１）式を当てはめてシステマティック成
分を抽出する方法である。 Ｙ＝Ｙｓ・ｅ^-DA （数１） ここで、Ｙは歩留り、Ｙｓはシステマティック歩留り、
Ｄは欠陥密度、Ａはチップサイズである。しかし、前記
手法は、歩留り中のシステマティック成分がパラメトリ
ック不良の成分であるという大前提が存在する。しか
し、システマティック成分にはパラメトリック不良以外
にウェハ上で局所的に発生した異物や傷なども含まれて
おり、真にパラメトリック不良の成分であるとは言え
ず、真のパラメトリック不良による歩留り劣化の原因を
究明することが困難である。

【０００５】本発明の目的は、上記課題を解決すべく、
半導体などの電子デバイスの製造において、真のパラメ
トリック不良による歩留り劣化の原因を究明して電子デ
バイスの品質管理をできるようにした電子デバイスの製
造方法および電子デバイスの品質管理システムを提供す
ることにある。また、本発明の他の目的は、半導体など
の電子デバイスの製造において、真のパラメトリック不
良による歩留り劣化の原因を究明して対策を施すことに
よって電子デバイスを高歩留りで製造できるようにした
電子デバイスの製造方法および電子デバイスの品質管理
システムを提供することにある。

【０００６】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、真のパラメトリック不良で劣化した歩留
りを精度よく求め、該歩留り劣化の原因の特定を行うこ
とを特徴とする。

【０００７】即ち、本発明は、複数のチップが配列され
る多層の半導体基板を、各層に対応した多数のプロセス
ブロック過程によって製造する電子デバイスの製造方法
および電子デバイスの品質管理システムにおいて、同一
の半導体基板について所望の複数のプロセスブロック過
程の各々において検出される欠陥を累積してチップ単位
で示される累積欠陥マップデータを作成する累積欠陥マ
ップ作成過程と、該累積欠陥マップ作成過程で累積欠陥
マップを作成する前記半導体基板について所望のプロセ
スブロック過程における複数種類のプロセスパラメータ
を測定するプロセスパラメータ測定過程と、前記累積欠
陥マップ作成過程で累積欠陥マップを作成する前記半導
体基板について電気機能検査を行って良品チップと不良
品チップとに区分して良品および不良品のチップを示す
データを作成する電気機能検査過程と、前記累積欠陥マ
ップ作成過程で作成された累積欠陥マップデータと前記
電気機能検査過程において作成された良品および不良品
のチップを示すデータとを突き合せて少なくとも半導体
基板単位で欠陥無チップ（異物等の欠陥が存在しないチ
ップ）における良品および不良品のチップに関するデー
タを作成する良品および不良品データ作成過程と、該良
品および不良品データ作成過程で作成された欠陥無チッ
プにおける良品および不良品のチップに関するデータと
前記プロセスパラメータ測定過程において測定された複
数種類のプロセスパラメータの各々との相関関係を解析
して欠陥無チップの歩留りが高歩留りとなるプロセスパ
ラメータの種類を特定する解析過程とを有し、電子デバ
イスの品質管理を行うことを特徴とする電子デバイスの
製造方法および電子デバイスの品質管理システムであ
る。

【０００８】また、本発明は、複数のチップが配列され
る多層の半導体基板を、各層に対応した多数のプロセス
ブロック過程によって製造する電子デバイスの製造方法
および電子デバイスの品質管理システムにおいて、同一
の半導体基板について所望の複数のプロセスブロック過
程の各々において検出される欠陥を累積してチップ単位
で示される累積欠陥マップデータを作成する累積欠陥マ
ップ作成過程と、該累積欠陥マップ作成過程で累積欠陥
マップを作成する前記半導体基板について所望のプロセ
スブロック過程における複数種類のプロセスパラメータ
を測定するプロセスパラメータ測定過程と、前記累積欠
陥マップ作成過程で累積欠陥マップを作成する前記半導
体基板について電気機能検査を行って良品チップと不良
品チップとに区分して良品および不良品のチップを示す
データを作成する電気機能検査過程と、前記累積欠陥マ
ップ作成過程で作成された累積欠陥マップデータと前記
電気機能検査過程において作成された良品および不良品
のチップを示すデータとを突き合せて少なくとも半導体
基板単位で欠陥無チップ（異物等の欠陥が存在しないチ
ップ）における歩留りに関するデータを作成する歩留り
データ作成過程と、該歩留りデータ作成過程で作成され
た欠陥無チップにおける歩留りに関するデータと前記プ
ロセスパラメータ測定過程において測定された複数種類
のプロセスパラメータの各々との相関関係を解析して欠
陥無チップの歩留りが高歩留りとなるプロセスパラメー
タの種類を特定する解析過程とを有し、電子デバイスの
品質管理を行うことを特徴とする電子デバイスの製造方
法および電子デバイスの品質管理システムである。

【０００９】また、本発明は、前記電子デバイスの製造
方法におけるプロセスパラメータ測定過程において、測
定する複数種類のプロセスパラメータとして、回路寸
法、膜厚寸法、および層間の位置合せ寸法を含むことを
特徴とする。また、本発明は、前記電子デバイスの製造
方法におけるプロセスパラメータ測定過程において、測
定する複数種類のプロセスパラメータとして、電気特性
を含むことを特徴とする。また、本発明は、前記電子デ
バイスの製造方法における解析過程において、更に、特
定された欠陥無チップの歩留りが高歩留りとなるプロセ
スパラメータの種類におけるプロセスパラメータの値を
抽出することを特徴とする。また、本発明は、前記電子
デバイスの製造方法において、更に、前記解析過程にお
いて解析する相関関係を出力する出力過程とを有するこ
とを特徴とする。

【００１０】また、本発明は、前記電子デバイスの製造
方法における累積欠陥マップ作成過程において、欠陥を
検出するために、回路パターンからの散乱光を検出する
ことにより、欠陥の位置や散乱光強度を検出する異物検
査装置を用いたり、回路パターンの異常部分を欠陥と
し、その位置やサイズを検出する外観検査装置を用いる
ことを特徴とする。また、本発明は、前記電子デバイス
の製造方法におけるプロセスパラメータ測定過程におい
て、回路パターンの特定位置の回路幅、ピッチ幅、開口
径など少なくともいずれかを測定する電子顕微鏡を用い
たり、テストエレメントグループ（ＴＥＧ）回路の電
圧、電流、抵抗値などの少なくともいずれかを測定する
電気特性検査装置を用いたり、層間位置合せ測定用パタ
ーンの位置ずれ量を測定する合せ測定装置を用いたりす
ることを特徴とする。

【００１１】上記のように本発明は、異物や欠陥とは無
関係な回路寸法、膜厚寸法、層間位置合わせなどに起因
するパラメトリック不良の解析に、異物や欠陥の検査結
果を用いるというユニークな特徴がある。

【００１２】

【発明の実施の形態】本発明に係る電子デバイスの品質
管理方法およびそのシステム並びに電子デバイスの製造
方法の実施形態を図面を用いて説明する。半導体集積回
路を代表とする電子デバイスの製造は、半導体基板（半
導体ウェハ）上に複数のチップを回路パターンなどの層
を多層化して製造する前工程と、チップ毎に切り離し、
製品を完成させる後工程に大別することができる。製造
中に発生する不良の大半は、この前工程で発生し、前工
程での歩留り向上が、電子デバイスのビジネスの鍵を握
っている。ここで、前工程での歩留りとは、前工程の最
終試験である電気機能検査装置３７による電気機能検査
（プローブ検査）の結果で決まる良品率、すなわち、半
導体基板での全チップ数に対する良品チップの割合のこ
とである。

【００１３】ところで、前工程の歩留り劣化原因となる
不良は、機能不良とパラメトリック不良に大別すること
ができる。機能不良とは、ランダムに生じる異物付着が
主な原因で、回路パターンの断線や短絡などを引き起こ
し、回路が正常に動作しない不良である。一方、パラメ
トリック不良とは、回路寸法（例えば配線幅や配線間隔
やスルーホールの大きさ等のばらつきも含めた寸法）、
絶縁膜や配線膜の膜厚寸法（例えば層間絶縁膜や配線膜
等のばらつきを含めた膜厚寸法）、層間位置合せ寸法
（下層と上層（例えば下層配線と上層配線または下層絶
縁膜と上層配線または下層能動素子と上層絶縁膜）との
間のばらつきも含めた位置合せ寸法）などのプロセスパ
ラメータの微妙なばらつきが原因で、トランジスタの動
作タイミングやコンデンサ容量などが設計仕様どおりに
できなかったときの不良である。特に、プロセスパラメ
ータの微妙なばらつきが原因で、パラメトリック不良が
生じるのは、例えば配線パターンが０．２μｍ以下と益
々微細化傾向にあり、良品が出来上がるマージンが益々
少なくなるためである。

【００１４】そこで、本発明は、パラメトリック不良に
含まれるランダムに発生する機能不良を完全に除去する
ことによって、パラメトリック不良を起こしている最も
大きなプロセスパラメータを誤認識することなく特定で
きるようにし、その結果この特定されたプロセスパラメ
ータの微妙なばらつきを低減することによって、歩留ま
り向上を図ることにある。

【００１５】まず、本発明に係る多層回路パターンを有
する製品基板（製品ウェハ）の製造方法（製造プロセ
ス）の実施例について図３および図４を用いて説明す
る。図３は、本発明に係る電子デバイスの品質管理シス
テムの一実施例の構成を示す図である。図４は、本発明
に係る電子デバイス（製品基板）の製造方法（製造プロ
セス）の一実施例を示す概略製造工程図である。

【００１６】多層回路パターンを有する製品基板の製造
プロセスは、図４に示すように、半導体基板が製造ライ
ンに投入される段階から完成する段階まで、各層形成に
ほぼ対応させたＮ個に分割されたプロセスブロックと、
Ｎ番目のプロセスブロック８１完了後に必要とする製品
基板に対して電気特性測定装置３６によって測定される
電気特性測定８２と、その後全ての製品基板に対して電
気機能検査装置３７によって検査されるプローブ検査と
称する電気機能検査８３とで構成される。この電気機能
検査８３によって、全ての製品基板に対してチップ毎に
良品、不良品の判定が行われる。各層形成にほぼ対応さ
せた各プロセスブロックは、複数の製造プロセス（配線
層の場合、例えばスパッタリングによる配線膜形成工
程、レジスト塗布工程を含む露光・現像工程、エッチン
グ工程、およびレジスト除去工程などからなり、絶縁層
の場合、例えばＣＶＤ等による絶縁膜形成工程と、ＣＭ
Ｐ（Chemical Mechanical Polishing：化学的機械的研
磨）などによる平坦化工程、スルーホール等を形成する
工程などからなる。）と、Ｋ番目のプロセス（例えば洗
浄プロセス）９４完了後に半導体基板単位若しくはロッ
ト単位で行われる異物検査装置３１や外観検査装置３２
によるインライン欠陥検査９５とを有し、次のプロセス
ブロックへ進むことになる。特に、異物の付着は、半導
体チップの歩留まりを低下させる大きな要因であるた
め、製造ラインに組み込まれてインライン状態で、より
多くの半導体基板（処理基板）に対して検査されること
になる。

【００１７】そして、各プロセスブロックの中におい
て、半導体基板単位若しくはロット単位で、成膜前後あ
るいは成膜後に必要に応じて膜厚測定装置３４により膜
厚測定９１が行われる。更に、各プロセスブロックの中
において、半導体基板単位若しくはロット単位で、露光
し、エッチング前後に、寸法測定装置３３による回路寸
法測定９２や合せ測定装置３５による層間位置合せ測定
９３が行われる。膜厚測定９１、回路寸法測定９２、位
置合せ測定９３は、各層形成にほぼ対応した各プロセス
ブロックにおいて必ず実施するとは限らず、基本的に成
膜や露光、エッチングの処理と関連付けて実施する。

【００１８】次に、図１に７２で示す欠陥無チップ１１
を算出するための各層にほぼ対応した各プロセスブロッ
ク毎に行われるインライン欠陥検査９５の実施例につい
て説明する。即ち、インライン欠陥検査９５は、基本的
には、図３に示す異物検査装置３１や外観検査装置３２
によって、同じ半導体基板１０に対して各プロセスブロ
ック毎に半導体基板単位若しくはロット単位で行われ、
その欠陥検査結果である欠陥の発生した座標値（必要に
応じてその欠陥の大きさ（例えば、面積、Ｘ軸およびＹ
軸方向の長さ等））と共に、欠陥検査の対象となった半
導体基板の番号（ロット単位で行う場合にはロット番
号）、およびプロセスブロック番号（プロセス工程番
号）が、ＣＰＵおよび記憶装置４１等から構成された異
物・外観データ収集ステーション５１の異物・外観検査
データベース４１に格納される。

【００１９】異物検査装置３１としては、例えば特開平
５−２１８１６３号公報や特開平６−２５８２３９号公
報や特開平２−１７０２７９号公報に記載されたものが
用いられる。即ち、異物検査装置３１は、半導体基板に
対して斜め方向からレーザビームを集束させて照射し、
半導体基板から生じる散乱回折光を対物レンズで集光さ
せ、半導体基板上の回路パターンからの回折光を空間フ
ィルタで遮光し、集光された回折光を光電変換手段で受
光して信号に変換し、該変換された検出画像信号と参照
画像信号（例えば繰り返される隣接チップから検出され
る検出画像信号）とを位置合わせをして比較して差画像
を抽出し、該差画像が所望の閾値レベル以上のものと異
物として検出することによって半導体基板上に異物を検
出するものである。このように異物検査装置３１の構成
は、簡素化されているため、インラインモニタとして使
用することができる。外観検査装置３２としては、例え
ば特開平２−１７０２７９号公報に記載されたものが用
いられる。即ち、外観検査装置３２は、異物検査装置３
１とほぼ同様に構成され、半導体基板上に配線パターン
の欠損や突起等の欠陥を検出するものである。このよう
に外観検査装置３２は、半導体基板上に配線パターンの
欠損や突起等の欠陥を検出するものであるため、配線パ
ターンの画像として顕在化する必要があり、そのため異
物検査装置３１と照明の仕方が異なることになる。例え
ば、半導体基板に対して垂直な光軸方向から輪帯照明す
ればよい。

【００２０】以上説明したように、同じ半導体基板１０
に対して各層にほぼ対応する各プロセスブロックにおい
て異物検査装置３１や外観検査装置３２で検査され、異
物・外観検査データベース４１に格納されたプロセスブ
ロック１〜Ｎに亘った同じ半導体基板１０に対する異物
やパターン欠陥等の欠陥検査９５の結果は、図１に示す
欠陥検査結果７１となる。検査（１）は同じ半導体基板
１０に対するプロセスブロック番号１における欠陥検査
結果、検査（２）は同じ半導体基板１０に対するプロセ
スブロック番号２における欠陥検査結果、検査（Ｎ）は
同じ半導体基板１０に対するプロセスブロック番号Ｎに
おける欠陥検査結果である。ここで、丸枠は同じ半導体
基板（処理基板）を示し、四角い枠はチップを、黒丸は
異物検査装置３１や外観検査装置３２で検出された欠陥
の位置座標をそれぞれ表わしている。

【００２１】従って、異物・外観データ収集ステーショ
ン５１において、異物・外観検査データベース４１に格
納された同じ半導体基板１０若しくは同じロットの半導
体基板１０内に対する検査（１）から検査（Ｎ）まで検
出された欠陥の位置座標を累積することによって、図１
に、累積欠陥マップ情報７２で示すように、欠陥が発生
しなかった累積欠陥無チップ１１の位置座標若しくはチ
ップ番号が抽出され、この抽出された欠陥無チップの位
置座標若しくはチップ番号と共にその半導体基板１０の
番号（ロット番号が必要な場合にはそのロット番号も加
える。）を付加して解析ステーション６３に送信する。
即ち、異物・外観データ収集ステーション５１から解析
ステーション６３に累積欠陥マップ情報７２が提供され
ることになる。なお、この累積欠陥マップ情報７２は、
異物・外観検査データベース４１に格納してもよい。当
然、異物検査装置３１や外観検査装置３２または異物・
外観データ収集ステーション５１には、半導体基板１０
のＣＡＤ情報等を基に半導体基板１０に対するチップ配
列座標データが入力されて格納されているので、異物・
外観データ収集ステーション５１において累積欠陥無チ
ップ１１の位置座標若しくはチップ番号（累積欠陥マッ
プ情報７２）を抽出できることになる。

【００２２】次に、図１に７４で示す回路寸法、膜厚寸
法、位置合せ寸法、および電気特性などからなるプロセ
スパラメータの各々を基本的にはプロセスブロック毎
に、半導体基板単位で算出するための絶縁膜や配線膜等
の膜厚測定９１、配線パターン等の回路寸法測定９２、
層間の位置合せ測定９３、および電気特性測定８２の実
施例について更に具体的に説明する。即ち、図４に示す
如く、例えば配線幅や配線間隔やスルーホールの大きさ
等の回路寸法測定９２は、上記欠陥検査が行われた半導
体基板単位もしくはロット単位に対して、必要とするプ
ロセスブロックにおいて、図３に示す例えばＳＥＭ測長
機等によって構成される寸法測定装置３３によって半導
体基板１０上を複数（比較的多数）の点について測定さ
れ、この測定された回路寸法と共に、測定対象となった
半導体基板の番号（ロット単位で行う場合にはロット番
号も加える。）、およびプロセスブロック番号（プロセ
ス工程番号）が、ＣＰＵ、および記憶装置４２等によっ
て構成されるプロセスパラメータ測定データ収集ステー
ション５２のプロセスパラメータ測定データベース４２
に格納される。

【００２３】更に、図４に示す如く、例えば絶縁膜や配
線膜等のばらつきを含めた膜厚等の膜厚測定９１も、上
記欠陥検査が行われた半導体基板単位もしくはロット単
位に対して、必要とするプロセスブロックにおいて、図
３に示す例えば光学的な膜厚測定機（合焦点顕微鏡や光
干渉を用いた顕微鏡）等によって構成される膜厚測定装
置３４によって半導体基板１０上を複数（比較的多数）
の点について測定され、この測定された膜厚寸法と共
に、測定対象となった半導体基板の番号（ロット単位で
行う場合にはロット番号も加える。）、およびプロセス
ブロック番号（プロセス工程番号）が、プロセスパラメ
ータ測定データ収集ステーション５２のプロセスパラメ
ータ測定データベース４２に格納される。

【００２４】更に、図４に示す如く、例えば下層と上層
とのばらつきも含めた位置合せ寸法等の層間位置合せ９
３も、上記欠陥検査が行われた半導体基板単位若しくは
ロット単位に対して、必要とするプロセスブロックにお
いて、図３に示す例えば光学顕微鏡等によって構成され
る合せ測定装置３５によって半導体基板１０上を複数
（比較的多数）の点について測定され、この測定された
位置合せ寸法と共に、測定対象となった半導体基板の番
号（ロット単位で行う場合にはロット番号も加え
る。）、およびプロセスブロック番号（プロセス工程番
号）が、プロセスパラメータ測定データ収集ステーショ
ン５２のプロセスパラメータ測定データベース４２とし
て格納される。層間位置ずれ量（位置合せ量）は、層ご
とに露光・エッチング等によって形成されるターゲット
マーク同士の位置ずれ量を、光学顕微鏡から構成される
合せ測定装置３５によって測定することができる。この
ように、回路寸法、膜厚寸法、層間位置合せ寸法等の実
測値は、図１に７４で示すように、基本的には層ごと
（プロセスブロック毎）に、製品回路パターンの一部
や、測定専用に用意したパターンを直接的に測定するこ
とによって、プロセスパラメータ測定データベース４２
にプロセスパラメータの値として得られる。

【００２５】更に、図４に示す如く、プロセスブロック
Ｎ終了後に行われる電気特性測定８２は、回路における
抵抗Ｒや容量Ｃ等のインピーダンス等からなる電気特性
を測定するもので、半導体基板単位またはロット単位
で、図４に示す例えばインピーダンス測定装置等によっ
て構成される電気特性測定装置３６によって測定され、
この測定された電気特性と共に、測定対象となった半導
体基板の番号（ロット単位で行う場合にはロット番号も
加える。更に、プロセスブロック番号（プロセス工程番
号）が必要な場合には加える。）、プロセスパラメータ
測定データ収集ステーション５２のプロセスパラメータ
測定データベース４２として格納される。このような電
気特性の実測値も、テストエレメントグループ（ＴＥ
Ｇ）と呼ばれるトランジスタ特性などを測定するための
回路パターンに、電流や電圧を印加して電気的に測定す
ることによってプロセスパラメータの値として得られ
る。

【００２６】なお、以上の説明では、各層にほぼ対応す
る各プロセスブロックごとに、半導体基板単位またはロ
ット単位で、回路寸法、膜厚寸法、および層間位置合せ
寸法を測定するようにしたが、予め歩留まりに影響しな
いとわかっていれば、そのプロセスブロックについて測
定する必要はない。

【００２７】以上説明したように、これらプロセスパラ
メータは、異物検査や外観検査された半導体基板１０に
対して、半導体基板内の指定位置のテストエレメントグ
ループ（ＴＥＧ）や指定位置の製品回路パターンを用い
て測定され、電気特性以外については基本的に各プロセ
スブロック毎に、図１に７４で示すように黒三角で示さ
れる測定位置で測定される。そして、プロセスパラメー
タ測定データ収集ステーション５２は、ステップ７６に
おいて、基本的にはプロセスブロック毎に測定してプロ
セスパラメータ測定データベース４２に格納された測定
結果（回路寸法、膜厚寸法、位置合せ寸法、電気特性）
に基いて、測定項目（回路寸法、膜厚寸法、位置合せ寸
法、および電気特性など）毎に、半導体基板単位若しく
はロット単位毎の半導体基板単位における複数測定点の
平均値８０が算出されて解析ステーション６３に送信さ
れる。なお、ステップ７６において、算出された測定項
目毎の半導体基板における平均値８０は、プロセスパラ
メータ測定データベース４２に格納してもよい。このよ
うに、測定項目毎に平均値を算出するようにしたのは、
測定項目ごとに回路寸法、膜厚寸法、位置合せ寸法、お
よび電気特性などが半導体基板内は一様に形成されるも
のとしたからである。もし、回路寸法、膜厚寸法、位置
合せ寸法、および電気特性などが、半導体基板内におい
て、例えば中央部と周辺部との間に変動がある場合に
は、半導体基板上を例えば中央部と周辺部との複数の領
域に分けてそれぞれの領域において測定項目毎に平均値
を算出する必要がある。

【００２８】次に、半導体基板１０毎に、図１に７３で
示す良品チップ１２と不良品チップ１３を判定するため
の電気機能検査の実施例について説明する。即ち、図４
に示す如く、半導体基板（半導体ウェハ）１０がほぼ完
成されて動作試験ができる段階において、電気機能検査
８３は、図３に示す電気機能検査装置（テスタ）３７に
より各製品基板１０について行われ、各チップ毎に良
品、不良品の判定が行われる。各製品基板１０に対する
検査結果が、図１に示す電気機能検査の良・不良判定結
果７３であり、各チップが各良品チップ（白抜きのチッ
プ）１２と不良品チップ（黒で塗りつぶしたチップ及び
十字斜線のチップ）１３とに区分される。この判定結果
７３は、電気検査データ収集ステーション５２の電気検
査データベース４２に格納される。当然、電気機能検査
装置３７または電気検査データ収集ステーション５２に
は、製品基板１０のＣＡＤ情報等を基に製品基板１０に
対するチップ配列座標データが入力されて格納されてい
るので、異物・外観データ収集ステーション５１におい
て良品チップ１２および不良品チップ１３の位置座標若
しくはチップ番号を抽出できることになる。

【００２９】以上にして、同じ半導体基板１０における
各プロセスブロックでの欠陥検査９５の結果が異物・外
観検査データベース４１に、この半導体基板１０に対す
る複数のプロセス工程で実施される回路寸法測定９２、
膜厚寸法測定９１、位置合せ寸法測定９３や電気特性測
定８２の測定値がプロセスパラメータ測定データベース
４２に、この製品基板１０に対する電気機能検査８３の
良品・不良品の判定結果が電気検査データベース４２に
それぞれ得られることとなる。

【００３０】次に、本発明に係る解析ステーション６３
のデータ解析部６１で解析する欠陥無チップの歩留りと
相関関係を有するプロセスパラメータを特定する実施例
について説明する。即ち、解析ステーション６３は、異
物・外観検査データ収集ステーション５１から得られる
同じ半導体基板１０に対して累積された各チップに対す
る累積欠陥マップ情報７２と、プロセスパラメータ測定
データ収集ステーション５２から得られる基本的にはプ
ロセスブロック毎に得られた上記測定項目毎の半導体基
板における平均値９６と、電気機能検査データ収集ステ
ーション５３から得られる電気機能検査の良品チップ・
不良品チップの判定結果情報７３とを読み込み、データ
解析部６１において、図１に示すステップ７５で、まず
累積欠陥マップ情報７２と電気機能検査の良品チップ・
不良品チップの判定結果情報７３とを突き合わせること
により半導体基板１０に対して欠陥無チップの歩留り、
すなわち良品率９７を算出する。即ち、データ解析部６
１において算出された欠陥無チップの歩留り９７は、図
１に示す実施例の場合、累積欠陥マップ７２における欠
陥が検出されない斜線で示す欠陥無チップ１１の個数が
５個であるのに対して電気機能検査の判定結果において
良品と判定されたチップの個数が４個であるため、８０
％となる。このように、一つの半導体基板１０に対して
欠陥が検出されたチップを取り除いた状態で、チップ歩
留りが算出されることになる。この場合、不良品チップ
は、プロセスパラメータが原因で不良品になったものと
推測することが可能となる。

【００３１】次に、データ解析部６１は、ステップ７５
において算出された欠陥無チップの歩留り、すなわち良
品率９７と、ステップ７６においてプロセスパラメータ
測定データ収集ステーション５２から得られる基本的に
はプロセスブロック毎に得られた上記測定項目（回路寸
法、膜厚寸法、位置合せ寸法、および電気特性）毎の半
導体基板における平均値９６とに基いて、解析７７また
は解析７８を実行して歩留りと相関関係を有するあるプ
ロセスブロックにおけるプロセスパラメータを特定し、
高歩留りになるそのプロセスパラメータの値を抽出し、
これらの解析結果を、表示装置や記録媒体やネットワー
ク等で構成された解析結果出力部６２から出力すること
ができる。

【００３２】まず、解析７７について説明する。即ち、
データ解析部６１は、上記欠陥無チップの歩留り９７を
縦軸にとり、上記測定項目毎のプロセスパラメータの平
均値９６を横軸にとり、１基板で１打点の散布図を描
く。その結果、７７ａで示されるように、欠陥無チップ
の歩留りとプロセスパラメータの値とに相関関係がある
ものが欠陥無チップの高歩留りを決めている所定のプロ
セスブロックにおけるプロセスパラメータ（このプロセ
スパラメータとしては、例えば、製造された２層目と３
層目との間の回路パターンの位置ずれ量となる。この位
置ずれ量は、＋方向に位置がずれる場合と、−方向に位
置がずれる場合とがある。しかも、設計値においては位
置ずれ量が無い場合が高歩留りなるはずであるが、設計
値通りに回路パターンを製造することができないことか
ら、製造された回路パターンにおいては高歩留りになる
位置ずれ量の最適値は所望の値をとることになる。プロ
セスパラメータが回路寸法である場合、膜厚寸法である
場合、電気特性である場合も同様となる。）であること
が判明し、しかも欠陥無チップの歩留りが最大となる、
即ち、高歩留りになるそのプロセスパラメータの値（例
えば、製造された２層目と３層目との間の回路パターン
の位置ずれ量の値）を抽出することができる。なお、設
計値も、例えばＣＡＤシステム（図示せず）から解析ス
テーション６３に入力して記憶装置に記憶しておけば、
製造された回路パターンにおける高歩留りになるプロセ
スパラメータの最適値から、最適な設計値を逆算するこ
とも可能となる。

【００３３】７７ｂで示される場合は、欠陥無チップの
歩留りとプロセスパラメータの値との間に相関関係がな
い場合である。この場合、データ解析部６１は、欠陥無
チップの歩留りに関係無く、測定されたプロセスパタメ
ータの値がばらついていると解析することができ、その
結果このプロセスパラメータのばらつきは、歩留りに影
響を及ぼしていないと判明することができる。

【００３４】次に、解析７８について説明する。即ち、
データ解析部６１は、上記欠陥無チップの歩留り９７を
横軸にとり、縦軸に基板頻度（ウェハ頻度）を縦軸にと
ることによってヒストグラムを作成する。その結果、デ
ータ解析部６１は、低歩留りの基板と高歩留りの基板と
を抽出し、それらの基板に対して、ステップ７６で求め
た各プロセスパラメータの平均値９６を横軸にとり、低
歩留り基板と高歩留り基板についてそれぞれのヒストグ
ラムを作成する。そして、データ解析部６１は、両ヒス
トグラムを比べて、７８ａに示すように、欠陥無チップ
の高歩留りおよび低歩留りとプロセスパラメータの値と
に相関関係があるものが欠陥無チップの高歩留りを決め
ている所定のプロセスブロックにおけるプロセスパラメ
ータであることが判明し、そして高歩留り基板を対象と
したヒストグラムのピークを探索することによって、欠
陥無チップの高歩留りになるそのプロセスパラメータの
値を抽出することができる。

【００３５】７８ｂで示される場合は、欠陥無チップの
歩留りとプロセスパラメータの値との間に相関関係がな
い場合である。この場合、データ解析部６１は、欠陥無
チップの歩留りに関係無く、測定されたプロセスパタメ
ータの値がばらついていると解析することができ、その
結果このプロセスパラメータのばらつきは、歩留りに影
響を及ぼしていないと判明することができる。以上説明
したこれら解析７７や解析７８を、各プロセスブロック
毎に、しかも回路寸法、膜厚寸法、層間位置合せ寸法、
電気特性などの測定項目毎に実施することによって、明
確に高歩留りにしているプロセスパラメータを特定する
ことができ、しかもその最適値を抽出することができ
る。

【００３６】従って、解析ステーション６３において、
データ解析部６１は、解析結果７７、７８を解析結果出
力部６２に例えば視覚的に出力することにより、高歩留
りにする対策を効率的に行うことができる。その一つの
方法は、明確に高歩留りになるプロセスパラメータを特
定できた場合、それを解析者に測定項目と合わせて、通
知する。また、解析結果７７、７８である散布図ならび
にヒストグラムを、ディスプレイやプリンター等からな
る解析結果出力部６２で出力する。

【００３７】なお、以上説明した解析においては、欠陥
無チップの歩留り９７を一枚の基板単位で算出するよう
にしたが、測定されるプロセスパラメータにおいて殆ど
変動しない範囲の複数枚の基板単位で算出するようにし
てもよい。この場合、同じ複数枚の基板に亘って累積欠
陥マップを作成して欠陥無チップを抽出する必要があ
る。一枚の基板の範囲内において、例えば中央部と周辺
部との間に測定されるプロセスパラメータに大きく変動
する場合には、欠陥無チップの歩留まりも変動すること
になるので、ステップ７５において、一枚の基板内を、
例えば中央部と周辺部との複数領域に分け、それぞれの
領域毎に、欠陥無チップの歩留りを算出すると共に、ス
テップ７６においても、上記複数の領域毎に、測定され
る各プロセスパラメータの平均値を算出するようにすれ
ば、欠陥無チップの歩留りと所望のプロセスパラメータ
の値（平均値）との相関関係を高精度にとることが可能
となる。

【００３８】また、データ解析部６１において、累積欠
陥マップ７２と電気機能検査の良・不良判定結果７３と
を比較する際、欠陥無チップにおける不良品チップまた
はその位置座標を検知することができるので、プロセス
パラメータ測定データベース４２から得られる上記欠陥
無チップにおける不良品チップにおいて測定された各プ
ロセスパラメータの値と他のチップ（例えば欠陥無チッ
プの良品チップ）において測定された上記各プロセスパ
ラメータの値との差の平均値または標準偏差を取ること
によって、その差の平均値または標準偏差が大きく認識
できた場合、そのプロセスパラメータが原因で不良品チ
ップにしていることを判明することができる。

【００３９】以上、本発明の一実施形態について説明し
たが、本発明はこの実施形態のみに限定されるものでは
ない。即ち、上記実施形態では、半導体基板（半導体ウ
ェハ）への層形成毎に欠陥検査を行なうものとしたが、
欠陥が発生しにくい層の形成の場合には、欠陥検査を省
いてもよく、これにより、工期のスピードアップを図る
ことができる。

【００４０】

【発明の効果】本発明によれば、半導体などの電子デバ
イスの製造において、真のパラメトリック不良による歩
留り劣化の原因を究明して電子デバイスの品質管理をす
ることができる効果を奏する。また、本発明によれば、
半導体などの電子デバイスの製造において、真のパラメ
トリック不良による歩留り劣化の原因を究明して対策を
施すことによって電子デバイスを高歩留りで製造するこ
とができる効果を奏する。

【図面の簡単な説明】

【図１】本発明に係る電子デバイスの品質管理方法の一
実施形態を示す解析方法の前半を説明するための図であ
る。

【図２】本発明に係る電子デバイスの品質管理方法の一
実施形態を示す解析方法の後半を説明するための図であ
る。

【図３】本発明に係る電子デバイスの品質管理システム
の一実施例を示すブロック構成図である。

【図４】本発明に係る電子デバイスの製造方法を説明す
るための図である。

【符号の説明】

１０…半導体基板、１１…欠陥無チップ、１２…良品チ
ップ、１３…不良品チップ、３１…異物検査装置、３２
…外観検査装置、３３…寸法測定装置、３４…膜厚測定
装置、３５…合せ測定装置、３６…電気特性測定装置、
３７…電気機能検査装置、４１…異物・外観検査データ
ベース、４２…プロセスパラメータ測定データベース、
４３…電気機能検査データベース、５１…異物・外観デ
ータ収集ステーション、５２…プロセスパラメータ測定
データ収集ステーション、５３…電気機能検査データ収
集ステーション、６１…データ解析部、６２…解析結果
出力部、６３…解析ステーション、７１…欠陥検査結
果、７２…累積異物マップ、７３…電気機能検査の良・
不良判定結果、７４…回路寸法、膜厚寸法、層間位置合
せ寸法、電気特性などの測定結果、７５…欠陥無チップ
の歩留り算出ステップ、７６…回路寸法、膜厚寸法、層
間位置合せ寸法、電気特性などについてのウェハ単位で
の平均値算出ステップ、７７…解析方法、７８…解析方
法、７９…解析方法、８１…プロセスブロックＮ、８２
…電気特性検査、８３…電気機能検査、９１…膜厚測
定、９２…回路寸法測定、９３…層間位置合せ寸法測
定、９４…工程Ｋ、９５…インライン欠陥検査、９６…
各プロセスパラメータの測定データ（平均値）、９７…
欠陥無チップの歩留りデータ。

Claims (8)

【特許請求の範囲】
1. 【請求項１】複数のチップが配列される多層の半導体基
   板を、各層に対応した多数のプロセスブロック過程によ
   って製造する電子デバイスの製造方法において、 同一の半導体基板について所望の複数のプロセスブロッ
   ク過程の各々において検出される欠陥を累積してチップ
   単位で示される累積欠陥マップデータを作成する累積欠
   陥マップ作成過程と、 該累積欠陥マップ作成過程で累積欠陥マップを作成する
   前記半導体基板について所望のプロセスブロック過程に
   おける複数種類のプロセスパラメータを測定するプロセ
   スパラメータ測定過程と、 前記累積欠陥マップ作成過程で累積欠陥マップを作成す
   る前記半導体基板について電気機能検査を行って良品チ
   ップと不良品チップとに区分して良品および不良品のチ
   ップを示すデータを作成する電気機能検査過程と、 前記累積欠陥マップ作成過程で作成された累積欠陥マッ
   プデータと前記電気機能検査過程において作成された良
   品および不良品のチップを示すデータとを突き合せて少
   なくとも半導体基板単位で欠陥無チップにおける良品お
   よび不良品のチップに関するデータを作成する良品およ
   び不良品データ作成過程と、 該良品および不良品データ作成過程で作成された欠陥無
   チップにおける良品および不良品のチップに関するデー
   タと前記プロセスパラメータ測定過程において測定され
   た複数種類のプロセスパラメータの各々との相関関係を
   解析して欠陥無チップの歩留りが高歩留りとなるプロセ
   スパラメータの種類を特定する解析過程とを有し、電子
   デバイスの品質管理を行うことを特徴とする電子デバイ
   スの製造方法。
2. 【請求項２】複数のチップが配列される多層の半導体基
   板を、各層に対応した多数のプロセスブロック過程によ
   って製造する電子デバイスの製造方法において、 同一の半導体基板について所望の複数のプロセスブロッ
   ク過程の各々において検出される欠陥を累積してチップ
   単位で示される累積欠陥マップデータを作成する累積欠
   陥マップ作成過程と、 該累積欠陥マップ作成過程で累積欠陥マップを作成する
   前記半導体基板について所望のプロセスブロック過程に
   おける複数種類のプロセスパラメータを測定するプロセ
   スパラメータ測定過程と、 前記累積欠陥マップ作成過程で累積欠陥マップを作成す
   る前記半導体基板について電気機能検査を行って良品チ
   ップと不良品チップとに区分して良品および不良品のチ
   ップを示すデータを作成する電気機能検査過程と、 前記累積欠陥マップ作成過程で作成された累積欠陥マッ
   プデータと前記電気機能検査過程において作成された良
   品および不良品のチップを示すデータとを突き合せて少
   なくとも半導体基板単位で欠陥無チップにおける歩留り
   に関するデータを作成する歩留りデータ作成過程と、 該歩留りデータ作成過程で作成された欠陥無チップにお
   ける歩留りに関するデータと前記プロセスパラメータ測
   定過程において測定された複数種類のプロセスパラメー
   タの各々との相関関係を解析して欠陥無チップの歩留り
   が高歩留りとなるプロセスパラメータの種類を特定する
   解析過程とを有し、電子デバイスの品質管理を行うこと
   を特徴とする電子デバイスの製造方法。
3. 【請求項３】前記プロセスパラメータ測定過程におい
   て、測定する複数種類のプロセスパラメータとして、回
   路寸法、膜厚寸法、および層間の位置合せ寸法を含むこ
   とを特徴とする請求項１または２記載の電子デバイスの
   製造方法。
4. 【請求項４】前記プロセスパラメータ測定過程におい
   て、測定する複数種類のプロセスパラメータとして、電
   気特性を含むことを特徴とする請求項１または２記載の
   電子デバイスの製造方法。
5. 【請求項５】前記解析過程において、更に、特定された
   欠陥無チップの歩留りが高歩留りとなるプロセスパラメ
   ータの種類におけるプロセスパラメータの値を抽出する
   ことを特徴とする請求項１または２記載の電子デバイス
   の製造方法。
6. 【請求項６】更に、前記解析過程において解析する相関
   関係を出力する出力過程とを有することを特徴とする請
   求項１または２記載の電子デバイスの製造方法。
7. 【請求項７】複数のチップが配列される多層の半導体基
   板を、各層に対応した多数のプロセスブロック過程によ
   って製造する電子デバイスの品質管理システムにおい
   て、 同一の半導体基板について所望の複数のプロセスブロッ
   ク過程の各々において検出される欠陥を累積してチップ
   単位で示される累積欠陥マップデータを作成する累積欠
   陥マップ作成装置と、 該累積欠陥マップ作成装置で累積欠陥マップを作成する
   前記半導体基板について所望のプロセスブロック過程に
   おける複数種類のプロセスパラメータを測定するプロセ
   スパラメータ測定装置と、 前記累積欠陥マップ作成装置で累積欠陥マップを作成す
   る前記半導体基板について電気機能検査を行って良品チ
   ップと不良品チップとに区分して良品および不良品のチ
   ップを示すデータを作成する電気機能検査装置と、 前記累積欠陥マップ作成装置で作成された累積欠陥マッ
   プデータと前記電気機能検査過程において作成された良
   品および不良品のチップを示すデータとを突き合せて少
   なくとも半導体基板単位で欠陥無チップにおける良品お
   よび不良品のチップに関するデータを作成する良品およ
   び不良品データ作成部を有し、該良品および不良品デー
   タ作成部で作成された欠陥無チップにおける良品および
   不良品のチップに関するデータと前記プロセスパラメー
   タ測定装置において測定された複数種類のプロセスパラ
   メータの各々との相関関係を解析して欠陥無チップの歩
   留りが高歩留りとなるプロセスパラメータの種類を特定
   する解析装置とを備えたことを特徴とする電子デバイス
   の品質管理システム。
8. 【請求項８】複数のチップが配列される多層の半導体基
   板を、各層に対応した多数のプロセスブロック過程によ
   って製造する電子デバイスの品質管理システムにおい
   て、 同一の半導体基板について所望の複数のプロセスブロッ
   ク過程の各々において検出される欠陥を累積してチップ
   単位で示される累積欠陥マップデータを作成する累積欠
   陥マップ作成装置と、 該累積欠陥マップ作成装置で累積欠陥マップを作成する
   前記半導体基板について所望のプロセスブロック過程に
   おける複数種類のプロセスパラメータを測定するプロセ
   スパラメータ測定装置と、 前記累積欠陥マップ作成装置で累積欠陥マップを作成す
   る前記半導体基板について電気機能検査を行って良品チ
   ップと不良品チップとに区分して良品および不良品のチ
   ップを示すデータを作成する電気機能検査装置と、 前記累積欠陥マップ作成装置で作成された累積欠陥マッ
   プデータと前記電気機能検査過程において作成された良
   品および不良品のチップを示すデータとを突き合せて少
   なくとも半導体基板単位で欠陥無チップにおける歩留り
   に関するデータを作成する歩留りデータ作成部を有し、
   該歩留りデータ作成部で作成された欠陥無チップにおけ
   る歩留りに関するデータと前記プロセスパラメータ測定
   装置において測定された複数種類のプロセスパラメータ
   の各々との相関関係を解析して欠陥無チップの歩留りが
   高歩留りとなるプロセスパラメータの種類を特定する解
   析装置とを備えたことを特徴とする電子デバイスの品質
   管理システム。