JP2003077972A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2003077972A JP2003077972A JP2001267250A JP2001267250A JP2003077972A JP 2003077972 A JP2003077972 A JP 2003077972A JP 2001267250 A JP2001267250 A JP 2001267250A JP 2001267250 A JP2001267250 A JP 2001267250A JP 2003077972 A JP2003077972 A JP 2003077972A
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Abstract
(57)【要約】
【課題】 工程ごとの歩留り影響の算出精度を向上させ
る。 【解決手段】 半導体装置として機能する複数の半導体
チップを一括して形成するために、順次処理を行なう複
数の工程を有する半導体装置の製造方法において、前記
工程の少なくとも一部である複数の工程後に欠陥検査を
行い、検出された欠陥の位置する半導体チップを特定
し、夫々の半導体チップについて欠陥の数を各検査ごと
に集計した累積欠陥マップを作成し、夫々の半導体装置
について特性試験を行い、良品チップと不良品チップと
の選別を行い、その判定結果と前記累積欠陥マップとに
基づいて、欠陥の検出されなかったチップだけの歩留り
を算出し、この歩留りと累積欠陥マップとから歩留り影
響の高い工程を抽出する。
る。 【解決手段】 半導体装置として機能する複数の半導体
チップを一括して形成するために、順次処理を行なう複
数の工程を有する半導体装置の製造方法において、前記
工程の少なくとも一部である複数の工程後に欠陥検査を
行い、検出された欠陥の位置する半導体チップを特定
し、夫々の半導体チップについて欠陥の数を各検査ごと
に集計した累積欠陥マップを作成し、夫々の半導体装置
について特性試験を行い、良品チップと不良品チップと
の選別を行い、その判定結果と前記累積欠陥マップとに
基づいて、欠陥の検出されなかったチップだけの歩留り
を算出し、この歩留りと累積欠陥マップとから歩留り影
響の高い工程を抽出する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、異物等の欠陥に起因する不良品の発
生を低減させることが可能な技術に関するものである。
方法に関し、特に、異物等の欠陥に起因する不良品の発
生を低減させることが可能な技術に関するものである。
【０００２】
【従来の技術】半導体装置の製造では、単結晶シリコン
等のウェハに設けられた複数の素子形成領域に、半導体
素子或いは配線パターンを一括して形成して所定の回路
を構成した半導体チップを複数形成し、隣接する素子形
成領域間のスクライビング領域にてウェハを切断して、
夫々の素子形成領域を個々の半導体チップとして分離す
るダイシングを行い、こうして分離された個々の半導体
チップが実装工程及び封止工程を経て半導体装置として
完成する。
等のウェハに設けられた複数の素子形成領域に、半導体
素子或いは配線パターンを一括して形成して所定の回路
を構成した半導体チップを複数形成し、隣接する素子形
成領域間のスクライビング領域にてウェハを切断して、
夫々の素子形成領域を個々の半導体チップとして分離す
るダイシングを行い、こうして分離された個々の半導体
チップが実装工程及び封止工程を経て半導体装置として
完成する。
【０００３】このように複数の半導体チップを一括して
形成するため、１枚のウェハからより多くの半導体チッ
プを製造することが個々の半導体チップのコストを低減
する上では有効である。このため、不良品となる半導体
チップを減少させて、ウェハに形成される半導体チップ
の良品率である歩留りを向上させることが半導体装置製
造の重要な課題となっている。
形成するため、１枚のウェハからより多くの半導体チッ
プを製造することが個々の半導体チップのコストを低減
する上では有効である。このため、不良品となる半導体
チップを減少させて、ウェハに形成される半導体チップ
の良品率である歩留りを向上させることが半導体装置製
造の重要な課題となっている。
【０００４】こうした半導体チップが不良品となる原因
の１つに異物の付着がある。半導体装置では、微細化の
進展によってより小さな異物であっても不良の原因とな
ってくる。
の１つに異物の付着がある。半導体装置では、微細化の
進展によってより小さな異物であっても不良の原因とな
ってくる。
【０００５】半導体装置の製造は多くの工程から成り立
っているが、工程によって異物が与える影響は異なって
おり、歩留り影響度の大きい工程から重点的に対策し、
不良品の発生を減少させることが、歩留りを向上させる
ためには有効である。そこで、製造工程の歩留りへの影
響度を定量的に求めるために、特開平２０００−２２３
３８５号公報に記載されている技術では、回路パターン
などの層が多層形成された複数のチップを形成したウェ
ハについて、各層ごとに欠陥検査を行い、異物や欠陥が
存在しないチップを欠陥検査で抽出し、その歩留りの変
化量から異物に起因する歩留り影響度を算出する。
っているが、工程によって異物が与える影響は異なって
おり、歩留り影響度の大きい工程から重点的に対策し、
不良品の発生を減少させることが、歩留りを向上させる
ためには有効である。そこで、製造工程の歩留りへの影
響度を定量的に求めるために、特開平２０００−２２３
３８５号公報に記載されている技術では、回路パターン
などの層が多層形成された複数のチップを形成したウェ
ハについて、各層ごとに欠陥検査を行い、異物や欠陥が
存在しないチップを欠陥検査で抽出し、その歩留りの変
化量から異物に起因する歩留り影響度を算出する。
【０００６】具体的には、各層が形成される毎に、異物
や外観などの少なくともいずれかの欠陥検査をチップ毎
に行なう第１のステップと、該第１のステップでの欠陥
検査毎に、その欠陥検査及びそれまでの欠陥検査で欠陥
が１つも検出されないチップを欠陥無チップとして抽出
する第２のステップと、層形成された該電子デバイスを
該チップ毎に電気検査し、良品チップと不良品チップと
に区分する第３のステップとを有し、該第２のステップ
による各欠陥検査の抽出結果と第３のステップで得られ
た区分結果とを突き合わせて、各欠陥検査について該欠
陥検査までの欠陥無チップのみからなるものとしたとき
の歩留りを算出し、算出された各欠陥検査の歩留りから
定量的に該電子デバイスの歩留りの低下原因となる層を
工程別に絞り込むものである。これにより、対策すべき
製造工程に対策の優先順位をつけることも可能となる。
や外観などの少なくともいずれかの欠陥検査をチップ毎
に行なう第１のステップと、該第１のステップでの欠陥
検査毎に、その欠陥検査及びそれまでの欠陥検査で欠陥
が１つも検出されないチップを欠陥無チップとして抽出
する第２のステップと、層形成された該電子デバイスを
該チップ毎に電気検査し、良品チップと不良品チップと
に区分する第３のステップとを有し、該第２のステップ
による各欠陥検査の抽出結果と第３のステップで得られ
た区分結果とを突き合わせて、各欠陥検査について該欠
陥検査までの欠陥無チップのみからなるものとしたとき
の歩留りを算出し、算出された各欠陥検査の歩留りから
定量的に該電子デバイスの歩留りの低下原因となる層を
工程別に絞り込むものである。これにより、対策すべき
製造工程に対策の優先順位をつけることも可能となる。
【０００７】
【発明が解決しようとする課題】しかしながら、前述し
た方法では、各チップを異物の有無だけで分けており、
異物の数についての情報は利用されていない。本発明者
等は、各々のチップについて検出された異物の数と、そ
のチップの歩留りとを調べたところ、良好な相関が見ら
れた。今後ますます検査感度が向上し微細な異物も検知
可能になると、検知される異物の数が増えて同一のチッ
プに複数の異物が付着するケースが増加する。そこで、
こうした異物の数の情報を生かして工程ごとの歩留り影
響の算出精度を向上させ、影響の大きな工程を改善する
ことが、歩留り向上を図る上で有効になると考えられ
る。
た方法では、各チップを異物の有無だけで分けており、
異物の数についての情報は利用されていない。本発明者
等は、各々のチップについて検出された異物の数と、そ
のチップの歩留りとを調べたところ、良好な相関が見ら
れた。今後ますます検査感度が向上し微細な異物も検知
可能になると、検知される異物の数が増えて同一のチッ
プに複数の異物が付着するケースが増加する。そこで、
こうした異物の数の情報を生かして工程ごとの歩留り影
響の算出精度を向上させ、影響の大きな工程を改善する
ことが、歩留り向上を図る上で有効になると考えられ
る。
【０００８】また、近年では異物の検査感度が向上し
て、より微細な異物も検知可能になるために検知される
異物の数が増加する、即ち異物の無いチップの数が減少
することにより、異物の無いチップが統計的な処理を行
なうのに充分な数に達しない場合には、算出精度が低下
してしまう。
て、より微細な異物も検知可能になるために検知される
異物の数が増加する、即ち異物の無いチップの数が減少
することにより、異物の無いチップが統計的な処理を行
なうのに充分な数に達しない場合には、算出精度が低下
してしまう。
【０００９】更に、サイズの大きな半導体チップでは、
チップ面積の増加に比例して異物付着の確率が高くなり
異物の無いチップの数が減少する。また、微細化の進展
に伴う高集積化によって半導体チップに搭載する回路の
規模或いは回路の種類が拡大されており、これらの回路
を構成する配線も複雑となるため配線構造がより多層と
なってくるが、配線が多層化することによって異物付着
の確率が高くなり異物の無いチップの数が減少する。こ
れらの減少によって、前述の場合と同様の問題が生じ
る。
チップ面積の増加に比例して異物付着の確率が高くなり
異物の無いチップの数が減少する。また、微細化の進展
に伴う高集積化によって半導体チップに搭載する回路の
規模或いは回路の種類が拡大されており、これらの回路
を構成する配線も複雑となるため配線構造がより多層と
なってくるが、配線が多層化することによって異物付着
の確率が高くなり異物の無いチップの数が減少する。こ
れらの減少によって、前述の場合と同様の問題が生じ
る。
【００１０】本発明の課題は、これらの問題を解決し、
工程ごとの歩留り影響の算出精度を向上させることが可
能な技術を提供することにある。本発明の前記ならびに
その他の課題と新規な特徴は、本明細書の記述及び添付
図面によって明らかになるであろう。
工程ごとの歩留り影響の算出精度を向上させることが可
能な技術を提供することにある。本発明の前記ならびに
その他の課題と新規な特徴は、本明細書の記述及び添付
図面によって明らかになるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。半導体装置として機能する複数の
半導体チップを一括して形成するために、順次処理を行
なう複数の工程を有する半導体装置の製造方法におい
て、前記工程の少なくとも一部である複数の工程後に欠
陥検査を行い、検出された欠陥の位置する半導体チップ
を特定し、夫々の半導体チップについて欠陥の数を各検
査ごとに集計した累積欠陥マップを作成し、夫々の半導
体装置について特性試験を行い、良品チップと不良品チ
ップとの選別を行い、その判定結果と前記累積欠陥マッ
プとに基づいて、欠陥の検出されなかったチップの歩留
りを算出し、この歩留りと累積欠陥マップとから歩留り
影響の高い工程を抽出する。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。半導体装置として機能する複数の
半導体チップを一括して形成するために、順次処理を行
なう複数の工程を有する半導体装置の製造方法におい
て、前記工程の少なくとも一部である複数の工程後に欠
陥検査を行い、検出された欠陥の位置する半導体チップ
を特定し、夫々の半導体チップについて欠陥の数を各検
査ごとに集計した累積欠陥マップを作成し、夫々の半導
体装置について特性試験を行い、良品チップと不良品チ
ップとの選別を行い、その判定結果と前記累積欠陥マッ
プとに基づいて、欠陥の検出されなかったチップの歩留
りを算出し、この歩留りと累積欠陥マップとから歩留り
影響の高い工程を抽出する。
【００１２】上述した本発明によれば、各半導体チップ
について欠陥の数を各検査ごとに集計した情報を用い
て、統計的な処理により異物のない半導体チップの歩留
りを算出することが可能となり、歩留り影響の算出精度
を向上させ、歩留り影響の高い工程を抽出することがで
きるので、問題のある工程の絞り込みが容易かつ正しい
ものとなり、その工程に対策を施すことによって欠陥低
減、歩留り向上が容易になる。
について欠陥の数を各検査ごとに集計した情報を用い
て、統計的な処理により異物のない半導体チップの歩留
りを算出することが可能となり、歩留り影響の算出精度
を向上させ、歩留り影響の高い工程を抽出することがで
きるので、問題のある工程の絞り込みが容易かつ正しい
ものとなり、その工程に対策を施すことによって欠陥低
減、歩留り向上が容易になる。
【００１３】以下、本発明の実施の形態を説明する。な
お、実施の形態を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。
お、実施の形態を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。
【００１４】
【発明の実施の形態】（実施の形態１）本実施の形態の
半導体装置の製造方法について、図１に示す多層配線の
形成を例として説明する。この多層配線構造では、半導
体基板１主面に形成されたＦＥＴ（Field EffectTransi
stor）２等の素子を１層目の層間絶縁膜３によって覆
い、この層間絶縁膜３の所定領域を開口してプラグ４を
形成し、このプラグ４と接続させて配線層５を形成し
て、１層目の配線構造を形成する。
半導体装置の製造方法について、図１に示す多層配線の
形成を例として説明する。この多層配線構造では、半導
体基板１主面に形成されたＦＥＴ（Field EffectTransi
stor）２等の素子を１層目の層間絶縁膜３によって覆
い、この層間絶縁膜３の所定領域を開口してプラグ４を
形成し、このプラグ４と接続させて配線層５を形成し
て、１層目の配線構造を形成する。
【００１５】本実施の形態では、図２に示すように、層
間絶縁膜３、プラグ４、配線層５の各成膜工程の夫々に
ついて異物の検査を行なう。異物の検査としては、例え
ば、レーザ光を照射して付着異物による散乱光を検出す
る方法がある。この方法によれば、偏光効果を利用して
異物とパターンとの識別を行なうことができる。異物検
査の結果は、測定された異物の位置を基に付着した半導
体チップを特定し異物データとして保存しておく。
間絶縁膜３、プラグ４、配線層５の各成膜工程の夫々に
ついて異物の検査を行なう。異物の検査としては、例え
ば、レーザ光を照射して付着異物による散乱光を検出す
る方法がある。この方法によれば、偏光効果を利用して
異物とパターンとの識別を行なうことができる。異物検
査の結果は、測定された異物の位置を基に付着した半導
体チップを特定し異物データとして保存しておく。
【００１６】続いて、配線層５を２層目の層間絶縁膜６
によって覆い、この層間絶縁膜６の所定領域を開口して
プラグ７を形成し、このプラグ７と接続させて配線層８
を形成して、２層目の配線構造を形成する。２層目の配
線構造についても１層目と同様に、層間絶縁膜６、プラ
グ７、配線層８の各成膜工程の夫々について異物の検査
を行なう。
によって覆い、この層間絶縁膜６の所定領域を開口して
プラグ７を形成し、このプラグ７と接続させて配線層８
を形成して、２層目の配線構造を形成する。２層目の配
線構造についても１層目と同様に、層間絶縁膜６、プラ
グ７、配線層８の各成膜工程の夫々について異物の検査
を行なう。
【００１７】このような配線構造の形成及び異物検査
を、３層目の層間絶縁膜９、プラグ１０、配線層１１、
４層目の層間絶縁膜１２、プラグ１３、配線層１４、５
層目の層間絶縁膜１５、プラグ１６、配線層１７と繰り
返し、保護絶縁膜１８で全面を覆って、図１に示す５層
の多層配線構造が形成されている。
を、３層目の層間絶縁膜９、プラグ１０、配線層１１、
４層目の層間絶縁膜１２、プラグ１３、配線層１４、５
層目の層間絶縁膜１５、プラグ１６、配線層１７と繰り
返し、保護絶縁膜１８で全面を覆って、図１に示す５層
の多層配線構造が形成されている。
【００１８】このように、本実施の形態の製造方法で
は、半導体装置として機能する複数の半導体チップを一
括して形成するために、順次処理を行なう複数の工程を
有しており、前記工程の少なくとも一部である複数の工
程後に欠陥検査を行い、検出された欠陥の位置する半導
体チップを特定し、夫々の検査の異物データから、その
工程までに検出された異物の数を、夫々のチップについ
て集計した累積異物マップを作成する。
は、半導体装置として機能する複数の半導体チップを一
括して形成するために、順次処理を行なう複数の工程を
有しており、前記工程の少なくとも一部である複数の工
程後に欠陥検査を行い、検出された欠陥の位置する半導
体チップを特定し、夫々の検査の異物データから、その
工程までに検出された異物の数を、夫々のチップについ
て集計した累積異物マップを作成する。
【００１９】配線構造がすべて形成されたウェハは、個
別の半導体チップに分離するダイシングに先立って、形
成された回路の特性等を測定する特性試験が行なわれ
る。通常、特性試験では、ウェハの前記素子形成領域に
形成された回路と接続した信号用のパッドにプローブと
呼ばれる針状の接触子の先端を接触させて、プローブを
前記回路に電気的に導通させ、プローブの後端に取り付
けた同軸ケーブル或いはマイクロストリップライン等の
伝送線路によってプローブを測定装置に接続し、前記回
路と測定装置との間で信号の伝送を行なうことによって
測定が行なわれ、一定の規格を満たしている良品チップ
と満たしていない不良品チップとを選別している。
別の半導体チップに分離するダイシングに先立って、形
成された回路の特性等を測定する特性試験が行なわれ
る。通常、特性試験では、ウェハの前記素子形成領域に
形成された回路と接続した信号用のパッドにプローブと
呼ばれる針状の接触子の先端を接触させて、プローブを
前記回路に電気的に導通させ、プローブの後端に取り付
けた同軸ケーブル或いはマイクロストリップライン等の
伝送線路によってプローブを測定装置に接続し、前記回
路と測定装置との間で信号の伝送を行なうことによって
測定が行なわれ、一定の規格を満たしている良品チップ
と満たしていない不良品チップとを選別している。
【００２０】本実施の形態の不良解析では、こうした特
性試験の判定結果と累積欠陥マップとを参照して、各チ
ップごとの異物の数と歩留りとを比較し、異物の数ごと
に歩留りを算出する。図３に示すのはチップ当たりの異
物の数とその歩留りとの関係を示すグラフであり、現実
的に問題となる異物の比較的少ない領域では、良好な相
関関係が見られている。
性試験の判定結果と累積欠陥マップとを参照して、各チ
ップごとの異物の数と歩留りとを比較し、異物の数ごと
に歩留りを算出する。図３に示すのはチップ当たりの異
物の数とその歩留りとの関係を示すグラフであり、現実
的に問題となる異物の比較的少ない領域では、良好な相
関関係が見られている。
【００２１】このことから、例えば異物なしチップの数
が少ない場合であっても、異物のあるチップのデータか
らの相関性によって、異物なしチップの歩留りを精度良
く算出することが可能となる。
が少ない場合であっても、異物のあるチップのデータか
らの相関性によって、異物なしチップの歩留りを精度良
く算出することが可能となる。
【００２２】また、累積異物マップから１つだけ異物が
検出されたチップのデータを抽出し、その歩留りを算出
する。このデータではその工程でのみ異物が付着したこ
とから異物の影響が直接的に歩留りに反映するため、歩
留りに影響する異物が付着した工程を特定し、各工程の
異物による歩留りへの影響を高精度に算出することがで
きる。
検出されたチップのデータを抽出し、その歩留りを算出
する。このデータではその工程でのみ異物が付着したこ
とから異物の影響が直接的に歩留りに反映するため、歩
留りに影響する異物が付着した工程を特定し、各工程の
異物による歩留りへの影響を高精度に算出することがで
きる。
【００２３】また、このようにして算出した異物なしチ
ップのデータから、前述した特開平２０００−２２３３
８５号公報にも記載されているように、各検査までの異
物無チップの歩留りから各工程での歩留り影響度を算出
することができる。異物検査と直前の異物検査との間の
製造工程の歩留り影響度は、１−（直前検査までの異物
なしチップの歩留り／各検査までの異物なしチップの歩
留り）となる。
ップのデータから、前述した特開平２０００−２２３３
８５号公報にも記載されているように、各検査までの異
物無チップの歩留りから各工程での歩留り影響度を算出
することができる。異物検査と直前の異物検査との間の
製造工程の歩留り影響度は、１−（直前検査までの異物
なしチップの歩留り／各検査までの異物なしチップの歩
留り）となる。
【００２４】通常は、いったん付着した異物はなくなら
ないため、製造工程が進むにつれて、異物が発生するチ
ップの累積個数が減少することはない。従って、異物無
チップの個数は変化しないか、減少するから、異物無チ
ップの歩留りは、異物検査が進むにつれて上昇してい
く。従って、異物の発生個数が多いほど、歩留り影響度
は値が大きくなり、このことから、異物検査毎の、従っ
て、膜形成の製造工程の歩留りに対する影響の度合いが
定量的にわかることになる。
ないため、製造工程が進むにつれて、異物が発生するチ
ップの累積個数が減少することはない。従って、異物無
チップの個数は変化しないか、減少するから、異物無チ
ップの歩留りは、異物検査が進むにつれて上昇してい
く。従って、異物の発生個数が多いほど、歩留り影響度
は値が大きくなり、このことから、異物検査毎の、従っ
て、膜形成の製造工程の歩留りに対する影響の度合いが
定量的にわかることになる。
【００２５】このようにして、異物検査が行なわれるご
との歩留り影響度を算出することにより、異物検査ごと
の歩留りに対する影響度を定量的に知ることができる。
算出した影響度は、歩留り影響度の大きい順に異物検査
を整列したテーブルを作成し、異物対策優先順位リスト
とする、或いは各異物検査に対するグラフとして、どの
製造工程から異物対策を優先して対策すべきかを知るこ
とができるようにすることもできる。
との歩留り影響度を算出することにより、異物検査ごと
の歩留りに対する影響度を定量的に知ることができる。
算出した影響度は、歩留り影響度の大きい順に異物検査
を整列したテーブルを作成し、異物対策優先順位リスト
とする、或いは各異物検査に対するグラフとして、どの
製造工程から異物対策を優先して対策すべきかを知るこ
とができるようにすることもできる。
【００２６】このようにして、歩留りへの影響が高い工
程が特定できれば、その工程について更に詳細に検査を
行なうことによって、対策すべき工程の絞込みを容易か
つ正確に行なうことができる。従って、特定した欠陥発
生原因に対策を行なうことによって歩留りを向上させる
ことができる。具体的には、詳細調査を行なって、欠陥
発生原因を明らかにし、発塵している装置等が発見され
れば、その対策を行なうことによって歩留りを向上させ
ることができる。
程が特定できれば、その工程について更に詳細に検査を
行なうことによって、対策すべき工程の絞込みを容易か
つ正確に行なうことができる。従って、特定した欠陥発
生原因に対策を行なうことによって歩留りを向上させる
ことができる。具体的には、詳細調査を行なって、欠陥
発生原因を明らかにし、発塵している装置等が発見され
れば、その対策を行なうことによって歩留りを向上させ
ることができる。
【００２７】以上、本発明を、前記実施の形態に基づき
具体的に説明したが、本発明は、前記実施の形態に限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは勿論である。例えば、前述
の説明では配線構造の形成を例として本発明を説明した
が、順次処理を行なう検査が可能な複数の工程を有する
他の処理に本発明を適用することも可能である。
具体的に説明したが、本発明は、前記実施の形態に限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは勿論である。例えば、前述
の説明では配線構造の形成を例として本発明を説明した
が、順次処理を行なう検査が可能な複数の工程を有する
他の処理に本発明を適用することも可能である。
【００２８】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。 （１）本発明によれば、各半導体チップについて欠陥の
数を各検査ごとに集計した情報を用いて、統計的な処理
により異物のない半導体チップの歩留りを算出すること
が可能となるという効果がある。 （２）本発明によれば、上記効果（１）により、歩留り
影響の算出精度を向上させるという効果がある。 （３）本発明によれば、上記効果（２）により、問題の
ある工程の絞り込みが容易かつ正しいものとなるという
効果がある。 （４）本発明によれば、上記効果（３）により、その工
程に対策を施すことによって欠陥低減、歩留り向上が容
易になるという効果がある。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。 （１）本発明によれば、各半導体チップについて欠陥の
数を各検査ごとに集計した情報を用いて、統計的な処理
により異物のない半導体チップの歩留りを算出すること
が可能となるという効果がある。 （２）本発明によれば、上記効果（１）により、歩留り
影響の算出精度を向上させるという効果がある。 （３）本発明によれば、上記効果（２）により、問題の
ある工程の絞り込みが容易かつ正しいものとなるという
効果がある。 （４）本発明によれば、上記効果（３）により、その工
程に対策を施すことによって欠陥低減、歩留り向上が容
易になるという効果がある。
【図１】本発明の一実施の形態によって製造される半導
体装置の要部を示す縦断面図である。
体装置の要部を示す縦断面図である。
【図２】図１に示す半導体装置の製造方法のフローを部
分的に示す図である。
分的に示す図である。
【図３】異物の数と歩留りとの相関関係を示すグラフで
ある。
ある。
１…半導体基板、２…ＦＥＴ、３，６，９，１２，１５
…層間絶縁膜、４，７，１０，１３，１６…プラグ、
５，８，１１，１４，１７…配線層、１８…保護絶縁
膜。
…層間絶縁膜、４，７，１０，１３，１６…プラグ、
５，８，１１，１４，１７…配線層、１８…保護絶縁
膜。
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Ｆターム(参考） 4M106 AA01 BA01 BA10 CA41 CA70
DA15 DH01 DH31 DJ18
5F033 VV12 XX37
Claims (3)
- 【請求項１】 半導体装置として機能する複数の半導体
チップを一括して形成するために、順次処理を行なう複
数の工程を有する半導体装置の製造方法において、前記
工程の少なくとも一部である複数の工程後に欠陥検査を
行い、検出された欠陥の位置する半導体チップを特定
し、夫々の半導体チップについて欠陥の数を各検査ごと
に集計した累積欠陥マップを作成し、夫々の半導体装置
について特性試験を行い、良品チップと不良品チップと
の選別を行い、その判定結果と前記累積欠陥マップとに
基づいて、欠陥の検出されなかったチップの歩留りを算
出し、この歩留りと累積欠陥マップとから歩留り影響の
高い工程を抽出することを特徴とする半導体装置の製造
方法。 - 【請求項２】 前記欠陥が一つだけ検出された半導体チ
ップのデータから各工程の欠陥による歩留りへの影響を
算出することを特徴とする請求項１に記載の半導体装置
の製造方法。 - 【請求項３】 前記複数の工程が配線構造を形成する工
程であることを特徴とする請求項１又は請求項２に記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001267250A JP2003077972A (ja) | 2001-09-04 | 2001-09-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001267250A JP2003077972A (ja) | 2001-09-04 | 2001-09-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003077972A true JP2003077972A (ja) | 2003-03-14 |
Family
ID=19093406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001267250A Pending JP2003077972A (ja) | 2001-09-04 | 2001-09-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003077972A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009109492A (ja) * | 2007-10-29 | 2009-05-21 | Boeing Co:The | 複合構造の作製中に累積異物指標を求めるための方法およびシステム |
| WO2014168883A1 (en) * | 2013-04-07 | 2014-10-16 | Kla-Tencor Corporation | System and method for the automatic determination of critical parametric electrical test parameters for inline yield monitoring |
-
2001
- 2001-09-04 JP JP2001267250A patent/JP2003077972A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009109492A (ja) * | 2007-10-29 | 2009-05-21 | Boeing Co:The | 複合構造の作製中に累積異物指標を求めるための方法およびシステム |
| WO2014168883A1 (en) * | 2013-04-07 | 2014-10-16 | Kla-Tencor Corporation | System and method for the automatic determination of critical parametric electrical test parameters for inline yield monitoring |
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