CN1306604C - 半导体装置、及其制作方法和薄板相互连线部件 - Google Patents

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Abstract

本发明提供一种具有改进的产品可靠性和高频性能的低分布和重量轻的半导体装置。刚好在电路器件410a和410b的下面配置了多层互连线结构。组成一部分多层互连线结构的夹层绝缘薄膜405由具有范围在1.0到3.7之内的相对电介质常数，和范围在从0.0001到0.02之内的介质损耗正切的一种材料形成。

Description

半导体装置、及其制作方法和薄板相互连线部件
技术领域
本发明涉及一种半导体装置，在这模块上装有半导体芯片，或类似的元件，并连接到互连线基底或类似的基底上，以及制作它们的方法，并也涉及用于半导体装置的薄板互连线部件。
背景技术
诸如蜂窝电话PDA，DVC，DSC或类似电子产品的手提式电子产品的功能迅速增加，这样当这些产品被市场接受时，则必然要求体积小、重量轻。为了满足这些需求，必需要求具有较高集成度的大规模集成电路(LSI)。另一方面，市场也需要更受用户欢迎和方便的这类电子产品，因此，对这些产品需要具有多功能和高性能的LSI。所以，当I/O的数目随LSI的集成度增加而增加时，使封装本身小型化的需求变得更为显著。为了把这两个要求结合到一个产品中，非常需要在较高的器件密度下能用于安装半导体器件的半导体封装的研制。为了解决这些需要，人们积极进行了在封装技术中称之为“芯片尺寸封装”即“芯片级封装”(CSP)的各种研制。
这些封装例子中的一个已知的例子是“球栅阵列”(BGA)。BGA是这样制作的，将半导体芯片安装在用于封装的基底上，在该基底一种树脂模压后，把焊料球形成在它的反面表面上的为利用它们作为外部的端点而设置的区域阵列处。BGA包括平面形状的安装区，因此，有可能相对易于获得封装的小型化。另外，BGA的线路基底板并不需要选用窄间距的技术规格，对BGA来说，对安装技术并不要求较高的精确性，因此，使用BGA，即使在封装本身的成本是颇高的情况下，也可降低用于安装器件的总成本。
图1是BGA图，示出通用的BGA的示意结构。BGA100包括一种结构，在这结构中，LSI芯片102通过粘合层108安装在玻环氧树脂基底106上。LSI芯片102用密封胶树脂110模压。LSI芯片102通过金属线104电连接到玻璃环氧树脂基底106。焊料球112以阵列排列配置在玻璃环氧树脂基底106的背面。BGA 100通过焊料球112装在一块印刷板上。
另一类CSP的例子在JP-A-2002-94,247中描述。更准确地说，Jp-A-2002-94,247揭示了具有一种用于在封装内有高频的LSI的系统内部封装。在该封装中，在一基座基底上形成了多层互连线结构，并在其上形成了诸如用于高频的LSI电路器件(或类似的器件)。多层互连线结构包括一种结构，在这结构中，一片核体基底，一片铜薄片和树脂(或类似的物质)形成叠层结构。
但是，通过使用常规CSP要获得在小型电子产品(或其同类产品)市场上目前所需要的小型化的水平，减小封装的厚度和重量仍然是困难的。这是因为常规CSP包括用于支承芯片的基底。该支承基底的存在增加了整个封装的厚度，所以限制了封装的小型化以及降低厚度和重量。而且，这也限制了它在消散热的能力方面的改善。
有鉴于这些情况，本发明对上面提到的诸问题提出一个解决方案，而本发明的目的就是要提供一种具有改进的产品可靠性和改良的高频性能。
发明内容
为解决上面提到的诸问题的本发明包括下面的结构。
根据本发明提供的半导体装置包括：绝缘树脂层；和装在该绝缘层上的半导体芯片，其中该绝缘树脂层包括埋在其内的已做好图形的互连线，且其中，该绝缘树脂层具有范围在从1.0到3.7之内的相对电介质常数，和范围在0.0001到0.02的介质损耗正切。
根据本发明提供的制作半导体装置的方法，包括：
在基底的表面上设置形成半导体装置的区域；在基底上的形成半导体装置的区域中形成一种层结构，该层结构包括绝缘树脂层和埋在该绝缘树脂层中的已做好图形的互连线；分别把半导体芯片装在该层结构上；在这形成半导体装置的区域中，用绝缘材料模压该半导体芯片；除去基底；暴露出至少一部分已做成图形的互连线；并在形成半导体装置的区域外切割该绝缘树脂并把它们分开成为形成模块的单元来形成半导体装置，其中，绝缘树脂层的材料是具有范围在从1.0到3.7的相对电介质常数和范围在从0.0001到0.02的介质损耗正切的树脂。
根据本发明的薄板互连线部件具有安装半导体芯片的表面和连接互连线基底的表面，且包括：绝缘树脂层；和埋在绝缘树脂层内的已做好图形的互连线，其中至少一部分已做好图形的互连线被暴露在连接互连线基底的表面上，且其中绝缘树脂层具有范围在从1.0到3.7之内的电介质常数和范围在0.0001到0.02之内的介质损耗正切。
本发明使用具有埋在绝缘树脂层中的已做好图形的互连线结构。与诸如BGA或其相似封装的常规CSP不一样，根据本发明的结构不包括用于支承内连一的支承基底，所以通过使用该结构，可以获得还有较低分布且已被减轻重量的封装，而且，具有较低相对电介质常数的线路互连线，可导致提供用于高速数据转换和/或高频电路的改良性质。而且，本发明使用一种结构，在这结构中，把半导体芯片装在已埋在做好图形的互连线的绝缘树脂层的表面上。这就能把由半导体芯片产生的热量通过已做好图形的互连线有效地转移，最后，从其背面较高效地耗散出去，从而提供改良的热耗散能力。换一种方法，本发明也可使用另一种结构，在这结构中，至少一部分已做好图形的互连线暴露在绝缘树脂层的背面表面上，而由于具有这结构可进一步改善热耗散能力。
另外，配置在已做好图形的互连线之间的绝缘树脂层具有范围在从1.0到3.7之内的相对电介质常数和范围在从0.0001到0.02之内的介质损耗正切。除了由于无支承基底结构而获得具有的上述种种优点之外，本结构还提供具有改良的高频性能的半导体装置。更准确地说，在互连线之间的寄生电容被降低而显著地减少了信号损耗。
另外，根据本发明的制作方法提出了具有上述诸性能的半导体装置具备较好工艺稳定性的制作。同时，本制作方法包括：形成在其中埋有已做好图形的互连线的一种层结构；此后，除去该基座；在形成模块的区域外切割部分绝缘树脂层，这部分是不与绝缘树脂层模压的。本结构减少了切割表面的拉毛和/或刀刃的磨损，它们是由基座和/或模压的树脂的切断而引起的。
根据本发明的半导体装置包括诸如LSI芯片和可选择的其它电路器件的半导体芯片，并被装在印刷电路板或其类似的板上。这些芯片可通金属丝焊接，或通过倒装芯片法安装在其上面。当芯片是用倒装芯片法安装在其上时，由于互连线容量的增加而引起的信号延迟就变成显著了，因而，本发明的能有效地解决这问题的特点，可较好地在其中应用。
根据本发明的示例性相对电介质常数和介质损耗正切可以是频率范围在，例如从1MHz或10GHz之内能得到的值，而频率范围在1GHz到10GHz之内能得到更佳的值。以这些值为条件保证得到改良其高频性能。
相对电介质常数较佳的是不高于3.0。具有这个范围的相对电介质常数，当减小模块的尺寸时，可使在互连线之间的寄生电容减小到不会在实际操作时造成磨烦。较佳的介质损耗正切不超过0.003。具有这个范围的介质损耗正切能进一步减小信号损耗。
根据本发明的绝缘树脂层的吸水率可能是等于或小于0.1％。具有这个范围的吸水率，可有效地阻止水从绝缘树脂层的背面通过这绝缘树脂层渗透进半导体芯片。根据本发明的半导体装置包括这种结构，在该结构中，半导体芯片被安装在其中埋有互连线的绝缘树脂层的表面上，因而具有改良的热耗散能力。另一方面，阻止水通过绝缘树脂层渗入半导体芯片是一个关键的技术问题。由于在上面提到的结构使用了具有吸水率为等于或小于0.1％的绝缘树脂层，可有效地防止这种水的渗透。更佳的是，吸水率可等于或小于0.05％。具有这个吸水率，可在制作模块的工艺中有效地阻止半导体芯片的潮湿吸收，特别是在诸如焊接工艺的高温加工中。此外，可根据JIS-K 6911(日本工业标准)来测量吸水率。
本发明可包括这种结构，在该结构中，具有多层结构的、已做好图形的互连线被埋在绝缘树脂层中。具有这种多层互连线的结构除了包括在其上面安装器件之外，还提供给模块具有各种功能。一般，当这多层互连线结构被诸如根据本发明的模块类型的无支承基底模块采用时，要获得高频性能和吸潮特性维持在较高的水平是相当困难的。然而，本发明通过具有特殊性能的绝缘树脂层提供对这种问题的解决方案。
绝缘树脂层的材料较佳的是一种包含环氧树脂，BT(双马来酰亚胺)树脂液晶聚合物或其类似的物质。具有这种树脂的绝缘树脂层，可获得具有改良的高频性能和产品稳定性的半导体装置。
本发明可包括这种结构，在该结构中，已做好图形的互连线的表面粗糙度Ra是等于或小于1μm。具有这个范围的表面粗糙度，由于消除了其趋肤效应引起的影响，所以能提供具有改良的高频性能的模块。例如，当使用铜作为互连线的材料时，在1GHz的趋肤深度约为2μm。因此，只要已做好互连线的表面粗糙度Ra是等于或小于1μm，则可有效地改良高频性能。
本发明可能包括这种结构，在该结构中，用铸模树脂来密封半导体芯片的，并在绝缘树脂层的表面上形成一条赝线。具有这种结构可以改良在绝缘树脂层和铸模树脂之间的粘合。
根据本发明的方法可包括这种结构，在该结构中，包括埋在绝缘树脂层中的已做好图形的互连线的形成该层结构的步骤包括：在基座上面形成绝缘树脂层；在绝缘树脂层中制作连接小孔；形成金属薄膜来填塞该连接小孔；以及有选择地蚀刻该金属薄膜来形成已做好图形的互连线。具有这种结构，可以较佳地形成包括在其内已做好图形互连线的绝缘树脂层。
根据本发明的方法也能包括这种结构，在该结构中，该基座是导电的基座，且通过电解电镀的方法形成至少一部分金属薄膜，在这方法中导电的基座被用作它的一个电极。具有这结构，随着改良的工艺可控性可把金属薄膜形成到所需的厚度。
另外，根据本发明的方法也能包括这种结构，该结构还包括在形成金属层之后，进行一次表面加工来获得不超过1μm的金属层表面粗糙度。具有这种结构，可以较佳地形成已做好图形的互连线与绝缘树脂层有改良的粘合性。
根据本发明，提供一种半导体装置，它包括：绝缘树脂层；和安装在所述绝缘层上的半导体芯片；其中所述绝缘树脂层包括埋在其中的已做好图形的互连线，而其中所述绝缘树脂层的热膨胀系数在从-5到5ppm/℃的范围内。
通过使用上面范围内的热膨胀系数(ppm/℃)材料来制作半导体装置，可以减少在其制作过程中加到半导体装置的各种热滞后作用的影响。因此，减少了构成半导体装置排齐的薄层移动。结果是，可以获得具有改良的高频性能的半导体装置。
根据本发明，提供一种制作半导体装置的方法，它包括：在基底的表面上制作形成半导体装置的区域；在所述基底上的所述形成半导体装置的区域中形成层结构，所述层结构包括绝缘树脂层和埋在所述绝缘树脂层内的已做好电极的互连线；在所述层结构上分别安装半导体芯片；在所述形成半导体装置的区域中，用绝缘材料模压所述半导体芯片；除去所述基底；暴露至少一部分所述已做好图形的互连线；并在所述形成半导体装置的区域外切割所述绝缘树脂并把它们分离成形成模块的单元来形成半导体装置，其中所述绝缘树脂层的膨胀系数是在从-5到5ppm/℃的范围内。
根据本发明，制作具有安装半导体芯片的表面和所述安装芯片表面反面的连接互连线基底表面的薄板互连线部件，它包括：绝缘树脂层；和埋在所述绝缘树脂层内的已做好图形的互连线，其中至少一部分所述已做好图形的互连线暴露在所述连接互连线基底的表面，而其中所述绝缘树脂层的热膨胀系数在从-5到5ppm/℃的范围内。
附图简述
图1是BGA的部分分解图，用来描述BGA的结构；
图2是ISBTM的透视图，用来描述ISBTM的结构；
图3A和3B是BGA和ISBTM的平面图，用来描述BGA和ISBTM的制作过程；
图4A和4B是本发明的一个较佳实施例半导体装置的横截面图，用来描述该半导体装置的结构；
图5A、5B和5C是本发明的一个较佳实施例半导体装置的横截面图，用来描述该半导体装置的制作过程；
图6A和6B是本发明的一个较佳实施例半导体装置的横截面图，用来描述该半导体装置的制作过程；
图7是本发明的一个较佳实施例半导体装置的平面图，用来描述该半导体装置的制作过程；
图8示出在本发明的一示例中制作的无抗焊料层的半导体装置的测定结果；
图9示出在本发明的一示例中制作的有抗焊料层的半导体装置的测定结果；
图10是根据在本发明的一示例中制作的半导体装置多层第一层互连线结构的平面图；
图11是根据在本发明的一示例中制作的半导体装置多层第二层互连线结构的平面图；
图12是根据在本发明的一示例中制作的半导体装置多层结构第一层和第二层互连线结构的交叠图；以及
图13A和13B是本发明的一个较佳实施例半导体装置的横截面图，用来描述具有通过例焊芯片法安装在其上的半导体芯片的半导体装置的结构。
具体实施方式
本发明已开发了称之为ISB(封壳内的集成系统TM)的新型封装。该ISB是独特的无芯体系统内部的封装，这是用于电子电路的一种封装，主要是象半导体无外壳的芯片或类似的片子，它不包括用来支承电路元件的芯体(基座)，而包括已做好图形的铜互连线。在JP-A-2002-110,717中描述了这种系统内部封装的示例。
图2示出ISB结构的一示例的示意图。虽然这图示例性地示出为易于理解ISB全部结构的单一互连层，但实际的ISB包括多个互连线层的层压结构。这ISB包括一种结构，它包括LSI无外壳芯片201，Tr(晶体管)无外壳芯片202，和芯片型CR(电容器，电阻)203，它们通过已做好图形的铜互连线205彼此连接。LSI无外壳芯片201通过金属压焊线204被电连接到电源一直到电极和/或互连线。把导电浆206放在刚好是LSI无外壳芯片201的下面，通过导电浆把ISB安装在印刷板上。整个ISB用诸如由环氧树脂的树脂制成的树脂封装207密封。
这种类型的封装提供下面的好处：(1)因为可在无芯片的结构下安装器件，所以该封装能获得小型化和较低的晶体管，集成电路(IC)和大规模集成电路(LSI)分布；(ii)因为可形成包括能把诸如晶体管，系统LSI，和另外的芯片型电容器和电阻的多种多样器件包封在一个封装中的电子电路，所以能提供较高水平的系统内部封装(SIP)；(iii)因为可把现有的半导体芯片组合起来使用，所以能减少用于开发系统LSI所需的时间；(iv)因为在半导体无外壳芯片的下面无芯体，所以能获得较好的热耗散能力；(v)因为电路互连线是由铜材料做成的且没有芯体，所以能得到具有较低的相对电介质常数的电路互连线，使得能提供在高速数据转换和高频电路中有改良的特性；(vi)因为在这结构中电极是埋在封装中的，所以防止来自电极材料的粒子污染产生；(vii)因为封装尺寸很小，而每只封装的废材料量约为来自典型的64脚SQFP封装所产生的期望废料量的1/10，所以可减少环境负担；(viii)从以前的安装元件用的印刷电路板到新型的包括各种功能的电路板，可得到系统结构的新概念；以及(ix)因为ISB的图形设计是简单的，刚好与印刷电路板的图形设计一样是简单的，所以产品制造商的工程师们可在没有特殊的帮助下来设计ISB的图形。
接着，在下面将描述在用于ISB的制作过程中的优点。图3A和图3B表示在常规CSP的制作过程和根据本发明ISB的制作过程间的比较。图3A示出常规CSP的制作过程。首先，在基座基片上形成框架，且把芯片安装在由框架分隔开的形成器件区域的每个框架中。然后，通过采用一种热凝固的树脂形成用于每个器件的封装，此后，用金属铸模为各自的器件作冲压加工。在这制作过程最后阶段的冲压加工中，这种压加工被设计成在一次冲压中同时切去铸模树脂和基座基底，而切割表面上的打毛或其类似的缺陷变成为一个问题。另外，在冲压加工后产生了大量的废料，因此造成增加环境负担的问题。
另一方面，图3B示出用于IBS的制造过程图。首先，在金属片上形成框架，然后在各自的形成模块区上形成每根已做好图形的互连线，而诸如LSI的电路器件形成在它的二面。接着，对每个模块进行封装加工，然后，沿着有划痕的区域上进行切割加以得到一只产品。在完成封装加工后和划痕加工前，除去位于下面的金属片，所以，在划痕加工中的切割加工过程中只有树脂层被切去。所以，该方法能防止其切割表面的拉毛，从而能改良切割加工的精确度。
对于诸如ISB的没有支承基底的系统内部封装的关键性问题是较佳地设计构成互连线层的绝缘树脂层的性能。不过，这样一种封装的绝缘树脂层与构成常规CSP的支承基底的树脂层具有显著不同的结构和功能，因此，需要用不同于设计浣CSP的设计概念来对它考虑。在这一点上的更多细节将在下面讨论。
诸如BGA或其类似封装的常规CSP的基座基片起着在其上形成半导体芯片及它们的连接电极做基础的基底的作用。诸如机械强度，介电性质等的性能，对基座基底来说是需要的，而除了如上所述的基座基底的必要的功能外，这些性是它的附加的所需性质。就是说，除了一结构必需具备的之外(在该结构中基座基底居于半导体芯片和印刷电路之间)还要进行基座基底的进一步设计。
与此相反，诸如根据本发明模块的没有支承基底的模块需要不同于设计BGA的观点来设计，即使是在应选用哪些类型的树脂作为绝缘树脂的情况下也应这样。根据本发明的绝缘树脂层起着在各自的、已做好图形的并埋在绝缘树脂层之内的互连线间的绝缘层作用。所以，不同程度的所需性质，诸如在树脂和构成已做好图形的互连线的金属薄膜间的粘合性，在金属薄膜之间的区域中寄生电容的减少，其吸水性或类似的性质等，与常规CSP支承基底比，对无支承基底模块来说是必需的。另外，由于诸如无外壳芯片的半导体芯片是直接装在绝缘树脂层的表面上，所以需要严格降低吸水率的水平。
另一方面，对于在高频条件下的应用中，需要构成已做好图形互连线的金属薄膜有平滑的表面。这是因为由于趋肤效应，高频信号会聚于互连线表面附近的一个区域，因此互连线凹凸的表面会干扰信号的传递。与此相反，当增加表面平滑度时，它与邻接绝缘树脂层的粘合性往往变得较差。就是说，高频性能与在互连线和绝缘树脂层之间的关系是折衷协调的关系。所以，关于这些问题应作如何的改善是一关键的技术问题。
图4A和4B示出根据本发明半导体装置的一示例。
示于图4A的半导体装置包括一种多层互连线结构，该结构通过层压由夹层绝缘薄膜405和互连线407构成的多个互连线层而形成的，而电路器件410a和410b形成在它的一表面上。焊料球420配置在多层互连线结构的背面上。该电路器件有一种结构，在该结构中，一种密封胶树脂把410a和410b密封起来。示于图4B的半导体装置还包括设置在添加到示于图4A结构的赝线(pseudo-line)422。赝线422的添加提供了在多层互连线结构和密封胶树脂415之间粘合性的改良。虽然安装示于图4A和4B的电路器件410a的方法使用的是金属线压焊的方法。但是，可使用倒装芯片安装法把电路器件410a安装在其上成面向下的位置，如图13A和13B所示。
这样一种半导体装置具有这种结构，在该结构中，夹层绝缘薄膜405被插在每根横向邻近互连线407之间或在每根纵向邻近互连线407之间。因此，要与门在互连线407和夹层绝缘薄膜405之间提供改良的粘合性，随同ii)在每根横向邻近互连线407之间或在每根纵向邻近互连线407之间减小寄生电容这两点相容是关键的。这里，有鉴于改良高频性能，所以希望要使互连线407具有平滑的表面，更准确地说，例如要提供等于或小于1μm的Ra。在这种场合下，要改良在互连线405和夹层绝缘薄膜407之间的粘合性变得更为困难。
此外，由于半导体装置不包括支承基底，潮湿从多层互连线结构的背面进入在结构上看是易于抵达电路器件410a等等。由于电路器件410a是不用密封封胶树脂密封的无外壳芯片，所以由于潮湿的进入，其性能将有相当大的降低。这就点而论，为了夹层绝缘薄膜405能充分地防止潮湿的渗入，要选择较佳材料是关键的技术问题。
为了解决这些问题，示于图4A的模块可包括具有能满足下面条件的树脂材料的夹层绝缘薄膜405。就是说，在频率范围在1MHz到1GHz时，使用具有范围在从1.0到3.7之内的相对电介质常数和范围在从0.0001到0.02内的介质损耗正切的树脂。树脂材料的相对电介质常数较佳的是等于或小于3.0。具有这范围的相对电介质常数，当模块的尺寸被减小时，在互连线之间的寄生电路可被降低到在实际操作中不会造成问题的程度。介质损耗正切较佳的是可不高于0.003。具有这范围的介质损耗正切，不会进一步减小信号损耗。
用于形成夹层绝缘薄膜405的示例性的材料可以是诸如BT树脂的蜜胺衍生物，液晶聚合物，环氧树脂，PPE树脂，聚酰亚胺树脂，碳氟化合物树脂，酚醛树脂，和诸如聚酰胺双马来酰亚胺的热凝固树脂或其类似的化合物。在它们中间，液晶聚合物，环氧树脂或诸如BT树脂的蜜胺衍生物等等，都有较好的高频特性，可优先地使用。可有选择地对这些树脂添加填充剂和/或添加剂。
示例性的环氧树脂可包括双酚-A树脂，双酚-F树脂，双酚-S树脂，酚醛清漆环氧树脂，甲酚清漆环氧树脂，三酚醛甲烷环氧树脂，脂环族环氧树脂或类似的树脂。
示例性的蜜胺衍生物可包括蜜胺，蜜胺氰脲酸酯，羟甲基蜜胺，(异)氰脲酸，蜜白胺，蜜勒胺，蜜弄胺，琥珀酸胍胺，蜜胺磺酸酯，乙酰胍胺磺酸盐，蜜白胺磺酸酯，蜜胺树脂，BT树脂，氰脲酸，异氰脲酸，并氰脲酸衍生物，诸如蜜胺异氰脲酸，苯并胍胺或乙酰胍胺，胍化合物等等。
示例性液晶聚合物可包括芳香族液晶聚酯，聚酰亚胺，聚酯酰胺或包括其树脂化合物。在它们中间，液晶聚酯或包括液晶聚酯的树脂化合物，具有热阻的良好平衡的性能，加工性能和潮湿吸收，可优先采用。
示例性液晶聚酯可包括，例如，(1)由芳香族的二羧酸，芳香族的二醇和芳香族的羟基羧酸化学反应所得到的复合物；(2)由各种不同的芳香族的羟基羧酸的组合物化学反应所得到的复合物，(3)由芳香族的二羧酸和芳香族的二醇化学反应所得的复合物；(4)由诸如聚乙烯的聚酯和芳香族的羟基羧酸，或类似的化合物化学反应所得到的复合物。换一种方法，芳香族的二羧酸，芳得族的二醇和芳香族的羟基羧酸可被酯衍生物替代。另外，芳香族二羧酸，芳点族二醇和芳香族羟基羧酸也能被复合物替代，其中这些芳香族复合物的苯环被卤素原子，烷基，芳基等取代。
示例性的液晶聚酯的结构重复单元(SRU)可包括由芳族二羧酸衍生出的结构重复单元(示于下面的公式(i)；由芳香族二醇衍生出的结构重复单元(示于下面的公式(ii))；以及由芳香族羟基羧酸衍生去的结构重复单元(示于下面的公式(iii))。
(i)-CO-A1-CO-
(此处A1是具有芳环的二价偶合基)，
(ii)-O-A2-O-
(此处A2是具有芳环的二价偶合基)，以及
(iii)-CO-A3-CO
(此处A3是具有芳环的二价偶合基)。
而且，较佳的是，夹层绝缘薄膜405由具有热膨胀系数在-5到5ppm/℃范围之内的材料构成。通过使用具有上面范围的热膨胀系数的材料来制作半导体装置，能减少在半导体装置制作过程中加给它的各种热滞后影响。因此，减少了组成半导体装置排齐的薄层移动。结果是，可获得具有改良的高频性能的半导体装置。
接着，参考图5A，5B，5C，6A，6B和7，将讨论关于制作无支承基底半导体装置方法的本发明的一较佳实施例。
如图5A所示，导电薄膜402被选择地形成在金属箔400的一个已选择好的表面上。更准确地说，用光致抗蚀剂401镀在金属箔400上，此后，通过电解电镀，把导电薄膜402形成在金属箔表面的暴露部分。导电薄膜402的膜厚，例如，约为1到10μm。由于导电薄膜402最后将成为半导体装置的背面电极，所以较佳的是用金或银来制成导电薄膜，它们与诸如焊料等闪亮材料有较好的粘合性。用作金属薄膜400的基座材料较佳的可以是铜，铝或诸Fe-Ni等的金属合金，这是由于这些金属/合金与闪亮材料有较好的粘合性和较好的电镀能力。虽然在本实施例中的金属箔400的厚度为70μm，但是金属箔的厚度并不特别地受此限制。一般，金属箔的厚度约为10μm到300μm。
接着，如图5A所示，在金属箔400上形成第一层做好图形的互连线。首先，金属箔400用化学抛光来进行其清洁和打毛。然后，在金属箔400上涂敷热凝固树脂来覆盖导电薄膜402的全部表面，而热凝因树脂是用热来固化以获得具有平坦表面的树脂薄膜。接着，通过树脂薄膜形成具有直径约为100μm的通道小孔404来暴露出导电薄膜402。虽然在本实施例中，用于形成通道小孔404的方法是采用二氧化碳激光加工，但是也能采用诸如机械加工，用化学溶液的化学腐蚀，用等离子体的干蚀等其它一些方法。
此后，用准分子激光器照射以除去腐蚀剩留物，而接着，在其整个表面上形成镀铜薄层以此来堵塞通路小孔404。为了避免在通道小孔404边上的台阶上破碎镀铜层，通过下面的工序来进行形成镀铜层的过程：首先，在其全部表面上用化学镀铜来形成具有约0.5μm厚度的薄铜层，然后用电解镀铜来形成具有约20μm总厚度的铜层。通常，在化学镀铜时，常用钯作为催化剂，而在化学镀铜时把催化剂粘附到柔性绝缘基座上的方法，是由下面步骤来完成的：把钯在水溶液中散开做成钯的复合体，把柔性基座浸入该水溶液中使钯复合物粘附到柔性基座的表面，然后对钯复合体去氧化成为金属钯，因此，用来使电镀开始的核就形成在柔性绝缘基座的表面上。通常，为了做好这样操作的准备，用酒精或水来清洗待镀的物件，以除去粘附在表面上油污物。
在形成镀铜层后，要控制好形成条件，以使能提供所需要的表面粗糙度即表面波度，并进一步改善其与在稍后将形成的夹层绝缘薄膜的粘合性。例如，当完成化学镀后，可在镀液中加一添加试剂，而此后，用脉冲电流在预定的条件下来进行电解电镀，然后用一种化学溶液来处理其表面以在其平滑的表面上形成精细铜粒的凹凸表面。这就提供了与夹层绝缘薄膜表面的改良的粘合性。为了要较佳地形成精细铜粒的凹凸表面，宁可在化学镀的过程中形成减小颗粒尺寸的铜粒子并造成铜粒子的结晶轴杂乱无序的方向。测量了由类似于本实施例方法形成的镀铜层的凹度和凸度，而其结果约为0.8μm。
此后，如图5B所示，通过光致抗蚀剂的掩膜来腐蚀镀铜薄层以形成铜的互连线407。例如，可把一种化学腐蚀剂溶液喷射到其未被抗蚀剂覆盖的暴露部分，以腐蚀掉不要铜箔的部分，从而形成做好图形的互连线，可用的抗腐蚀剂可以是能在普通的印刷板上使用的抗腐蚀剂材料，而这种抗蚀剂可由：用抗蚀油墨进行丝网印刷制作工艺；或层压光灵敏干膜，用作在铜箔上的抗腐蚀剂并在其上再涂敷光掩膜来形成，这掩膜能透视相当于电导互连线形状的透射形状的光，此后，用紫外光对它曝光，然后，用显影液除去未曝光部分。可用的化学腐蚀剂溶液可以是用在普通印刷电路板上的化学腐蚀剂，诸如氯化铜和盐酸的溶液，氯化铁溶液，硫酸和过氧化氢溶液，过硫化铵溶液等。
重复形成夹层绝缘薄膜405，形成通道小孔，形成通道小孔，形成镀铜薄层和做成镀铜薄层图形的类似生成过程都来形成如图5C所示的多层到连线结构。就是说，形成了包括互连线薄层的层压结构的多层互连线结构，它包括互连线407和互连绝缘薄膜405。
在本实施例中所使用的用作夹层绝缘薄膜405的材料是没有填料的液晶混合物。用于本实施例的液晶聚合物具有范围在从1.0到3.7之内的相对电介质常数，范围在从0.0001到0.02之内的介质损耗正切以及等于或小于0.1％的吸水率。虽然在本实施例中使用了液晶聚合物，但也可用诸如环氧树脂，BT树脂等的其它材料。
接着，如图6A所示，安装电路器件410a和410b。首先，在多层已做好图形的互连线表面上形成抗焊料层408。用作抗焊料层408的示例性材料可以是：诸如环氧树脂的树脂，丙烯酸树脂，尿烷树脂，聚酰亚胺树脂等以及它们的混合物；或在上面提到的具有混合在其中无机填料的树脂，无权填料包括碳黑、氧化铝，氧化铝，氧化硼，氧化锡，氧化铁，氧化铜，滑石，云母，高岭土，碳酸钙，硅石，氧化钛等。在本实施例中使用了在其内具有填料的环氧树脂。
于是把电路器件410a和410b安装到抗焊料层408的表面上，而电路器件410a通过金丝412电连接到互连线407，此后，把它们用绝缘树脂415模压。电路器件410a和410b可以是诸如晶体管，两极管，IC芯片等的半导体器件，或诸如芯片式电容器，芯片式电阻等的无源器件。另外，也可以诸如CSP，BGA等的面向下型的半导体器件装在其上。在示于图6A的结构中，电路器件410a是无外壳晶体管芯片，而电路器件410b是芯片式电容器。把这些器件用诸如焊料等的闪亮材料焊到抗焊料层408。电路器件410b通过通道小孔连接到互连线407。换一种方法，该器件可不用焊料，而通过粘合剂结合到那里去，在这种场合下，也可使用一种没有抗焊料层408的结构。对每个电路器件的模压过程是通过用金属铸模对多个装在金属筑400上的模块同时进行的。这样一种工艺可以通过转移模压，注入模压，罐封工艺或浸入工艺来进行。可用的树脂材料可以是：用于转移模压或罐封模压工艺的诸如环氧树脂的热凝固树脂，以及用于注入模压的诸如聚酰亚胺树脂和聚亚苯基硫醚等的热塑性树脂。
此外，如图8B所示，把金属箔400从多层互连线结构除去，并将焊料球形成在其背面上。可通过抛光，研磨，腐蚀，用激光等使金属挥散。在本实施例中所使用的方法如下。用抛光装置对金属箔400的整个表面抛光，或用研磨装置研磨去掉约50μm，而残留的金属箔400通过化学湿腐蚀用化学法腐蚀掉。用另一种方法，把整块金属箔400用化学湿腐蚀除去。具备这些加工，就可制作这结构，在这个结构中，第一互连线407的背面暴露在其上具有电路器件的表面之对面表面上。这样，就在本实施例中获得了模块的平坦背侧表面，因此，获得了涉及制作过程的一个有利效果，在该效果中，在半导体装置的安装阶段，模块可用焊料等的表面涨力水平地移动，从而在没有困难的情况下提供自对准。接着，在暴露的导电薄膜402上涂上一层诸如焊料的导电材料薄膜来形成焊料球420，从而完成半导体装置。
金属箔400起到支承基底的作用，一直到完成金属箔400的除去工艺时为止。在电解电镀过程中形成互连线407时，金属箔也可用作电极。同时，当用密封胶树脂415进行模压过程时，金属箔400改善把它转移到金属铸模和把它安装到金属铸模的操作能力。
然后。通过切割工艺，密封胶树脂415被各自的半导体装置分离。图7是描述切割方法的图。多个形成半导体装置的区域配置在绝缘树脂层455上形成了一个行列的形状。具有形成在其上的，未做好图形互连465的绝缘树脂层455的诸部分包括暴露的绝缘树脂460。由于切割过程是沿着切割线490进行的，所以只是绝缘树脂被切割，因此防止了由金属箔的切割和/或铸模树脂的切割而造成的切割表面拉毛和/或刀刃的磨损。应注意，由于在本实施例中使用对准记号470，所以可迅速而又精确找到切割线的位置。在诸如BGA等的常规CSP中，使用了通过采用金属铸模把模块冲压出来的方法。另一方面，本实施例使用通过切割工艺切割出绝缘树脂来获得模块，因此，可以获得有关制作工艺方面的相当多的优点。
可以通过采用上面提及的诸工艺制作无支承基底的半导体装置。半导体装置除了用上面实施例中描述的方法之外，还可用其它的方法来制作。例如，可使用在金属箔400的两侧都形成模块的方法。
示例1
在第一示例中评估了用于半导体装置绝缘树脂的高频性能。用于评估的样品是通过配置一根在下面的线，在其上配置夹层绝缘薄膜，配置一根在其上面的线，并提供一夹层连接栓，该栓把在下面的线连接到在上面的线以形成一种结构来制作的。制备了两种类型的样品：一种是包括在不插入抗焊料层的情况下，直接配置在其上的密封胶树脂层；而另一种则是包括通过抗焊料层配置在上面线上的密封胶树脂层。互连线由镀铜薄膜制成，而在下面层和在上面层这两者的尺寸都是：宽为90μm和长为10mm。铜薄膜的表面粗糙度Ra为0.8μm。
制作了下面的包括不同树脂材料的夹层绝缘薄膜的样品1和样品2。
样品1：全部是芳香族聚酯液晶聚合物(在日本大阪用商业名称“Vecxtar”，可从市场上购到)；以及
样品2：玻璃环氧(FR-4)
图8示出对没有抗焊料层的互连线结构的评估结果。图9示出对有抗焊料层的互连线结构的评估结果。在这两个例子中，使用液晶聚合物的互连线结构都呈现出较低的损耗。例如，对没有抗焊料层的结构，样品1显示在不高于0.2dB/cm(在5GHz时)插入损耗的较好性能。
示例2
用示于图5A、5B、5C、6A、6B和7相似的工艺制作了具有双互连线结构的半导体装置。在互连线结构的上层表面上配置LSI芯片，CR芯片，TR芯片等。使用铜作为互连线的材料。用在本示例中使用同样工艺形成的铜薄膜表面粗糙度Ra为0.8μm。用作夹层绝缘薄膜的材料示于表1，而制备了三种类型的样品(样品第1到3号)。
表1
 编号     1     2     3
 树脂类型   液晶聚合物     环氧树脂     BT树脂
 电介质常数   2.85(1Gz)     3.6，3.7(1MHz)     3.4(1GHz)
 介质耗损正切   0.0025(1GHz)     0.003，0.006(1MHz)     0.003(1GHz)
 玻璃转变温度   205     230     220
 铜箔剥落试验(18或35μm)KN/m   0.9     1.4     1.5
 吸水率   0.04     0.1
 制造商   KURARAY     SUMITOMOBAKELITE     MITSUBISHIGAS CHEMICAL
  产品名称   Vecstar     ELC-4778GS     HL950K-SK
样品的互连线结构示于图10到12。图10示出第一层互连线，图11示出第二层互连线，而图12则示出对其层压结构的交叠图。在这些图中，圆圈对应于在其中形成夹层连接栓的部分。评估和确认了所获得的样品具有改良的高频性能。
示例3
在本示例中评估了用于半导体装置的绝缘树脂的高频性能，在该绝缘树脂中，具有不同热膨胀系数，在下面描述的全部芳香族聚酯液晶聚合物被用作夹层绝缘薄膜来绝缘。用于评估的样品是通过配置在下面的一根线，在其上配置夹层绝缘薄膜，配置一根在其上面的线，并提供一夹层连接栓，该栓把在下面的一根线连接到在上面的一根线来制作的。
样品3：全部是芳香族聚酯液晶聚合物，在日本大阪用商业名称“VecstarFA”，可从市场上购列，热膨胀系数：-5(ppm/℃)；
样品4：全部是芳香族聚酯液晶聚合物，在日本大阪用商业名称“VecstarDC”可从市场买到，热膨胀系数：5(ppm/℃)；以及
样品5：全部是芳香族聚酯液晶聚合物，在日本大阪用商业名称“VecstarCTS”可从市场买到，热膨胀系数：18(ppm/℃)。此处，热膨胀系数在30℃到50℃用TMA(热机械分析)测量。
所有这些样品具有良好的高频性能，特别是，样品3和4具有改良的高频性能。
如上所述，本发明使用了特殊的绝缘树脂层，因此，获得了具有显著地改良的诸如高频性能的半导体装置。

Claims (20)

1.一种半导体模块，其特征在于，包括：
绝缘树脂层；和
半导体芯片，安装在所述绝缘层上；
其中所述绝缘树脂层包括埋在其中的已做好图形的互连线，
其中所述绝缘树脂层具有范围在从1.0到3.7之内的相对电介质常数，和范围在从0.0001到0.02之内的介质损耗正切，以及
其中所述已做好图形的互连线的表面粗糙度Ra为等于或小于1μm。
2.如权利要求1所述的半导体模块，其特征在于，所述绝缘树脂层的吸水率为等于或小于0.1％。
3.如权利要求1所述的半导体模块，其特征在于，所述绝缘树脂层包括具有埋在其中的多层结构的、已做好图形的互连线。
4.如权利要求1所述的半导体模块，其特征在于，所述绝缘树脂层包含液晶聚合物，环氧树脂或BT树脂。
5.如权利要求1所述的半导体模块，其特征在于，所述半导体芯片是安装在所述绝缘层的倒装芯片。
6.一种半导体模块，其特征在于，包括：
绝缘树脂层；和
装在所述绝缘层的半导体芯片；
其中所述绝缘树脂层包括埋地其中的已做好图形的互连线，
其中所述绝缘树脂层的热膨胀系数是在从-5到5ppm/℃的范围之内，以及
所述已做好图形的互连线的表面粗糙度Ra为等于或小于1μm。
7.一种制作半导体模块的方法，其特征在于，包括：
在基底的一个表面上设置形成半导体模块的区域；
在所述基底上的形成半导体模块的区域中，形成一种层结构，所述层结构包括绝缘树脂层和埋在所述绝缘树脂层中的已做好图形的互连线，使所述已做好图形的互连线的表面粗糙度Ra为等于或小于1μm；
在所述层结构上分别安装半导体芯片；
在所述形成半导体模块的区域中，用绝缘材料模压所述半导体芯片；
除去所述基底；
暴露至少一部分所述已做好图形的互连线；以及
在所述形成半导体模块的区域外，切割所述绝缘树脂并把它们分开成为形成模块的单元来形成半导体模块，
其中所述绝缘树脂层的材料是一种具有范围在从1.0到3.7之内的相对电介质常数和范围在0.0001到0.02之内的介质损耗正切的树脂。
8.如权利要求7所述的方法，其特征在于，所述绝缘树脂层的材料是一种具有吸水率为等于或小于0.1％的树脂。
9.如权利要求7所述的方法，其特征在于，所述形成该层结构包括把具有多层结构的所述已做好图形的互连线埋入所述绝缘树脂层中。
10.如权利要求7所述的方法，其特征在于，所述形成绝缘树脂层的材料是一种含有液晶聚合物，环氧树脂或BT树脂的树脂。
11.如权利要求7所述的方法，其特征在于，所述形成该层结构包括：
在所述基底的上面形成所述绝缘树脂层；
在所述绝缘树脂层中设置连接孔；
形成金属薄膜来填塞所述连接孔；以及
有选择地腐蚀所述金属薄膜以形成所述做好图形的互连线。
12.如权利要求11所述的方法，其特征在于，所述基底是导电基底，且其中至少一部分所述金属薄膜是通过电解电镀法形成的，在该方法中，利用所述导电基底作为其一个电极。
13.如权利要求11所述的方法，其特征在于，还包括：
在形成金属薄膜后进行一次表面加工以获得所述金属薄膜的表面粗糙度Ra等于或小于1μm。
14.如权利要求7所述的方法，其特征在于，所述在该层结构上安装半导体芯片包括在所述层结构上倒焊芯片法来安装半导体芯片。
15.一种制作半导体模块的方法，其特征在于，包括：
在基底的表面上，设置形成半导体模块的区域；
在所述基底上的所述形成半导体模块的区域中，形成一种层结构，所述层结构包括绝缘树脂层和埋在所述绝缘树脂层中的已做好图形的互连线，使所述已做好图形的互连线的表面粗糙度Ra为等于或小于1μm；
在所述层结构上分别安装半导体芯片；
在所述形成半导体模块的区域中，用绝缘材料模压所述半导体芯片；
除去所述基底；
暴露至少一部分所述已做好图形的互连线，以及
在所述形成半导体模块的区域外，切割所述绝缘树脂并把它们分开成为形成模块的单元来形成半导体模块，
其中所述绝缘树脂层的热膨胀系数是在从-5到5ppm/℃的范围之内。
16.一种薄板互连线部件，它具有安装半导体芯片的表面和连接互连线基底的表面，这个表面是在所述安装芯片的表面的对面，其特征在于，包括：
绝缘树脂层；和
埋在所述绝缘树脂层内的已做好图形的互连线，
其中至少一部分所述已做好图形的互连线被暴露在所述互连线连接基底的表面上，以及
其中所述绝缘树脂层具有范围在1.0到3.7之内的相对电介质常数和范围在从0.0001到0.02之内的介质损耗正切，以及
其中所述已做好图形的互连线的表面粗糙度Ra为等于或小于1μm。
17.如权利要求16所述薄板互连线部件，其特征在于，所述绝缘树脂层的吸水率为等于或小于0.1％。
18.如权利要求16所述薄板互连线部件，其特征在于，所述具有多层结构的、已做好图形的互连是埋在所述绝缘树脂层中。
19.如权利要求16所述薄板互连线部件，其特征在于，所述绝缘树脂层含有液晶聚合物，环氧树脂或BT树脂。
20.一种薄膜互连线部件，它具有安装半导体芯片的表面和连接互连线基底的表面，这个表面是在所述安装芯片的表面的对面，其特征在于，包括：
绝缘树脂层；和
埋在所述绝缘树脂层中的已做好图形的互连线，
其中至少一部分所述已做好图形的互连线被暴露在连接互连线基底的表面上，
其中所述绝缘树脂层的热膨胀系数为从-5到5ppm/℃的范围之内，以及
所述已做好图形的互连线的表面粗糙度Ra为等于或小于1μm。
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Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005071735A1 (ja) 2004-01-22 2005-08-04 Bondtech Inc. 接合方法及びこの方法により作成されるデバイス並びに接合装置
JP2006140192A (ja) * 2004-11-10 2006-06-01 Matsushita Electric Ind Co Ltd 電子回路装置
US7524701B2 (en) * 2005-04-20 2009-04-28 International Rectifier Corporation Chip-scale package
JP4771552B2 (ja) * 2005-10-05 2011-09-14 Ｊｘ日鉱日石金属株式会社 ２層フレキシブル基板
JP2007173371A (ja) * 2005-12-20 2007-07-05 Shinko Electric Ind Co Ltd フレキシブル配線基板の製造方法及び電子部品実装構造体の製造方法
JP4969885B2 (ja) * 2006-03-29 2012-07-04 株式会社東芝 高周波モジュール
JP2007294863A (ja) * 2006-03-31 2007-11-08 Sanyo Electric Co Ltd 回路装置
US7981703B2 (en) * 2007-05-29 2011-07-19 Occam Portfolio Llc Electronic assemblies without solder and methods for their manufacture
JP2009099591A (ja) * 2007-10-12 2009-05-07 Toshiba Corp 固体撮像素子及びその製造方法
KR20090067744A (ko) * 2007-12-21 2009-06-25 엘지전자 주식회사 연성 필름
KR100896439B1 (ko) * 2007-12-26 2009-05-14 엘지전자 주식회사 연성 필름
KR100947607B1 (ko) 2007-12-27 2010-03-15 엘지전자 주식회사 연성 필름
KR100939550B1 (ko) * 2007-12-27 2010-01-29 엘지전자 주식회사 연성 필름
KR100889002B1 (ko) * 2007-12-27 2009-03-19 엘지전자 주식회사 연성 필름
KR101054433B1 (ko) * 2007-12-27 2011-08-04 엘지전자 주식회사 연성 필름 및 그를 포함하는 표시장치
KR100947608B1 (ko) * 2007-12-28 2010-03-15 엘지전자 주식회사 연성 필름
US8604624B2 (en) * 2008-03-19 2013-12-10 Stats Chippac Ltd. Flip chip interconnection system having solder position control mechanism
JP2010010644A (ja) 2008-05-27 2010-01-14 Toshiba Corp 半導体装置の製造方法
US7816779B2 (en) * 2008-07-02 2010-10-19 Intel Corporation Multimode signaling on decoupled input/output and power channels
JPWO2010013611A1 (ja) * 2008-07-30 2012-01-12 住友ベークライト株式会社 無電解銅メッキ方法、プリント配線板、プリント配線板製造方法、半導体装置
TWI384597B (zh) * 2009-04-09 2013-02-01 Advanced Semiconductor Eng 封裝結構及封裝其之封膠模組與封膠模具
CN101859690B (zh) * 2009-04-10 2012-09-05 日月光半导体制造股份有限公司 封装结构及封装其的封胶模块与封胶模具
US8278214B2 (en) * 2009-12-23 2012-10-02 Intel Corporation Through mold via polymer block package
JP2011204765A (ja) * 2010-03-24 2011-10-13 Toshiba Corp 半導体装置の製造方法及び半導体装置
CN102254857B (zh) * 2010-05-18 2015-11-25 异基因开发有限责任公司 半导体工艺及结构
JP5487010B2 (ja) * 2010-05-27 2014-05-07 日本発條株式会社 回路基板用積層板及び金属ベース回路基板
US8127979B1 (en) * 2010-09-25 2012-03-06 Intel Corporation Electrolytic depositon and via filling in coreless substrate processing
US8867219B2 (en) * 2011-01-14 2014-10-21 Harris Corporation Method of transferring and electrically joining a high density multilevel thin film to a circuitized and flexible organic substrate and associated devices
US20120286416A1 (en) * 2011-05-11 2012-11-15 Tessera Research Llc Semiconductor chip package assembly and method for making same
KR101983420B1 (ko) * 2011-12-12 2019-05-29 미쓰비시 마테리알 가부시키가이샤 파워 모듈용 기판, 히트 싱크가 형성된 파워 모듈용 기판, 파워 모듈, 플럭스 성분 침입 방지층 형성용 페이스트 및 접합체의 접합 방법
WO2014092826A1 (en) * 2012-12-12 2014-06-19 Empire Technology Development Llc Nano-encapsulating polymers with high barrier properties
TWI474417B (zh) * 2014-06-16 2015-02-21 Phoenix Pioneer Technology Co Ltd 封裝方法
TW201640590A (zh) * 2015-05-04 2016-11-16 矽品精密工業股份有限公司 電子封裝件及其製法
CN106356355B (zh) * 2015-07-15 2020-06-26 恒劲科技股份有限公司 基板结构及其制作方法
WO2017034958A1 (en) * 2015-08-21 2017-03-02 Corning Incorporated Glass substrate assemblies having low dielectric properties
JPWO2017038110A1 (ja) * 2015-08-28 2018-06-07 日立化成株式会社 半導体装置及びその製造方法
JP6728760B2 (ja) * 2016-02-25 2020-07-22 味の素株式会社 支持体付き樹脂シート
DE102016122810A1 (de) * 2016-11-25 2018-05-30 Osram Opto Semiconductors Gmbh Bauteil mit einem lichtemittierenden halbleiterchip
CN106684057B (zh) * 2016-12-30 2019-10-22 华为技术有限公司 芯片封装结构及其制造方法
KR102077455B1 (ko) * 2017-07-04 2020-02-14 삼성전자주식회사 반도체 장치
US11450598B2 (en) * 2020-07-28 2022-09-20 Qualcomm Incorporated Package including a substrate with high resolution rectangular cross-section interconnects

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08153821A (ja) * 1994-11-29 1996-06-11 Shin Etsu Polymer Co Ltd 半導体素子接続用配線基板および半導体素子接続構造
CN1125218A (zh) * 1994-08-30 1996-06-26 住友化学工业株式会社 新的芳酯化合物及其制法，用该化合物的环氧树脂组合物及其覆铜层合体
CN1279157A (zh) * 1999-06-29 2001-01-10 索尼化学株式会社 多层基板

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4601944A (en) * 1985-06-05 1986-07-22 Westinghouse Electric Corp. Polybutadiene-epoxy-anhydride laminating resins
US5120573A (en) * 1988-09-28 1992-06-09 Hitachi, Ltd. Process for producing metal/polyimide composite article
JPH04250683A (ja) 1991-01-25 1992-09-07 Unitika Ltd 熱硬化性樹脂組成物並びにそれを用いたプレプリーグおよび銅張積層板
JPH07302858A (ja) * 1994-04-28 1995-11-14 Toshiba Corp 半導体パッケージ
US5468999A (en) * 1994-05-26 1995-11-21 Motorola, Inc. Liquid encapsulated ball grid array semiconductor device with fine pitch wire bonding
DE19534124A1 (de) * 1995-09-14 1997-03-20 Licentia Gmbh Kathodenstrahlröhre
DE69626747T2 (de) * 1995-11-16 2003-09-04 Matsushita Electric Ind Co Ltd Gedruckte Leiterplatte und ihre Anordnung
TW332334B (en) * 1996-05-31 1998-05-21 Toshiba Co Ltd The semiconductor substrate and its producing method and semiconductor apparatus
JP2000269616A (ja) 1999-03-17 2000-09-29 Kuraray Co Ltd 高周波回路基板
JP3619395B2 (ja) * 1999-07-30 2005-02-09 京セラ株式会社 半導体素子内蔵配線基板およびその製造方法
US6528145B1 (en) * 2000-06-29 2003-03-04 International Business Machines Corporation Polymer and ceramic composite electronic substrates
JP4529262B2 (ja) 2000-09-14 2010-08-25 ソニー株式会社 高周波モジュール装置及びその製造方法
JP2002110717A (ja) 2000-10-02 2002-04-12 Sanyo Electric Co Ltd 回路装置の製造方法
JP2002134864A (ja) 2000-10-24 2002-05-10 Ngk Spark Plug Co Ltd 配線基板及び配線基板の製造方法
US6734567B2 (en) * 2002-08-23 2004-05-11 Texas Instruments Incorporated Flip-chip device strengthened by substrate metal ring
US6764748B1 (en) * 2003-03-18 2004-07-20 International Business Machines Corporation Z-interconnections with liquid crystal polymer dielectric films

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1125218A (zh) * 1994-08-30 1996-06-26 住友化学工业株式会社 新的芳酯化合物及其制法，用该化合物的环氧树脂组合物及其覆铜层合体
JPH08153821A (ja) * 1994-11-29 1996-06-11 Shin Etsu Polymer Co Ltd 半導体素子接続用配線基板および半導体素子接続構造
CN1279157A (zh) * 1999-06-29 2001-01-10 索尼化学株式会社 多层基板

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Publication number Publication date
US7301228B2 (en) 2007-11-27
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US20040140551A1 (en) 2004-07-22

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