CN1285681A - 水平同步信号的锁相环电路 - Google Patents

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Abstract

一种PLL电路即使输入的水平同步信号突然变化,或频率级降低到预定值或更低,或消失,也能避免VCO(5)中的频率出现任何大的变化。该PLL电路包括设置在相位比较器(2)的输出侧的开关(3),以便通过在提供水平同步信号期间连接到AFC滤波器(4)和按照相位差提供相位差电流来控制VCO的输出电压。当Hin信号消失时,比较器不会提供任何相位差电流,也不会使VCO变化。在Hin信号频率较高和较低时,比较器通过提供其时间长度受限制的相位差电流来控制VCO。

Description

水平同步信号的锁相环电路
本发明涉及用于水平同步信号的锁相环电路(PLL)，它包括电压控制振荡器(VCO)和相位比较器。相位比较器把输入的水平同步信号的相位与从VCO反馈的返回信号(RET)的相位加以比较，检测由比较结果获得的相位差值并将其送到VCO。把来自VCO输出的信号的RET信号分频到能够与水平同步信号同步的频率。按照所述相位差的数值，PLL电路锁住这两个相位，以维持同步状态。具体地说，本发明涉及一种即使输入水平同步信号的频率等级恶化到指定值以下的等级或者消失，也能避免VCO输出频率出现任何快速变化的PLL电路。
近年来，应用于输入同步信号宽频率的多扫描显示器已得到普遍应用。这就需要有一种应付这样的要求的用于水平同步信号的PLL电路。这样的PLL电路一般用于电视机等。但是，水平同步信号的输出电路有被频率快速变化损坏的趋势。
这是因为，在驱动水平同步信号的输出电路的脉冲的频率迅速变化的情况下，驱动电路的耐高压的晶体管被击穿。例如，存在这样的情况：频率突然变化大约10％，亦即，水平同步信号快速变化或消失的情况。在这种情况下，PLL电路把频率消失判断为频率大降，并试图瞬间应付这样的变化，以致必须执行频率的急速上升，结果，水平同步信号的输出电路被损坏。
例如，图1所示的这种类型的现有PLL电路把相位比较器101、VCO 102和分频电路103串联起来，形成一个环路。相位比较器101把从Hin端子接收的Hin(水平同步输入)信号的相位与来自分频电路103的RET信号的相位加以比较，并从其中的电荷泵电路向VCO102输出相位差值。在AFC滤波器(用于自动频率控制的滤波器)104也通过端子F连接到VCO102的输入端。采用这样的结构，分频电路103把来自VCO102的输出频率分频至与来自端子Hin的Hin信号相同的频率。此后，通过锁定来维持Hin和RET信号之间的相位同步。
现将参照定时图图2和图1，描述Hin信号输入消失的情况。
正常情况下，Hin和RET信号都被锁定在基本上相等的相位上。相应地，这两种信号波的边沿定时几乎是相等的，于是几乎没有从相位比较器101的电荷泵电路送出的波形，或者是在端子F上极小的脉冲。
另一方面，在尽管存在RET信号却不存在Hin信号的情况下，比较器101在RET信号产生之后，连续地从电荷泵电路向AFC滤波器104提供电流。因而，VCO102将其判定为频率大降，并改变性能，以便急速增大输出频率。结果，水平同步信号的输出电路会被损坏。
为了解决这样的问题，公开了如下建议。例如，日本专利No.2511858公开了在VCO的输入侧补充一个开关。在这种先有技术中，当比较器检测到Hin信号消失或有任何相位差值超过预定值时，该开关把基准电压源连接到VCO上。另一方面，日本未经审查的专利申请书(JP-A)No.H6-253169和No.H6-339043公开了一种在不出现相位差状态下保持中心平均电压或误差容限电压，而在出现任何相位差时提供该电压的方法。
但是，即使补充这样的开关，在从Hin信号消失或出现相位差超过预定值时起直至由该开关操作的切换完成为止的过程中，上述不利现象根本无法消除。这种切换的定时与检测到它们中的任何一个之后该开关的操作对应。因而，上述现有的用于水平同步信号的PLL电路有个问题，就是当Hin信号消失或出现相位差超过预定值时，输出水平同步信号的电路可能被损坏。
其原因如下。即使在没有Hin信号输入或尽管提供了RET信号却出现大延迟的情况下，比较器101响应RET信号的产生，从电荷泵电路连续地向AFC滤波器提供相位差电流。这使来自VCO的输出频率急速变化。而且，即使安装了这样的开关，在上述状态出现之后直至检测到该状态并驱动该开关为止经过的时间内，上述问题仍无法避免。
因此，本发明的目的是提供一种即使没有提供Hin信号或尽管有RET信号输入但出现了大的延迟时仍能避免VCO的信号变化的用于水平同步信号的锁相环(PLL)电路。
按照本发明的用于水平同步信号的锁相环(PLL)电路包括电压控制振荡器(VCO)、相位比较器和开关。相位比较器把输入的水平同步信号的相位与从VCO反馈的返回(RET)信号的相位加以比较，检测由上述比较获得的相位差值，并将其送到VCO。来自VCO的RET信号分频成为与水平同步信号在相位上可比拟的频率。按照该相位差值，PLL电路锁定这些相位，以便维持相位的同步状态。具体地说，在所述比较器的输出侧，在提供水平同步信号期间，一个开关把所述检测到的相位差值连接到VCO。
由于上述配置只在水平同步信号输入的过程中才向VCO提供相位差值，因此即使出现了没有输入水平同步信号这样异常的相位比较状态，VCO接收相位差值也没有关系。用这种状态使VCO判断没有出现相位差，因而VCO的振荡就像此前一样地继续。结果，它就能防止用以驱动电路输出水平同步信号的脉冲的频率突然变化。
还配备有第一延迟电路，所述输入水平同步信号被输入到该第一延迟电路并备有延迟预定的延迟时间、再被发送到相位比较器。因而，能够把具有该延迟时间的相位差值发送到VCO。另外，配备有接收RET信号的第二延迟电路，使RET信号具有其值与所述第一延迟电路的上述延迟时间相同的预定延迟时间、然后被输出到相位比较器。结果，便可能够简化相位比较器中的相位比较电路。
图1表示传统的PLL电路的方框图；
图2示出表示Hin信号突然消失的状态的定时图；
图3表示按照本发明一个实施例的PLL电路的方框图；
图4表示图3中正常状态的定时图；
图5表示图3中Hin信号突然消失的情况下的定时图；
图6表示图3中Hin信号频率突然增大的情况下的定时图；以及
图7表示图3中Hin信号频率突然降低的情况下的定时图。
现将参照附图描述本发明的最佳实施例，以便详细地解释本发明。
参照图3，按照本发明的用于水平同步信号的PLL电路包括延迟电路1和7、带有电荷泵电路的相位比较器2、开关3、连接到端子F的AFC滤波器4、VCO5和分频电路6。
延迟电路1输入Hin(水平同步输入)信号，使之延迟预定的延迟时间，例如，100nsec(毫微秒)，并输出到相位比较器2。延迟电路7输入从分频电路6输出并具有预定的延迟时间的RET(返回)信号、并将其输出到相位比较器2，所以预定的延迟时间与延迟电路1的相同，例如100nsec。
相位比较器2既输入Hin信号又输入RET信号、它们具有分另别由延迟电路1和7给出的相同的100nsec延迟时间，并利用所述信号脉冲的上升沿和下降沿进行比较。然后，相位比较器2输出相位差值，所述相位差值与由来自电荷泵电路的正脉冲和负脉冲引起相位超前或相位滞后的相应的相位差值相同。结果，相位差电流流过与端子F连接的AFC滤波器。
开关3通过端子Hin接收Hin信号，并且只在Hin信号输入期间把相位比较器2的输出连接到VCO5的输入、作为ON(接通)信号。因此，在没有Hin信号输入的情况下，开关3将不会有输出，于是开关3固定在高阻抗状态。
AFC滤波器4通过端子F既连接到开关3的输出端又连接到VCO5的输入端。与相位比较器2通过开关3的输出对应，AFC滤波器4提供准备按照电压波形发送到VCO5的相位差电流。
VCO5根据响应从相位比较器2通过开关3接收的输出信号而提供的电压值调整振荡频率，然后将其输出到分频电路6。分频电路6对VCO5输出的频率进行分频，直至该频率变为与Hin信号相同的频率，然后将其作为RET信号输出到延迟电路7。
通过把延迟电路7的输出信号连接到相位比较器2，相位比较器2的比较结果反映到VCO5，然后PLL电流完成把Hin信号的相位与RET信号的相位同步地锁定。
参照图3和4，描述相位正常锁定的正常情况。
在图3的正常情况下，从端子Hin输入的Hin信号和从分频电路6输出的RET信号两者都通过延迟电路1和7，以便具有相同的延迟时间100nsec。因而，通过延迟电路1的Hin信号和通过延迟电路7的RET信号中的每一个都具有由PLL电路彼此同步协调的相位，并具有相同的上升沿。
参照图4，开关3只在虚线所示Hin信号脉冲宽度期间才流过由相位比较器2检测到的相位差电流。因而，在相位彼此一致的情况下，几乎没有相位差电流流过。
以下将参照图3和5，描述Hin信号消失的情况。图中示出由指示相位一致的正常情况急速变为指示Hin信号消失的状态的情况。
在这种状态下，因为没有Hin信号，所以开关3断开相位比较器2的电荷泵电路和AFC滤波器4。相应地，储存在AFC滤波器4中的相位差值电荷继续被保存。就是说，即使Hin信号消失，VCO5的振荡频率继续维持目前的状态。因此，频率不会出现急速变化。
换句话说，设置在相位比较器的输出侧、由Hin信号控制的开关用来防止VCO频率的急速变化，即使Hin信号消失。
以下将参照图3和6描述Hin信号频率增大的情况。所述各图示出表示相位一致的正常状态急速变为表示Hin信号频率变得较高的状态的情况。
在这种状态下，没有开关时，在从延迟电路1的输出信号上升直至延迟电路7的Hin信号上升为止的期间内，正如图中虚线表示的，有相位差电流流动。这个期间是从Hin信号上升直至RET信号上升的时间。另一方面，当提供该开关时，相位差电流在这样的时间内流动，亦即在Hin信号的脉冲宽度减去延迟电路1给出的100nsec的延迟时间而得到的时问内流动。
就是说，通过在相位比较器的输出侧设置由Hin信号控制的开关，频率的快速变化就不会出现。这是因为，即使Hin信号比RET信号更快出现，相位差电流流动的时间也只是Hin信号脉冲宽度或更短的时间。
以下将参照图3和7描述Hin信号频率降低的情况。这些图示出从表示相位一致的正常状态已经急速变为表示Hin信号频率变得较低的状态的情况。
在这种频率状态和无开关的状态下，在从延迟电路7的输出信号上升开始直至延迟电路1的输出信号上升为止的期间，如图中虚线所示有相位差电流流出。这个期间是从RET信号上升直至Hin信号上升为止的时间。另一方面，当提供开关时，相位差电流流动时间只是从Hin信号上升开始的由延迟电路1给出的延迟时间100nsec。在这种情况下，在由于相位差而拉出相位差电流的时候出现时间滞后。但它只是一个没有问题的电平。
就是说，由于在相位比较器的输出侧设置由Hin信号进行通/断控制的开关，VCO中不会出现频率的快速变化。这是因为，即使Hin信号比RET信号较晚出现，但从该开关流出相位差电流的时间只是由延迟电路1给定的延迟时间100nsec。
按照本发明，即使输入水平同步信号的频率级恶化到小于指定值或消失，上述PLL电路也能够避免VCO内频率的任何急速变化。其原因是在相位比较器的输出侧提供了由输入水平同步(Hin)信号进行通/断控制的开关，而该Hin信号输入到具有由所述延迟电路给出的延迟时间的相位比较器。
按照这种结构，控制VCO振荡频率用的相位差电流的最长供应时间受Hin信号的脉冲宽度限制。因此，便可避免相位差电流连续流动造成的VCO振荡频率的任何急速变化。其结果是，在Hin信号消失的情况下，相位差电流将不提供给VCO，故振荡频率维持不变。
在Hin信号频率突然增大的情况下，对VCO而言振荡频率可能按照在Hin信号的脉冲宽度或更短的时间内提供相位差电流的方式提高。在Hin信号频率突然降低的情况下，对VCO而言振荡频率可能按照与延迟电路的延迟时间相应的脉冲宽度时间内提供相位差电流的方式降低。
尽管本发明已经结合特定的实施例作了描述，但是细节只是希望有助于理解，从不对本发明作出限制。本专业的技术人员不难理解，在后附权利要求书的范围内可以作出各种各样的改变。
例如，已经描述分频电路，用来对VCO的输出频率进行分频，例如，直至获得与水平同步信号具有相同频率为止。但该频率可以是，例如，相位比较器中可以比较的整倍数的任何频率。从分频电路输出的RET信号的延迟时间由延迟电路给出。但是，延迟时间可以是不同于由相位比较器内部对其处理而给予Hin信号的时间。

Claims (6)

1．一种用于水平同步信号的锁相环(PLL)电路，它包括电压控制振荡器(VCO)和相位比较器，其中所述相位比较器把输入的水平同步信号的相位与反馈的返回(RET)信号的相位加以比较，检测通过上述比较获得的相位差值，并将所述相位差值送到VCO，所述RET信号是由从所述VCO输出的信号分频而得到的、并具有与所述水平同步信号同步的分频频率，所述PLL电路锁定这些相位以维持同步状态，所述PLL电路的特征在于还包括：
一个开关，它设置在所述比较器的输出侧，并且在水平同步信号输入期间把所述检测到的相位差值连接到所述VCO。
2．按照权利要求1的用于水平同步信号的PLL电路，其特征在于还包括第一延迟电路，用来输入所述水平同步信号，并给所述信号预定的延迟时间，并且把所述延迟后的信号送到所述相位比较器。
3．按照权利要求2的用于水平同步信号的PLL电路，其特征在于还包括输入RET信号的第二延迟电路，后者给予所述RET信号一个与所述延迟时间相同的预定延迟时间，并且将所述延迟后RET信号输出到所述相位比较器。
4．一种用于水平同步信号的锁相环(PLL)电路，它包括包含电荷泵电路的相位比较器、电压控制振荡器(VCO)、自动频率控制(AFC)滤波器和分频电路，其中通过以下方法来构成环形电路以便输入所述水平同步信号：把所述相位比较器的输出端连接到所述VCO和所述AFC滤波器；把所述VCO的输出端连接到所述分频电路；以及把从所述分频电路输出的返回(RET)信号连接到所述相位比较器，所述PLL电路的特征在于还包括：
一个开关，它设置在所述比较器的输出侧，用来检测和输出所述水平同步信号与所述RET信号之间的相位差值，并且在提供所述水平同步信号期间把检测到的相位差值连接到所述VCO。
5．按照权利要求4的用于水平同步信号的PLL电路，其特征在于还包括设置在所述相位比较器输入侧的第一延迟电路，用来输入所述水平同步信号、使所述信号具有预定的延迟时间、并把所述延迟后的信号输出到所述相位比较器。
6．按照权利要求5的用于水平同步信号的PLL电路，其特征在于还包括设置在所述相位比较器输入侧的用于所述RET信号的第二延迟电路，用来使所述RET信号具有与所述延迟时间相同的预定延迟时间、并将所述延迟后的RET信号输出到所述相位比较器。
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