CN100536537C - 适用于电视视讯信号的水平同步信号锁相回路电路与方法 - Google Patents

Abstract

一种适用于电视视讯信号的水平同步信号(H-sync)锁相回路电路，对电视视讯信号在转换为数字信号后，经过箝制在一定范围的信号，以及经过限幅(Slicing)的电平信号，则可用以检测水平同步信号的上下缘转换，而产生更新使能信号。并根据这些信号，水平同步信号频率计算器则可以计算出输入电视视讯信号的动态的水平同步信号频率，进而取代预先设定的水平同步信号频率，增加对电视视讯信号的同步信号锁相的容忍度。

Description

适用于电视视讯信号的水平同步信号锁相回路电路与方法

技术领域

本发明涉及一种锁相回路电路，特别是涉及一种适用于电视视讯信号的水平同步信号(H-sync)锁相回路电路。

背景技术

电视视讯信号(TV Video Signal)包括所要显示的视讯画面信号以及定时信息(Timing Information)，以便正确地在所接收的电视或是显示器中产生原来的视讯信号。而此定时信息主要是在视讯信号中加入同步信号(Synchronization Signal)，以便让接收端能正确地获得此同步信号后，产生对应视讯画面，而此同步的信号通成被称为“sync”。因此，如何正确地取得同步信号，对于电视视讯信号的处理过程非常重要。而通常都是运用锁相回路(Phase Locked Loop，PLL)电路快速且持续稳定地取得同步信号的相位。

锁相回路基本的整体作用即是使用频率变动量极低的振荡源作为基准参考，经由闭回路控制系统的回授作用，驱动可变频率的组件的动作，使其能快速且持续稳定地和振荡源达到同相位的状态，即为相位锁定(PhaseLocked)。

请参照图1所示，显示用在电视视讯信号的水平同步信号(H-sync)锁相回路电路(Phase Lock Loop Circuit，下面称之为PLL)的组成组件示意图。此水平同步信号锁相回路电路100主要是如何正确且有效率地获得水平同步信号。此水平同步信号锁相回路电路组成包括一个锁相回路锁存器102、模拟/数字转换器(Analog/Digital Converter)110(以图所示的“A/D”表示)、自动增益控制及箝制电路(Auto-gain Control and Clamping Circuit)120、限幅电平计算器(Slicer Level Calculator)130、相位错误检测器(Phase Error Detector)140、数字增益及低通滤波器(Digital Gain and Low-pass Filter)150、离散时间震荡器(Discrete Time Oscillator)160、累加计算器(Increment Calculator)170、与水平同步信号检测计数器(H-sync Detect Counter)180。

锁相回路锁存器102用以输出具有频率F_S的系统时钟信号104，作为整个系统的操作时钟信号，包括作为模拟/数字转换器110的取样频率。而模拟/数字转换器110在接收到具有水平同步信号(H-sync)的电视视讯信号105后，先将此信号转为数字信号模式的电视视讯信号112。而后，对此数字化的电视视讯信号112经由自动增益控制及箝制电路120的自动增益与箝制功能操作后，产生经过控制大小的箝制信号122，并输出到限幅电平计算器130与相位错误检测器140。

此限幅电平计算器130接收此箝制信号122后，估计水平同步信号(H-sync)的中间电平(Middle Level)并输出给相位错误检测器140使用。此相位错误检测器140则接收箝制信号122、来自限幅电平计算器130所估算的水平同步信号中间电平、以及来自水平同步信号检测计数器180的水平同步信号相位(H-phase)信号182，并且根据箝制信号122相较于限幅电平计算器130的电平，所产生的信号上下缘转换(Falling and Rising Transient)，据以计算H-phase信号182的动态错误，并将产生结果的相位错误信号142输出至数字增益及低通滤波器150。

此H-phase信号182是来自水平同步信号检测计数器180的输出。而此水平同步信号检测计数器180则接收离散时间震荡器160输出具有F_dto频率的时钟信号162，以及预先设定每条线所需输出的像素数量(H-sync Total，图示中以“H_T”表示)。此像素数量H_T可以视为下面将介绍的每条线输出像素的频率F_O的倒数。而时钟信号162为一个递增计数器的输出，每一F_dto频率的周期则将增加递增一。而此H-phase信号182当到达

时将被设定为

之后，相位错误信号142经过数字增益及低通滤波器150的处理后，输出一动态增加级数(Dynamic Increment Step)152至离散时间震荡器160。而累积计算器170则是接收具有预先设定的水平同步信号频率F_H的信号与具有预先设定的每条线输出像素的频率F_O，输出一规律增加级数(RegularIncrement Step)174到离散时间震荡器160。离散时间震荡器160则根据此规律增加级数174与动态增加级数152调整输出时钟信号162的频率F_dto。

由于水平同步信号频率F_H与每条线输出像素的频率F_O都是预先设定，因此，通常都是从所要接收的电视视讯信号105的信号类别中可取得这些讯息，例如是美国国家电视规格委员会(NTSC，National Television StandardsCommittee)所制订的通信标准，此类的电视视讯信号称之为NTSC电视信号。或是另一种电视系统PAL(Phase Alternating Line)的信号或是电视系统SECAM(Sequential Color and Memory)的信号等等。这些电视视讯信号都是有一定的标准，因此，电视视讯信号的水平同步信号(H-sync)应该也是固定。

然而，因为传输上的问题或是其它的问题，电视视讯信号的水平同步信号(H-sync)会远远地偏离信号类别的标准，这样若是采用预先设定的水平同步信号频率F_H，将会造成锁相回路电路无法有效的锁住电视视讯信号的水平同步信号的相位，此将会产生非常不良的电视影像效果。

除此之外，若是电视系统业者所提供的电视视讯信号并非上列的标准系统信号，例如不符合NTSC、PAL或是SECAM系统标准的信号，则所造成的电视视讯信号的水平同步信号(H-sync)偏离的问题就更加严重，因此根本无法预先设定水平同步信号频率F_H。

发明内容

本发明提出一种用在电视视讯信号的水平同步信号(H-sync)锁相回路电路，可增加对电视视讯信号的同步信号锁相的容忍度。

本发明提出一种用在电视视讯信号的水平同步信号(H-sync)锁相回路电路，不采用预先设定的水平同步信号频率，而是采用一种由电视视讯信号估算而可动态调整的水平同步信号频率，如此可增加对电视视讯信号的同步信号锁相的容忍度。

本发明的一种水平同步信号(H-sync)锁相回路(PLL)电路中，包括模拟/数字转换器、自动增益控制及箝制电路、限幅电平计算器、水平同步信号频率计算器、累积计算器与离散时间震荡器、水平同步信号检测计数器、相位错误检测器以及数字增益及低通滤波器。此模拟/数字转换器用以接收到具有一水平同步信号的电视视讯信号，并转为数字电视视讯信号。而自动增益控制及箝制电路，用以接收数字电视视讯信号，并施以自动增益与箝制功能操作后，产生经过控制大小的箝制信号。而限幅电平计算器用以接收上述箝制信号后，估计水平同步信号的一电平后输出电平信号。而水平同步信号频率计算器，接收箝制信号与电平信号后，估计算出一水平同步信号频率。累积计算器则是水平同步信号频率与具有预先设定的每条线输出像素的频率与像素数量，并据以输出规律增加级数。离散时间震荡器用以接收规律增加级数与一动态增加级数，并据以调整锁相回路电路的输出时钟信号的频率。水平同步信号检测计数器，接收该该锁相回路电路的输出时钟信号的频率，并根据该预先设定的每条线输出的像素数量输出一同步相位信号。相位错误检测器，用以接收该箝制信号、该电平信号、以及该同步相位信号，并且根据该箝制信号相较于该电平信号的电平，计算该同步相位信号的一动态错误，并将该结果以一相位错误信号输出。数字增益及低通滤波器，用以接收该相位错误信号，并经过增益与低通滤波操作后，输出该动态增加级数，让该离散时间震荡器据以调整该锁相回路电路的输出时钟信号的频率。

本发明的水平同步信号(H-sync)锁相方法，包括对数字电视视讯信号施以箝制功能操作后，产生经过控制大小的箝制信号。根据此箝制信号计算出水平同步信号的电平后，对箝制信号进行限幅后产生电平信号。根据箝制信号与电平信号算出水平同步信号频率。根据水平同步信号频率与具有预先设定的每条线输出像素的频率与像素数量，计算规律增加级数。根据规律增加级数与动态增加级数，并据以调整输出时钟信号的频率。根据该锁相操作所输出的时钟信号的频率，并根据该预先设定的每条线输出的像素数量产生一同步相位信号。根据该箝制信号相较于该电平信号的电平，计算该同步相位信号的一动态错误，并将该结果以一相位错误信号输出。对该相位错误信号进行增益与低通滤波操作后，输出该动态增加级数，并据以调整该输出时钟信号的频率。

在本发明的锁相回路电路与方法中，不采用预先设定的水平同步信号频率，而是采用一种由电视视讯信号估算而可动态调整的水平同步信号频率，如此可增加对电视视讯信号的同步信号锁相的容忍度。

为使本发明的上述特征和优点能更明显易懂，下文特举较佳实施例，并结合附图详细说明如下。

附图说明

图1是现有的一种用在电视视讯信号的水平同步信号(H-sync)锁相回路电路(PLL)的组成组件示意图。

图2是本发明一较佳实施例的用在电视视讯信号的水平同步信号(H-sync)锁相回路电路(PLL)的组成组件示意图。

图3是说明图2的的锁相回路电路实施例中，水平同步信号频率计算器在一实施例中构成组件的示意图。

图4是说明图2的锁相回路电路实施例中，离散时间震荡器260在一实施例中构成组件的示意图。

附图符号说明

100：水平同步信号锁相回路电路

102：锁相回路电路

110：模拟/数字转换器

120：自动增益控制及箝制电路

130：限幅电平计算器(Slicer Level Calculator)

140：相位错误检测器(Phase Error Detector)

150：数字增益及低通滤波器(Digital Gain and Low-pass Filter)

160：离散时间震荡器(Discrete Time Oscillator)

170：累加计算器(Increment Calculator)

180：水平同步信号检测计数器(H-sync Detect Counter)

200：水平同步信号锁相回路电路

202：锁相回路电路

210：模拟/数字转换器

220：自动增益控制及箝制电路

230：限幅电平计算器

240：相位错误检测器

250：数字增益及低通滤波器

260：离散时间震荡器

270：累加计算器

280：水平同步信号检测计数器

290：水平同步信号频率计算器

300：低通滤波器

302：比较器

304、306与311：延迟单元(Delay Unit)

309：逻辑与门(AND Gate)

313：逻辑1脉冲电路(Pulse 1 Circuit)

317：复用器(Multiplexer，MUX)

319：寄存器

322：加法器

324：箝制电路

326：低通滤波器

328：箝制电路

331：加法器

333：寄存器

336：低通滤波器

339：寄存器

341：计算电路

400：离散时间震荡器

410：加法器

420：寄存器

430：加法器

440：寄存器

450：比较器

具体实施方式

本发明提出一种用在电视视讯信号的水平同步信号(H-sync)锁相回路电路，可增加对电视视讯信号的同步信号锁相的容忍度。在本发明的锁相回路电路实施例中，不采用预先设定的水平同步信号频率，而是采用一种由电视视讯信号估算而可动态调整的水平同步信号频率，如此可增加对电视视讯信号的同步信号锁相的容忍度。

请参照图2所示，本发明一较佳实施例的电视视讯信号的水平同步信号(H-sync)锁相回路电路(PLL)的组成组件示意图。此水平同步信号锁相回路电路200主要是如何正确且有效率地获得水平同步信号，组成包括一个锁相回路锁存器202、模拟/数字转换器(Analog/Digital Converter)210(以图所示的“A/D”表示)、自动增益控制及箝制电路(Auto-gain Control and ClampingCircuit)220、限幅电平计算器(Slicer Level Calculator)230、相位错误检测器(Phase Error Detector)240、数字增益及低通滤波器(Digital Gain and Low-passFilter)250、离散时间震荡器(Discrete Time Oscillator)260、累加计算器(Increment Calculator)270、水平同步信号检测计数器(H-sync DetectCounter)280与水平同步信号频率计算器(H-sync Frequency Calculator)290。

锁相回路锁存器202用以输出具有频率F_S的系统时钟信号204，作为整个系统的操作时钟信号，包括作为模拟/数字转换器210的取样频率。而模拟/数字转换器210在接收到具有水平同步信号(H-sync)的电视视讯信号205后，先将此信号转为数字信号模式的电视视讯信号212。而后，对此数字化的电视视讯信号212经由自动增益控制及箝制电路220的自动增益与箝制功能操作后，产生经过控制大小的箝制信号222(图标中以“C”表示的)，并输出到限幅电平计算器230、相位错误检测器240与水平同步信号频率计算器290。

此限幅电平计算器230接收此箝制信号222后，估计水平同步信号(H-sync)的中间电平(Middle Level)，并输出电平信号(图标中以“L”表示)232给相位错误检测器240与水平同步信号频率计算器290使用。此相位错误检测器240则接收箝制信号222、来自限幅电平计算器230所估算的电平信号232、以及来自水平同步信号检测计数器280的水平同步信号相位(H-phase)信号282，并且根据箝制信号222相较于电平信号232的电平，所产生的信号上下缘转换(Falling and Rising Transient)，据以计算H-phase信号282的动态错误，并将产生结果的相位错误信号242输出至数字增益及低通滤波器250。而水平同步信号频率计算器290则是接收箝制信号222与电平信号232后，估计算出水平同步信号频率F′_H，并且输出至累积计算器270中。

此H-phase信号282是来自水平同步信号检测计数器280的输出。而此水平同步信号检测计数器280则接收离散时间震荡器260输出具有F_dto频率的时钟信号262，以及预先设定每条线所需输出的像素数量(图示中以“H_T”表示)。而时钟信号262为一个递增计数器的输出，每一Fdto频率的周期则将增加递增一。而此H-phase信号282当到达

时将被设定为

之后，相位错误信号242经过数字增益及低通滤波器250的处理后，输出一动态增加级数(Dynamic Increment Step)252至离散时间震荡器260。而累积计算器270则是接收计算的水平同步信号频率F′_H与具有预先设定的每条线输出像素的频率F_O与像素数量H_T，并且输出一规律增加级数(RegularIncrement Step)274到离散时间震荡器260。离散时间震荡器260则根据此规律增加级数274与动态增加级数252调整输出时钟信号262的频率F_dto。

上述水平同步信号频率F′_H的计算的运用下列的方程式(1)所取得，而上述规律增加级数274的计算，则是采用下面的方程式(3)～(5)所取得。

F′_H＝F_S·(2T)^-1·10³                                (1)

F′_O＝F′_H·H_T·10^-3                                 (2)

$\mathrm{\ΔI}=F_O^{\′}\·F_S^{-1}\·2^{30}=H_T\·{\left(2{H_T}^{\′}\right)}^{-1}\·2^{30}---\left(3\right)$

$I=F_O\·F_S^{-1}\·2^{30}---\left(4\right)$

$I^{\&prime;}=\left\{\begin{array}{c}I-\mathrm{\&Delta;I},\mathrm{if}{H_T}^{\&prime;}>H_T\\ I+\mathrm{\&Delta;I},\mathrm{if}{H_T}^{\&prime;}<H_T\\ I,\mathrm{if}{H_T}^{\&prime;}=H_T\end{array}\right.---\left(5\right)$

其中F′_H为估量水平同步讯号频率、F_S为系统时钟信号的频率、H_T’为估量每条线所需输出的像素数量、而I为规律增加级数值，而ΔI则是本发明所计算后得到的规律增加级数值的调整值。若是H_T’大于每条线所需输出的像素数量H_T，则新的规律增加级数值I’则是I-ΔI，若是H_T’小于H_T，则新的规律增加级数值I’则是I+ΔI，而若是H_T’等于H_T，则新的规律增加级数值I’则是I。

请参照图3所示，用以说明如图2本发明所提出锁相回路电路的水平同步信号频率计算器290的一实施例构成组件示意图。而此水平同步信号频率计算器290包括用以接收箝制信号222(图标中以“C”表示)与电平信号232(图标中以“L”表示)，用以检测水平同步信号的上下缘转换，而产生更新使能信号E₁与E₂的部分290A。此部分290A包括低通滤波器(Low Pass Filter)300、比较器(Comparator)302、延迟单元(Delay Unit)304、306与311、以及逻辑“与”门(AND Gate)单元309。

低通滤波器300接收箝制信号222，并且输出滤波信号301，之后此滤波信号301与电平信号232经由比较器302进行比较后，经过两个延迟单元304与306的延迟后，延迟单元304的输出则连接到逻辑与门单元309的一输入端，而另一输入端则连接到延迟单元306输出的反相信号。而此逻辑与门单元309的输出则为更新使能信号E₁，而更新使能信号E₁经由延迟单元311之后则成为更新使能信号E₂。上述的更新使能信号E₁与E₂即代表检测到水平同步信号的上下缘转换，也就是表示水平同步信号的上升边缘(RisingEdge)或下降边缘(Falling Edge)。

另外，此水平同步信号频率计算器290还包括一个计算输入信号的水平同步信号周期与标准水平同步信号周期两者差量的计算部分290B。此部分290B包括一个逻辑1脉冲电路(Pulse 1 Circuit)313、复用器(Multiplexer，MUX)317、寄存器(Register，图标标示为“R1”)319与加法器(Adder)322。而此部分290B的输出则传送到箝制电路324、低通滤波器326与箝制电路328，以限制若得到的信号大小。

寄存器319的输出在此标示为“A”，而此输出信号A是藉由信号318每隔两个系统频率F_S的周期更新一次。而信号318则是经由复用器317对信号314或315进行择一后输出，而根据的条件则是输出信号A是否等于B，此B即为后续将介绍的寄存器333的输出。而输出信号A的波形则类似从0到H_T的渐增三角波，到了H_T值时将会被重置为0，此可由寄存器319所控制。此H_T值则是预先设定每条线所需输出的像素数量。

而后经由加法器322，输出信号A则被减掉一半的H_T值，而取得错误值(Error)323。而后此错误值323经过箝制电路324，将之箝制在-M与+M的范围内，并得到一箝制错误值325。而后此箝制错误值则经由低通滤波器326与箝制电路328(箝制在-N与+N范围内)，则得到平均错误值329。

接着在另外一部份290C则用以计算输入水平同步信号的周期，并且根据更新使能信号E₁进行更新，此部分290C包括一个加法器331与一寄存器(图标标示为“R2”)333。经由加法器331对此平均错误值329加上H_T值，而产生初步的每条线所需输出的像素数量335，也就是上述的B值。而后根据更新使能信号E₁进行对寄存器333的更新。

而后输出的信号经过一个低通滤波器336后传送到寄存器(图标标示为“R3”)339，而后又根据更新使能信号E₂而得到信号T，此时传送到计算电路341后，即可根据上述的方程式(1)而取得计算的水平同步信号频率F’_H并作为水平同步信号频率计算器290的输出。

请参照图4所示，用以说明如图2本发明所提出锁相回路电路实施例中，离散时间震荡器260在一实施例中构成组件的示意图。首先，此离散时间震荡器400接收规律增加级数402与动态增加级数404，而此两值如图2的规律增加级数274与动态增加级数252。规律增加级数402与动态增加级数404经过加法器410的相减后，也就是规律增加级数402减掉动态增加级数404值后，得到输出信号412，并且传送到寄存器420。而后，当更新使能信号E1触发后，寄存器420则藉由输出信号412更新输出信号422。此输出信号422一方面传送到比较器450的一输入端，另外一方面，此输出信号422与回馈信号442经过加法器430相减，就是回馈信号442减掉输出信号422之后成为另一信号432，并且传送到寄存器440。

而此寄存器440对所收到的信号432进行一个系统周期的延迟后，得到上述回馈信号442。而此回馈信号442也同时传送到比较器450的另一输入端。此时比较器450将会检查回馈信号442与输出信号422两者其中，并且输出确认离散时间震荡器400的输出值。

本实施例的用在电视视讯信号的水平同步信号(H-sync)锁相回路电路，不采用预先设定的水平同步信号频率，而是采用一种由电视视讯信号估算而可动态调整的水平同步信号频率，如此，可增加对电视视讯信号的同步信号锁相的容忍度。此实施例中，主要是对电视视讯信号在转换为数字信号后，经过箝制在一定范围的信号，以及经过限幅(Slicing)的电平信号，则可用以检测水平同步信号的上下缘转换，而产生更新使能信号。并根据这些信号，本实施例的水平同步信号频率计算器则可以计算出输入电视视讯信号的动态的水平同步信号频率，进而取代预先设定的水平同步信号频率，增加对电视视讯信号的同步信号锁相的容忍度。

虽然本发明已以较佳实施例披露如上，然其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围的前提下可作若干的更动与润饰，因此本发明的保护范围以本发明的权利要求为准。

Claims (3)

1.一种水平同步信号锁相回路电路，包括：

一模拟/数字转换器，用以接收到具有一水平同步信号的电视视讯信号，并转为一数字电视视讯信号；

一自动增益控制及箝制电路，用以接收该数字电视视讯信号，并施以自动增益与箝制功能操作后，产生经过控制大小的一箝制信号；

一限幅电平计算器，用以接收该箝制信号，估计该水平同步信号的一电平后，输出一电平信号；

一水平同步信号频率计算器，接收该箝制信号与该电平信号后，估计算出一水平同步信号频率；

一累积计算器，依据该水平同步信号频率与一具有预先设定的每条线输出像素的频率与一预先设定的每条线输出像素的像素数量，输出一规律增加级数；

一离散时间震荡器，用以接收该规律增加级数与一动态增加级数，并据以调整该水平同步信号锁相回路电路的输出时钟信号的频率；

一水平同步信号检测计数器，接收该水平同步信号锁相回路电路的输出时钟信号的频率，并根据该预先设定的每条线输出的像素数量输出一同步相位信号；

一相位错误检测器，用以接收该箝制信号、该电平信号、以及该同步相位信号，并且根据该箝制信号相较于该电平信号的电平，计算该同步相位信号的一动态错误，并将该结果以一相位错误信号输出；以及

一数字增益及低通滤波器，用以接收该相位错误信号，并经过增益与低通滤波操作后，输出该动态增加级数，让该离散时间震荡器据以调整该水平同步信号锁相回路电路的输出时钟信号的频率。

2.一种水平同步信号锁相方法，包括：

对一数字电视视讯信号施以一箝制功能操作后，产生经过控制大小的一箝制信号；

根据该箝制信号计算出该水平同步信号的一电平后，对该箝制信号进行限幅后产生一电平信号；

根据该箝制信号与该电平信号算出一水平同步信号频率；

根据该水平同步信号频率与一具有预先设定的每条线输出像素的频率与一预先设定的每条线输出像素的像素数量，计算一规律增加级数；

根据该规律增加级数与一动态增加级数，并据以调整输出时钟信号的频率；

根据该锁相操作所输出的时钟信号的频率，并根据该预先设定的每条线输出的像素数量产生一同步相位信号；

根据该箝制信号相较于该电平信号的电平，计算该同步相位信号的一动态错误，并将该结果以一相位错误信号输出；以及

对该相位错误信号进行增益与低通滤波操作后，输出该动态增加级数，并据以调整该输出时钟信号的频率。

3.如权利要求2所述的水平同步信号锁相方法，其中根据该箝制信号与该电平信号算出一水平同步信号频率的方法包括：

以该箝制信号与该电平信号据以检测该水平同步信号的上下缘转换，而产生一第一更新使能信号与一第二更新使能信号，其中该第一更新使能信号与该第二更新使能信号代表检测到该水平同步信号的上下缘转换；

计算输入的该电视视讯信号的水平同步信号周期与一标准水平同步信号周期两者的相差量；

对该相差量进行箝制与低通滤波的操作而转为一平均错误值；

对该平均错误值加上一水平同步信号总数量后，根据该第一更新使能信号更新输出该标准水平同步信号周期；

对该标准水平同步信号周期进行低通滤波操作后输出，并根据该第二更新使能信号的使能而更新储存内容并且输出；以及

根据该储存内容加以计算后取得该水平同步信号频率。

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