TW535420B - Phase-lock loop circuit for horizontal synchronization signal - Google Patents

Description

535420 五、發明說明ο) 【發明背景】 本發明係關於水平同步信號之鎖相迴路 (phase- locked loop，PLL)電路，包含一電壓控制振動器 (voltage-controlled oscillator，VC0)與一相位比較 器。相位比較器係比較一水平同步輸入信號之相位與一將 從VC0回饋的返回（return，RET)信號之相位，且偵測由比 較結果所獲得的相位差值並輸送至VC0。RET信號係從將從 VC0輸出的信號分隔至可與水平同步信號同步的頻率。依 據相位差值，P L L電路閉鎖該相位，以保持同步條件。精 確言之，本發明係關於可避免VC0之輸出頻率之任何快速 改變的PLL電路，即使水平同步輸入信號之頻率位準惡化 至小於約定值或消失時亦然。 近年來，應用輸入同步信號之寬頻率的多重掃描顯示 器已普遍被使用。此導致需要水平同步信號用之PLL電 路，以應付此需求。此PLL電路通常用於電視機或類似 者。然而，水平同步化號之輸出電路具有因頻率之快速 化而破壞之傾向。 此係因為，在驅動水平 率快速變化的例子中’驅動 故。舉例而言，存在有瞬間 水平同步信號快速變化或消 電路將消失判斷成為頻率之 化，俾執行頻率之快速增加 電路受損壞。 同步k號之輸出電路的脈衝頻 器電路之耐高壓電晶體崩潰之 頻率變化約10%之例子，亦即 失之例子。在此事件中，PLL 大減少且嘗試瞬間應付該變 ’結果，水平同步信號之輸出

535420 五、發明說明（2) -相Γ比中卓顯。=存的此類型m電路，舉例而言，其串聯 相位比車父态1 0 1、一 V c Π 1 η 9 ”” 形成一迴路。相位比較哭10 、""及一分隔電路103 ’以 平同步輸入)信號之相位：=:端Ηιη接收的Ηιη(水 ^ .日…甘& 4 一攸刀隔電路103而來的RET信號 vcn in9； = 4之一電荷泵電路輪出一相位差值至 婉由故山一自動頻率控制用之渡波器）1〇4亦 一終鈿F而連接至VC0 1〇2之輸入。 隔電路103使從VC0 102而來的於φ相方 稱刀 端Hln而來的Ηιη信號之頻率。勺=頻f 相同於從終 «ΕΤ信號間之相位同步革^後’猎由閉鎖而保細η 的例^將參照圖2之時序表與圖1說明Hin信號之輸入消失 正常地’ Hi η與RET信號皆閉鎖於實質上相等的相位 f此’在兩信號中之波邊緣時序幾乎相等，且在 ^從相位比較器101之電荷泵電路輪送出的波形幾二 存在，或為一超細小脈衝。 丁 + 另=面’在雖然存在RET信號卻無…信號之例 比車义益1 0 1 ί艮著RET信號之產生以連續地從 路供應電流至AFC濾、波器104。據此，vc〇 1〇2將其粟笔 頻率之大減少且改變性能，以快速增加輸出頻率。結疋為 水平同步信號用之輸出電路受損壞。 ’ 為了解決此問題，下列提議被揭露出。舉例而士 本專利第25U858號中揭露一開關，其提供於vc〇之&/ 側。在此先前技藝中’當比較器债測Hin信號消失或任何

第7頁 五、發明說明（3) 相位差值超出預=時，開關使參考電遷源連接至㈣。 另一方面，日本未貫審專利申請案（了卜…第肝 與卿39043號揭露-種在無相位差發生之條 6 : 央平均電麼或誤差邊際電麼之方法，並且 位】： 生時供應電壓。 j相位是發 然而，即使^共此„，從信號之消&或超過 的相位土之發生直到開關之操作完成時之期間0，完 法抹除前述不利現象。„之時序係對應 ^ 號用之PLL電路具有下列問題：輸出水平同步信號十之门 於Η1 η彳§號消失或超過預定值的相位差發生時可能u崩立。 理由如下。即使在雖然供應RET信號但無Hin 貝。 1大延遲發生時，比㈣仍連續從電 ^ f 呈電流至AFC濾波器，以回應m信號之產生。此造：：位 VCO而來一的輸出頻率之快速變化。再者，即使安設有二 內f: Γ条件發生後直到偵測出條件且驅動開關時“ 間内仍無法避免前述問題。 /月 【發明概述】 因而本發明之目的在於，提供一種水平同步信諕 電路，可避WO之信號變化，即使當雖'㈣ 入T ^號但Η1 η信號未供應或大延遲發生時亦然。〜; =，，發明之水平同步信號之鎖相迴路（PLL)電 含-電壓控制振動器(麵、一相位比較器、肖一開 535420 、發明說明（4) 相位比較器係比較一水平同步輸入信號之相位與一從VC〇 的返回（RET )信號之相位，並且偵測一由前述比較所 獲传的相位差值且輸送至Vc〇。從％〇而來的RET信號被分 隔頻率，以致其相位可與水平同步信號相比較。依據此相 位^值’ PLL電路閉鎖該相位以維持相位同步之情形。精 確。之’在比較器之輸出側，一開關於水平同步信號供應 之期間内連接被偵測得的相位差值至yC〇。 ,當前述組成僅於水平同步信號輸入之期間内供給相位 ^值予VC0時，VC0接收相位差值，即使當不輸入水平同步 信，時造成相位比較的異常情況亦然。藉由此情況，VC0 判定相位差未發生，並且vco之振動繼續且直到那時。結 果’可防止用以驅動電路以輸出水平同步信號的脈衝之 率突然變化。 ' 水平同步信號更輸入第一延遲電路，且具有一延遲時 間，以傳送至相位比較器。據此，可於延遲時間傳送相位 差值至VC0。再者，提供第二延遲電路予RET信號，信 號具有相同於前述第一延遲電路之延遲時間的延遲時間"， Ik後輸出至相位比較器。結果，可簡化在相位比較器 相位比較電路。 【較佳實施例之詳細說明】 兹將茶照圖示詳細描述本發明之實施例，以 本發明。 呪明 參照圖3 ’依據本發明之水平同步信號用之PLL電路包

第9頁 535420 五、發明說明（5) 含延遲電路1與7、一具有一電荷泵電路的相位比較器2、 一開關3、一連接至終端ρ的AFC濾波器4、一VC0 5、以及 一分隔電路6。 一 Ηιη(水平同步輸入）信號輸入延遲電路1，延遲電路 1以一給定的延遲時間，舉例而言1〇〇 nsec，使其輸出至 相位比較器2。一從分隔電路6輸出的RET(返回）信號輸入 延遲電路7，延遲電路7以一給定的延遲時間，舉例而言與 延遲電路1相同的1〇〇 nsec，使其輸出至相位比較器2。 具有分別由延遲電路1與7給予的相同延遲時間丨〇 〇 njec之Hin信號與RET信號輸入相位比較器2，且相位比較 為2 jb較信號脈衝之上升邊緣或下降邊緣。然後，藉由從 電何泵電路而來的正脈衝與負脈衝，相位比較器2輸出一 依據相位超前與相位滯後的相位差值。結果，相位差電流 藉由連接至終端F的評(：濾波器4而流動。 J堇於Hi、n信號之輸入期間中，開關3經由終端Ηιη接收 1 η σ唬且連接彳文相位比較器2而來的輸出至5之輸 =益作為一ON信號。據此，在無Hin信號輸入之例子中， I、從開關3而來的輸出，且開關3固定於高阻抗。 AFC濾波器4經由終端F連接$ n M Q ^ . τ 輸入。並且m渡波器4供應相\至差W3之=與vco 5之 較器2經由開關3而來的輸出，應於從相位比 VC0 5依據將供應的電壓值調振，达至：C0 5。 由開關3從相位比較器2接收的輪屮 應、、、 6。分隔雷踗八f ^ Vrn r品十紛出返後輸出至分隔電路 ^電路6刀^vco 5而來的輸出頻率，直到頻率變

535420 五、發明說明（6) 7成。等於Hln信號之頻率，隨後作為RET信號輸出至延遲電路 位藉^連接從延遲電路7而來的輸出至相位比較器2 ’相 :比較中之比較結果反射至VC〇 5，隨後PLL電路完成 吏ΗΐΩ^信號之相位同步鎖定於RET信號之相位。 鉍將翏照圖3與4說明被正常鎖定的相位之正常情況。 …在圖3中之正常情況中，從終端Hin輸入的信號與 攸刀隔包路6輸出的RET信號皆穿過延遲電路1與γ，以具有 ^ f ^遲時間1G〇 nSec。據此，穿過延遲電路1的Hin信 =過延遲電路7的RET信號皆具有因m電路而彼 步一致的相位，且具有相同的上升邊緣。 #$圖4 ’僅在由虛線所示的Hin信號之脈 Γ據Γ3/广相位比較器2所偵測的相位差電流運 流動據此，在相位彼此-致之例子中，幾乎無相位差電流 兹:夺參照圖3與5說明Hln信號消失之例 不表不相位一致之正常情況已快 丁係.、，、頁 失之例子之情況。 ^化至表㈣m信號消 在此情況中，既然無H i η信號，私叫 器2之電荷泵電路與AFC濾波器4不U W使相位比較 濾波器4中之用於相位差值之電荷，儲存娜 gp佔u · T、、、k續被保留住。亦和， 即使^信號消失，VC0 5之振動頻率 亦即 況。頻率之快速變化因而不發生 、、k々保持目前情 換言之，設於相位比較器之輪出側而由仏信 號控制

$ 11頁 535420 五、發明說明（7) 的開關係用以防止VC0之頻率快速變化，即使Hin信號消 失亦然。 茲將參照圖3與6說明Hin信號頻率增加之例子於下。 圖示係顯示表示相位一致之正常情況已快速改變至表示 H i η信號之頻率變得較高的情況。 在此情況中’當無開關時’如圖中之虛線所示，從延 遲電路1之輸出信號上升直到延遲電路7之輸出信號上升之 期間内，相位差電流流出。此期間係從H i η信號之上升直 到RET信號之上升。另一方面，當提供有開關時，在將Hi η 信號之脈衝寬度減去由延遲電路1給予的100 nsec延遲時 間所獲得的時間内，相位差電流流動。 亦即，藉由提供由H i η信號控制的開關於相位比較器 之輸出侧，快速頻率變化不會發生。此係因為，即使H iri 信號較RET信號更快出現，相位差電流流動之時間僅為Hi n 信號之脈衝寬度或更少之時間。 茲將參照圖3與7說明H i η信號頻率減少之例子於下。 圖示係顯示表示相位一致之正常情況已快速改變至表示 H i η信號之頻率變得較低的情況。 在此頻率情況且無開關情況中，如圖中之虛線所示， 從延遲電路7之輸出信號上升直到延遲電路1之輸出信號上 升之期間内，相位差電流流出。此期間係從RET信號之上 升直到H i η信號之上升。另一方面，當提供有開關時，相 位差電流流動之時間僅為從Hin信號上升時起由延遲電路j 給予的延遲時間1 〇 〇 n s e C。在此例子中，時間滯後發生於

第12頁 535420 五、發明說明（8) 拉升相位差電流成相位差之時。然而，其只是一無問題的 位準。 亦即，因為由H i η信號所控制用以獲得導通/不導通控 制之開關設置於相位比較器輸出側，所以vc〇中之快速頻 率變化不會發生。此係因為，即使Hin信號較RET信號更晚 出現，相位差電流從開關流出之時間僅為延遲電路丨所給 予的延遲時間1 0 0 n s e c。 依據本發明，前述PLL電路可避免vc〇中之頻率之任何 ^化，即使水平同步輸入信號之頻率位準惡化至小於 ,:Γί ί f/’肖失广亦然。原因係由水平同步輸入(Hin)信 唬控制導通/不導通的開關唔罟, :、日]開關认置於相位比較器之輸出側，

且Η 1 η “號以延遲電路所认宁；A 器。 给所、、、口疋予的延遲時間輸入相位比較 依據此結構’用以控制V「η担& 供應時間係由Hln信號之控 位差電流之連續流動，可:衝免;度〇: 2。因而，藉由相 變化發生。結果，在Hin信號免振動頻率之任何快速 將不會供應至VC0且振動頻韋b脾 例子中，相位差電流 俯勒頸率將被維持 在Hin信號頻率突然增加之 脈衝寬度或更少之期間内供應 中，藉由在，信號之 於VC0而增加。在Hin信號頻電▲，振動頻率得關 由在依據延遲電路之延遲時二減^、之另一例子中，藉 位差電流，振動頻率得關於V;二脈二寬度之期間内供應相 雖然本發明已經由具^ i夕。 體貝施例加以說明，但所有細節

第13頁 535420 五、發明說明（9) 僅用於幫助了解本發明，絕非用於限制本發明。熟悉此項 技藝之人士明瞭可於所附的申請專利範圍内進行各種修 改。 舉例而言，分隔電路已被描述成用以分隔從VC0而來 的輸出頻率直到，舉例而言，相同於水平同步信號之頻 率。然而，此頻率得為，舉例而言，可在相位比較器中比 較的任何頻率之整數倍。從分隔電路輸出的RET信號之延 遲時間係由延遲電路所給予。然而，藉由在相位比較器内 之處理，可使給予H i η信號之延遲時間變得不同。

第14頁 535420 圖式簡單說明 圖1係顯不習知的P L L電路之區塊圖； 圖2係顯示H i η信號突然消失之情況之時序表； 圖3係顯示依據本發明實施例之PLL電路之區塊圖； 圖4係顯示在圖3中之正常情況之時序圖； 圖5係顯示在圖3中之H i η信號突然消失之例子之情況 之時序圖； 圖6係顯示在圖3中之H i η信號突然增加之例子之情況 之時序圖；以及

圖7係顯示在圖3中之H i η信號突然減少之例子之情況 之時序圖。 〔符號說明〕 1 延遲電路 2 相位比較器 3 開關 4 自動頻率控制濾波器 5 電壓控制振動器 6 分隔電路

7 延遲電路 101 比較器 102 電壓控制振動器 103 分隔電路 104 自動頻率控制濾波器

第15頁

Claims (1)

1. 六、申請專利範圍 包含一電壓控制 較器係比較一水平 信號之相位、偵測 且輸送該相位差值 一將從該電壓控制 隔成與水平同步信 鎖該相位以維持同 一開關，設置於該 入之期間内連接該 1· 一種水平同步信號之鎖相 振動器與一相位比較器，其^路電路， 同步輸入信號之相位與一二。亥相位比 一將由前述比較所獲得的相3 3返回 至該電壓控制振動器，該返回t;並 振動器輸出的信號分隔而來且‘ =2從 號同步的頻率，且該鎖相迴電I二分 步情況， q路係閉 該鎖相迴路電路之特徵 比較器之輸出側，且在水平同步二舲 偵測得的相位差值至該電壓控制‘ S 。 2·如申請專利範圍第1項之水平 路，更包含一第一延遲電路，用以二心號之鎖相迴路電 給予一預定的延遲時間至該信號、=入該水平同步信號、 至該相位比較器。 〜亚且輪出該延遲的信號 4 · 一種水平同步信號之鎖相迴路電路 态’該相位比較器包括一電荷栗電路 包含一相位 比較 電壓控制振動

   第16頁 切42〇 申請專利範圍 路雷敗，動頻率控制濾波器，以及-分P雷牧 2路係由下列方式而建構： ：：電路’其中—迴 ”電壓控制振動器與該自動頻比較器之― 5亥电麼控制振動器之—輸出至該分隔電^ /慮波益、連接 從該分隔電路輪出的返回信號至該相位比車4且；接—將 肀同步信號， 車乂 以輸入該水 該鎖相迴路電路之特徵為更包含··一開 # 比較器之輸出側，以偵測且輸出該水平同步信^ /

   信號間之-相位差值，並且在水平同步信號供應之期= 内，連接一偵測得的相位差值至該電壓控制振動器。曰 5 ·如申請專利範圍第4項之水平同步信號之鎖相迴路電 路，更包含一第一延遲電路，設置於該相位比較器之_輪 入側’以輸入該水平同步信號、給予一預定的延遲時間^ 該信號、並且輸出該延遲的信號至該相位比較器。

   6 ·如申請專利範圍第5項之水平同步信號之鎖相迴路電 路，更包含一第二延遲電路，設置於該相位比較器之一輪 入側，用於該返回信號，給予一相同於遠延遲時間的延遲 時間至該返回信號，並且輸出該延遲的返回信號至該相位 比較器。