CN1265439C - 具有改良局部平整度的半导体晶片及其制造方法 - Google Patents

具有改良局部平整度的半导体晶片及其制造方法 Download PDF

Info

Publication number
CN1265439C
CN1265439C CNB02141985XA CN02141985A CN1265439C CN 1265439 C CN1265439 C CN 1265439C CN B02141985X A CNB02141985X A CN B02141985XA CN 02141985 A CN02141985 A CN 02141985A CN 1265439 C CN1265439 C CN 1265439C
Authority
CN
China
Prior art keywords
semiconductor wafer
wafer
polishing
cutting
grinding
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
CNB02141985XA
Other languages
English (en)
Other versions
CN1434489A (zh
Inventor
格奥尔格·J·皮奇
米夏尔多·克斯坦
安东·胡贝尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siltronic AG
Original Assignee
Siltronic AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siltronic AG filed Critical Siltronic AG
Publication of CN1434489A publication Critical patent/CN1434489A/zh
Application granted granted Critical
Publication of CN1265439C publication Critical patent/CN1265439C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

本发明涉及一种制造半导体圆片的方法，该方法包含：在单一步骤内实施半导体圆片的双面同时研磨(1S-DDG)，其中该研磨加工是用以切削半导体圆片的唯一材料移除机械切削步骤。本发明还涉及具有改良的几何形状与毫微位相的半导体圆片。

Description

具有改良局部平整度的半导体晶片及其制造方法
技术领域
本发明涉及一种具有改良局部平整度(毫微位相)的半导体晶片及一种用以制造该类半导体晶片的方法。
背景技术
电子、微电子及微电机等工业主要是基于：将硅材料及若干其他半导体材料(如：锗或砷化镓)进行机械及化学成形、切削及构成并日益精细、复杂及可复制的程度。尤其硅微电子学是该技术背后的驱动力，由于组件集成密度更为提高，所以硅微电子学开始要求若干结构在化学方面及结构方面必须以原子规模加以妥善地界定。特别需要的组件，例如：微处理器，通常包括多层结构的组件层，这些层是由导线彼此相连并由绝缘夹层加以隔开。目前，制造此类多层组件的最重要步骤实质上是独特的化学一机械抛光法(CMP)，该步骤是用以使这些夹层变得极为平整。这些夹层的高度平整乃下一组件层最具光刻性结构的条件。由于所需侧面结构解析度(分辨率)目前为0.18微米或0.13微米及曝光波长低于200毫微米，微影术的曝光聚焦深度极低，所以仅在极平整曝光表面上发挥功能。为确保化学机械抛光加工不致穿透绝缘层而损及其下方的组件或所产生的薄结构，所以其尺寸大小变得不平整，即使起始表面(亦即硅晶片的表面)必须尽可能平整完美。
直至数年前，晶片所需的平整度值仅是为整个晶片或各个组件所占表面面积而总体性界定或规范。举例言之，特性变量TTV(总厚度变化)是指晶片整个面积上晶片厚度的差异。另一方面，特性变数SFQR(局部聚焦平面最小二乘方差异范围(峰顶至谷底)与各个组件组合体的广度(部位；曝光点；如：面积为25毫米×25毫米的微处理器)有关。除这些长一距特性变量之外，亦曾有及仍有对各个组件长度量度上短距(原子级)不平整度的规定，由于该起始表面的残留粗度直接影响建构在该起始表面上及由其所形成各个组件的运作功能。由于用以大规模实施多层组件内组件夹层平整化的化学-机械抛光法的出现，除这些传统技术外，尤其短-矩及长-矩规定区域，在毫米范围内及略高的最大残留不平度现在亦加以规范。属于此范围内的诸结构被称作毫微结构。
SEMI(国际半导体装置及材料)将“毫微位相”或“毫微构形”一词界定为：在三维波长约0.2至20毫米(横向相关长度)区及在“品质带”(FQA，“固定品质区”；产品规范中所要求的晶片性能必须满足的表面区)内整个晶片正面平整度的差异。
所以，尤其将列为属于毫微位相的晶片特征，利用其特有侧面广度(相关长度或位且频率)，就可比较量级的高度变化而言，与其他特征有所不同。举例言之，即使具有仅20毫微米高度(峰顶至谷底)的毫微位相特征，亦可导致施加于半导体晶片上薄膜结构的厚度改变，对这些组件造成不良影响而在制作过程中显现出薄膜的染色不均匀(变色)。
举例言之，对整平此型薄层所用的成功的化学-机械抛光法而言，优良的毫微位相特别重要。化学机械抛光期间所用抛光布的刚性以及化学机械抛光的其他加工参数可精确地达成毫微位相范围内的适合平滑度。如此可造成半导体晶片上组件结构的薄度不均匀，此乃与化学机械抛光加工的毫微位相较差有关。因此，该组件的特性受到伤害，若夹层(介电物质)一经穿透，可能导致发生短路。
毫微位相是通过扫描整个晶片表面而测得，随测量范围大小不同，全部地或夹有重叠部分。在每个这些测量范围内未发现任何一个表面高度变化(峰顶至谷底)可超过整个晶片所需的最大值。测量范围的大小视规范而定且是描述为2毫米×2毫米，(5毫米×5毫米)及10毫米×10毫米。就这些测量范围而言，例如：在组件最小侧面特征尺寸为0.13微米的案例中，容许的最大高度差异为(20毫微米，(＜30毫微米)及＜50毫微米。对毫微位相的特别严格要求亦正是对超大规模集成微电子组件(这些集成微电子组件几乎全是唯独利用化学机械抛光加工所制作者)的要求。由于化学-机械抛光法独具特色，该寻要求远较总体、部位参考及微观残留不平度值更严格，用制造半导体晶片的传统切削程序则无法达成或仅在产量太低不合经济效益的情况下可达成。
所以需要提供一种半导体晶片，该半导体晶片的毫微位相极佳，可满足：制造特别需求的微电子组件，尤其在多层技术且具有一化学机械抛光步骤用以制造0.13微米侧面组件特征尺寸及以下以及用以制造直径200毫米或以上晶片，对所提起始平整度所提的要求。
依照现有技术，半导体晶片(尤其硅晶片)的制造是由包括许多加工组的切削程序由一低缺点单片式单晶体开始：
a)将单晶体分离(“锯割“)成若干晶片，
b)机械切削，
c)化学切削，
d)化学-机械切削。
此外，可实施各种其他步骤，例如：清洁、分类、测量及包装等，但这些步骤对晶片表面平整度并无影响，所以于下文内不作更详细的考量。
依照现有技术，分离步骤a)的实施，通常是藉助于一内径锯(ID)、一钢丝锯(多钢丝锯，MWS)、藉分离/平整化研磨(研磨-切片，GS)、藉助于一带锯(单一切割)或一网锯(多重切割)。
机械切削b)包括；藉助于机械式研磨、材料移除等步骤实施晶片边缘的磨圆及晶片表面的平整化作用。圆边(边缘/凹槽磨圆，ENR)的实施是利用圆形、条状或类似工具藉助于研磨或抛光作用。晶片表面平整化作用的实施是采用整批式(亦即同时许多晶片)，利用-精研浆液以未粘合颗粒精研，或采用单一晶片方式以经粘合颗粒研磨。若是研磨，半导体的一面是藉真空作用固定在卡盘上，另一面则是由一覆以研磨粒的研磨碟加以切削。半导体晶片两面的切削是依序实施。通常所用的是利用精研运动学的整批双面研磨法，其中经粘合的研磨剂或涂在覆盖物(布)上的研磨剂(该处研磨剂业经“巢(嵌)套”在准固定状态)是位于两个甚大、相对的工作碟上，半导体晶片是在半自由状态下于其间实施研磨，所以这些工作碟可依照精研过程中的同样方式在导槽内的两个面上移动。另有一种所谓“平整磨石磨”的方法，其中工作碟配有覆以坚硬材料的小球。
化学切削c)包括：一个或更多个清理及蚀刻步骤。在蚀刻过程中(整批或每个单一晶片)将材料自两面移除，为作“深度清理”，将晶性受损的表面带移除并于机械切削之后减低机械表面应力。许多业经公开的线性程序消除了蚀刻步骤，盖因由蚀刻移除材料的量表示材料的额外消耗而且增加有关半导体晶片制造总切削工作的支出，进而涉及造成机械切削期间先前达成的晶片几何形状(平整度，尺寸精确度)的毁坏。
化学-机械切削d)包括许多抛光步骤。依照现有技术，这些步骤包含(也许)一种多步骤预抛光加工及一通常多步骤精细抛光加工。在此情况下，预抛光(粗抛光，一次抛光)及精细抛光(清晰抛光，二次抛光)的实施可采用许多工件夹在不同机器上并穿插清理、分类、测量及其他步骤的形式，或在集成机械工具内(其中半导体晶片是直接转移至：性能总是对预抛光及精细抛光加以最优化、具有不同抛光布的抛光盘。
该抛光步骤通常是一化学-机械抛光步骤，在该步骤中胶体分散、化学修饰硅石溶胶(浆液)藉机械研磨、但更重要地藉化学蚀刻作用将部分材料移除，结果造成半导体晶片与抛光布间的相对运动，此项材料移除工作完成了晶片的平整化作用，所以无任何结晶缺陷(几何形状)，而且使表面达到微观或平滑(粗度)。
单面抛光加工是用于预抛光及精细抛光，双面抛光加工亦是用于预抛光。在单面抛光的案例中，这些半导体晶片是将其背面粘合在一支撑盘上(粘固粉抛光)、藉真空作用固定或藉摩擦作用附着在所谓后支撑垫上(主要在精细抛光的案例中)。单面抛光采用个别晶片抛光及整批抛光两种加工方式。精细抛光仅是用于随后实施的半导体晶片正面。视随后晶片背面的预期亮光程度而定，在预抛光的过程中，仅正面予以加工，随后背面保持先前加工所预定的粗度，或采取另一种方式，两个面是实施循序单面抛光或同时双面抛光。双面抛光仅用于预抛光加工。现有技术亦包括一种整批式加工，其中半导体晶片是适当地插入薄导槽内，使其可半自由地移动并利用精研运动学原理于附有抛光布的两个盘之间同时实施两面抛光。
再者，晶片的边缘有通常是在预抛光之前实施最终切削(抛光)。但，其他加工程序亦经公开，其中包含若干程序可于单一步骤内提供集成预磨圆(去角取面)及精细磨圆(光边)。
众所周知的是，在实施机械切削b)的过程中利用同时双面研磨法(双碟研磨，DDG)可达成切削晶片的特佳几何形状。但，迄今业经揭示且包含一同时双面研磨步骤的全部切削程序所具有的共同特征是：这些程序均包括许多机械(材料-移除)切削步骤。
迄今为止，原则上，仅具有双碟研磨步骤的切削程序(其中双碟研磨是仅用作粗略预先研磨步骤或于一两段加工中用作预先研磨及最终研磨步骤)曾经考虑过可能及可行。欧洲专利EP 1 049 145 A1曾揭示一种切削程序，该程序包括一双碟研磨预先研磨步骤(粗磨)，继之以一个或更多个(序列型)单面最终-研磨步骤(最终加工)。相反地，美国专利US，6,066,565中曾述及于一具有双面预先研磨及双面最终-研磨的两段式加工中使用双碟研磨法。此种情形需要两部机器而且需要工件经过夹持许多次。
上述依照现有技术的切削步骤，其特征事实是：双碟研磨切削的一般优点是以用双碟研磨时经常考量为必需的许多步骤内机械切削的缺点作为代价而得来的。现有技术的若干多段式部分机械切削程序，包括一个或更多个双碟研磨步骤，以双碟研磨为基础的所有切削程序具有下列重大缺点：
材料的消耗量随切削步骤的数目而增加。以双段式或多段式切削为例，因磨入及磨出加工以及直至达到热平衡时的“预热研磨”会发生许多次，所以自工件上磨去材料的总量较单一步骤切削者多。再者，新加的材料移除工作(这些材料移除工作容许：每个步骤必须可靠地达成品质目标所需的最低材料移除量)必须适用于材料的许多次利用。
除材料移除量之外，报废率亦随切削步骤的数目而增加，因为每个步骤的产率均低于100％。
再者，具有许多切削步骤的长加工程序的特点是：弹性低，整个切削程序工作效率差及出产所需时间久。通常，个别步骤增加，切削程序的总工作效率降低。所以，为避免制造上的浪费，需要设置库存量及备份机器。
所以，总体而言，半导体晶片的制造成本随切削步骤的数目增加。此种情形甚至亦适用于现有技术的多段式切削程序(这些程序包含另外有利的双碟研磨步骤)。
发明内容
所以本发明所基于的目的是提供一种制造半导体晶片的方法，该方法可满足随后组件制作(尤其有关毫微位相)日益提高的品质要求，同时尽量低廉、节省材料、迅速及具有弹性。
根据本发明的一方面，提供一种制造半导体晶片的方法，该方法包括下列步骤：a)将一半导体锭分成多个半导体晶片，b)将半导体晶片的边缘磨圆，c)将半导体晶片的两面同时加以研磨，d)将半导体晶片加以抛光，其中，步骤c)是用来切削半导体晶片之表面的唯一材料移除机械切削步骤，以及其中，将具有根据日本工业标准/美国标准#2000网目或更细的研磨粒尺寸的陶瓷粘附研磨轮用于步骤c)的研磨。
根据本发明的一个实施例，其中，在将半导体晶片加以抛光之前，用一蚀刻介质将半导体晶片之表面的一面或两面加以处理。
根据本发明的另一方面，提供一种半导体晶片，该半导体晶片通过在一个步骤内同时对半导体晶片之两面进行研磨而制造，该晶片与预期目标厚度THK的差异ΔTHK≤0.75微米，其几何形状值TTV≤1微米及转动性不对称ΔROT≤0.5微米。
根据本发明的另一方面，提供一种半导体晶片，在任何2毫米×2毫米大小的预期测量范围内，其晶片正面上的最大不均度低于20纳米，以及在任何10毫米×10毫米大小的预期测量范围内，其晶片正面上的最大不均度低于50纳米。
根据本发明的一个实施例，其中，除0.5毫米的边缘排除之外，该半导体晶片符合最大不均度标准。
在本发明用以制造半导体晶片的方法中，半导体晶片表面的成形机械切削是藉助于一“单一步骤同时双面研磨”。[“单一步骤同时双碟研磨”(1S-DDG)。在所述同时研磨法的说明中“双碟研磨”与“双面研磨”具有同样的意义]。此应了解的是，其意谓一种于一同时双面研磨机上实施的方法，其特征为：该方法仅包括一仅具有一个工件夹的单一切削操作。这意味着，预先切削及精细切则(“粗磨”及“最终研磨”)通常需要在单一、综合切削步骤内进行。
不过，对可接受(合格)的起始表面而言并无限制。可能切削的表面，其所有实际粗度及结构是先前加工步骤所形成的，尤其由多重钢丝锯(MWS)(单向及双向)、内径锯、研磨切片或钢锯所形成的。对已经研磨甚至已经抛光的表面实施加工亦属可能。尤其，单一步骤双碟研磨可消除表面的粗化作用(该表面粗化作用是现有技术在粗磨步骤内的加工中经常考虑为必需者)，为了随后最后加工步骤，特别在由先前成功的分离加工中(精密分离)所形成的光滑表面上制造一个“啮合粗度”，亦即制造一种精密研磨步骤的细研磨粒可啮合的粗度。
就粗度、厚度或几何形状而言，无需要求移除更多的材料，该单一步骤双碟研磨加工对起始晶片品质起伏变化的容忍度极高。通常，第一步骤双碟研磨步骤可免除现有技术多步骤机械切削加工的上述缺点，所以在操作中大量材料可节省下来。
同时，在双面研磨加工内两个主轴的共线配置，可能使经双面抛光的半导体晶片达到极高的最终厚度尺寸精度。
依照本发明，不再有预先切削或藉精研的再切削，单面研磨(SSG)、晶片两面的循序单面研磨(2×SSG)或现有技术所要求、通过主要为机械的、晶片移除的材料移除所实施的任何其他切削步骤。但并不排除研磨步骤前、后所实施的圆边或光边，因为这些加工并不切削半导体晶片的表面，仅涉及其边缘。
依照本发明的方法，利用极少数个别切削步骤即可制造半导体晶片。由于个别切剧步骤少，所以具有许多优点：生产弹性(迅速反应顾客规范的宽广范围)、物流(线上原料存量低，可更迅速处理)等。再者，半导体晶片的生产特别节省原料。单晶半导体锭的制造占半导体晶片总生产成本的比例极高。在半导体晶片制成成品之前，在单晶体锭随后切削的许多步骤中，减少材料损失可大幅节省成本。
依照现有技术，仅将双面研磨(双碟研磨，DDG)的步骤曾被考虑用于切削程序，这些切削程序必须还包含：藉精研、单面研磨或循序单面研磨所实施的机械预切削或再切削。迄今，尚未曾尝试利用双碟研磨作为重要的机械平整化步骤。但惊奇的是，经发现：这些特性可用单一步骤同时两面研磨(1S-DDG)达成。所以本发明方法可在产量高及品质无损的情况下制造半导体晶片。再者，本发明方法的优点，由于需要结合许多步骤，是现有技术加工程序所不具备或丧失的。
本发明方法的一顼特殊优点是：半导体晶片是在单一步骤同时两面研磨加工中通过交叉-研磨而加以切削。这就是说：在研磨过程中，彼此相交的个别研磨体可形成研磨标记(条纹)，与轨道研磨不同，例如：在SSG加工方法中，仅形成平行的研磨标记。交叉研磨及其特性可决定待随后实施的、通过蚀刻的化学切削或化学-机械抛光的半导体晶片的起始形态。交叉研磨产生许多被肯定的特性：
利用交叉研磨运动学原理的材料移除较轨道研磨(例如：在依照现有技术的切削案例中，藉助于SSG、2×SSG或结合DDG及SSG或2×SSG)更指迅速，所以较为低廉。
交叉研磨较轨道研磨更具晶体等向性。由于单晶体具有方向性(晶体非等向性)，有若干特定方向，这些特定方向中，有些较容易切削，有些较难以切削。若是交叉研磨，沿容易切削晶体等向性方向的材料移除量并不比沿更困难切削晶体等向性方向的情况多，因为在经切削的晶片表面的任何一点上，不同方向的研磨标记经常相互交叉，所以所有个别切割速率(该切割速率视晶体定向而定)终于得以平均。
若是轨道研磨，其路径彼此不交叉，晶体切削角度视半导体晶片上的位置而定。所以，自不同位置移除材料的量不同。此种情形仅受研磨碟刚性的限制，以防止半导体晶片的变薄作用过度不均匀。若是轨道研磨，所形成的是一个很长距的图案，其所选择的方向可反映出晶体对称性。若是硅表面(该表面平行于晶面<100>(Si<100>)，例如，形成一十字、若是Si<111>，则形成一六角星。在随后的切削步骤中，此类长波几何形状破坏无法移除，或仅在移除大量材料的情况下方可移除。一个不合意的“研磨十字”仍留在最后切削的半导体晶片上，该“研磨十字”无论在定性方面(尤其利用所谓的魔镜测量法)、或在定量方面(例如利用干涉量度法或激光三角定位法)都是值得注意的。
依照现有技术，在结合DDG及SSG或2xSSG的切削加工中，决定晶片表面形态的是第二个SSG步骤。所以，在现有技术切削程序中，选择性实施的化学或化学-机械后续切削加工，不再能获得DDG所造成的有利交叉研磨。通过选择性破坏已由机械切削削弱的晶格区，这些后续切削加工实际上形成该研磨十字。
就本发明的观点而论，最好利用一同时双面研磨加工法(该加工法采用一种工件架，实质上无需强迫性导向，该工件架即可支撑及移动该半导体晶片(自由浮动法，FFP)。举例言之，FFP切削的一般性优点是已知的，这些优点是由不完全掺合或完全掺合、其本身通常容易发生失误的工具架所导致限制性强迫性条件的消除而形成的，已由(双面)精研及双面抛光(DSP)予以公开，且经海斯玛(J·Haisma)等人(应用光学，33(34)(1994)7945)就DSP特有的性能，以典型的应用场合为范例加以叙述。
再者，就本发明的观点而论，适合使用粘附坚硬陶瓷粒的研磨轮。由于其刚性，这些研磨轮可使半导体晶片的最终厚度尺寸精度达到特别高。再者，在1S-DDG中的粘附陶瓷研磨碟可防止磨除塑胶材料的表面污染及金属的表面及体内污染。举例言之，当使用粘附树脂研磨碟时，若无磨除塑胶存在，即可以省去通过材料移除蚀刻所实施的后续“深度清除步骤”。
省去蚀刻步骤的先决条件是：研磨后具有足够的平滑处理，因为蚀刻也可减低由机械切削导致晶体损坏所造成的表面应力。若晶体应力及瑕疵密度太高，抛光过程中的机械负荷(尤其在半导体可自由移动的“自由浮动”DSP中)可导致甚至最终产品内这些暇疵的扩大及留存。
所以，对本发明的方法而言，最好使用特别微细的研磨粒，以确保1S-DDG加工之后晶片表面的粗度很低。但是，藉助于1S-DDG，半导体晶片起始表面(亦即藉助于MWS锯割单晶体锭之后)直接切削必须仍属可能(所用研磨粒越粗越容易)的事实，对研磨粒的细度设下限度。由特别粘附陶瓷研磨碟可满足这些矛盾要求，所以，就本发明方法的观点而言，最好使用这些研磨碟。尤以所用研磨碟粘附研磨粒粒径对应于美国网目或日本工业标准网目#2000(且对应于FEPA标准；平均粒径约为4至6微米)或更细者为最佳。另外亦特别适合的是：粘合硬度及多孔性、研磨粒密度及分布曲线，以及1S-DDG中所用的若干其他材料参数及加工参数，例如：主轴前进及策略以及配合削除材料的移除速率。
实施1S-DDG的切削次步骤之后，依照本发明制造的半导体晶片，其表面粗度低而且存留晶格瑕疵(损坏)的密度及深度均低。举例言之，在根据本发明之方法的一优选实施例中，用#2000研磨粒筛(4至6微米粒径)的陶瓷粘附研磨轮可达成的粗度约为400埃均方根值，而用1.5微米粒径则可达成的粗度约为100埃均方根值。再者，依照本发明，于单一1S-DDG切削操作中，利用一研磨轮原型曾达成的粗度约为50埃均方根值。此种情形可与一项事实加以比较：即使采用一树脂粘附研磨轮(该研磨轮可提供经济上仍属可行、最佳的可能材料移除速率，而且亦可依照现有技术自行变尖(不致受到阻碍))，单面研磨(轨道研磨)亦不能达成远低于500埃均方根值的粗度。(测量值是取自附有1微米钻石针头以<80微米为上限的表面粗度计。)尤其粗度如此低，以致于即使节省材料的后续抛光移除亦可提供预期的最终加工。再者，不会因抛光过程中机械负荷而造成瑕疵扩大，所以留存的晶体瑕疵不致一路下来持续至最终产品。原则上，本发明的1S-DDG法容许接近网状精密切削。无卡盘的事实意味着，无需保持接触所导致的研磨晶片损坏，所以亦无刮伤等等，这些损坏及刮伤必须以材料密集方式予以移除或加以修理。
在1S-DDG切削次步骤之后，这些半导体晶片环绕加工目标值的厚度分散程度极低。所以本发明的另一内容是一半导体晶片，在一个步骤内半导体晶片经过同时实施双面研磨之后，该半导体晶片与预期平均目标厚度(厚度，<THK>)的差异为ΔTHK≤0.75微米(ΔTHK＝在该测试组内平均晶片厚度<THK>的标准差异)且总厚度变化(TTV)为TTV≤1微米。
再者，在1S-DDG切削次步骤之后，这些半导体晶片呈特别地转动性对称，亦即该厚度分布(该厚度分布形成半导体晶片内的其余TTV值)几乎全部取决于径向对称(一个参数)横断面图像。所以，本发明的另一内容是一种半导体晶片，在一个步骤内半导体晶片经过同时实施双面研磨之后，该半导体晶片的转动性不对称ΔROT≤0.5微米。
就定义而言，转动性不对称ΔROT(该ΔROT是由厚度分布的残留角度相关性所产生)必须总是低于或等于总厚度变化TTV。在最接近现有技术的研磨加工中，对总厚度变化
TTV＝maxψ，r{THK(ψ1，r1)-THK(ψ2，r2)}
的重大影响实际上是由转动性不对称ΔROT导致的，例如：半导体晶片的楔形，例如：在单面研磨的情况中，由于滚磨卡盘(tumblingchuck)(垂直运动)的作用。
以类似于TTV的方式，ΔROT可定义为
ΔROT＝maxr[maxψ{THKr(ψ1)-THKr(ψ2)}]
其中maxψ，r代表当角度ψ及半径r变化时所得的最大高度差异THK(ψ1，r1)-THK(ψ2，r2)，maxψ代表当r固定及ψ，变化时所得的最大值，maxr代表当r变化及ψ固定时所得的最大值，及THK(ψ)代表r固定随ψ变化的局部厚度THK。
由于其优良目标厚度尺寸精确度，本发明的半导体晶片特别适于通过抛光直接施以其他加工。在绝大多数的情况中，预抛光一多晶片加工，其中许多晶片是同时加以切削而且在一次切削操作中平行于抛光盘。进入这种多晶片抛光加工程序中的半导体晶片，其起始厚度必须非常均匀，方可保证以能保持抛光批内所有晶片的材料移除均匀及几何形状及毫微位相不变及优良而著称的抛光加工获得成功。只有在抛光操作中所有晶片的个别抛光运动均相同的情况下才能满足该条件。尤其在双面抛光的情况中，晶片是松散地置于薄导引槽内且抛光时浮动于两抛光盘之间，起始厚度的分散可导致个别晶片上负荷分布不均匀。如此造成破裂的风险提高，因为在抛光加工初期，这些最厚的晶片将绝大部分来自抛光盘的负荷吸收。再者，若起始厚度分散太广，则会导致晶片与晶片间的运动不同，亦即对个别运动而言的厚晶片转动迅速，薄晶片转动缓慢。对个别晶片而言，在实施双面抛光之后，更会导致几何形状不同。再者，起始厚度的起伏变化可增加：为达成几何形状及其他性能合格及起始厚度实质上均匀的目标，在实施多晶片抛光期间所需的最低材料移除量。
通过抛光以移除材料是成本非常密集的。所以，抛光加工时间以尽可能短暂为佳。因此，要求起始厚度必须非常均匀，例如：1S-DDG加工所提供者。举例言之，在包括DDG粗磨及SSG或2×SSG精磨的组合加工中，DDG法的固有优点(主要可提供一致的晶片起始厚度)将由SSG或2×SSG的再切削所抵销，因为SSG本来仅能提供最终厚度稳定性，但相对而言，该稳定性并不甚佳。这是由于将DDG情况中研磨主轴诸轴的共线性与SSG情况中卡盘及研磨主轴间诸轴的偏位加以对比所致。DDG情况中的共线性使该方法得以免除研磨轮瞬时切割速率的起伏变化，而且原本极精密并可抗拒扭力。若研磨轮的切割速率自然变化，诸轴间的偏位可导致诸轴间彼此倾斜并与机器内的弹性扭力倾斜，以补偿由研磨主轴进给所建压力的反压力。
再者，在加工过程中瞬间工件厚度的精确测量(加工内量具)仅DDG加工可能，因为在此情况下，在切削过程中晶片的两面均可自由地接近。在SSG情况中，晶片的一面是置于一卡盘上，该卡盘阻碍瞬时厚度的精确测量，因为卡盘上通常起伏不平的半导体晶片不够平整所形成、留在卡盘上面与工件下面之间若干部位的空间不详，更多剩余垂直运动及卡盘本身的不平会使厚度测量失真。在2×SSG加工中，通常轮流使用一软卡盘及一硬卡盘，在软卡盘上厚度测量通常不可能精度太高，所以目前晶片厚度的测量工作非常困难。
在1S-DDG切削次步骤之后，半导体晶片的目标尺寸精度甚高。这就意味着，在1S-DDG加工之后，半导体晶片的实际形状与操作后续抛光或(也许)蚀刻切削步骤起始形状的预期形状仅有微小的差异。再者，1S-DDG之后可能留存下来的残留形状差异总是对后续加工不特别重要。
举例言之，双面抛光(DSP)对晶片厚度THK的残留转动性不对称ΔROT的反应较对其总厚度变化TTV(得自随机分布的局部厚度THK＝THK(ψ，r)总是ΔROT及TTV的可比较值)更为重要，因为DSP本身制造转动性对称晶片几何形状及类似的转动性不对称(例如：楔形)仅可通过有关更多材料移除的另外抛光作用予以移除。通常，即使利于后续切削的最佳起始形状与理想平整晶片的形状经常有所差异，尤其若这些后续加工的特定性能可预先由形状的目标差异加以补偿时更是如此。可提到的实例再一次是DSP，在某些情况下且与预期(及可达成)的平面平行表面理想有所差异时，该DSP将形成若干呈转动性对称却中凸弯曲的表面(“双中凸透镜”，所以在1S-DDG之后，从一故意中凹弯曲而且同样必需呈转动性对称的表面获益(“双中凹透镜”)。
由于利用1S-DDG而造成总加工程序的缩短意味着经研磨的晶片更接近完全切削晶片的最终加工，即使实施机械成形切削之后，优良几何形状问题仍很重要。因为本发明加工程序内的后续加工不再导致晶片几何形状的任何重大变化，尤其在抛光过程中材料移除量大幅减低的短加工程序情况内，在机械切削步骤之后，一特别平整的晶片(如1S-DDG加工所提供者)通常均属有利。
根据本发明的一种用以制造半导体晶片的优选加工程序包括下列次步骤：
a)将一半导体锭分成许多个半导体晶片，
b)将半导体晶片的边缘磨圆，
c)将半导体晶片的两面同时加以研磨，1S-DDG，
d)将这些半导体晶片加以抛光，
其中步骤c)是用以切削半导体晶片表面的唯一材料移除机械切削步骤。
步骤a)是一分离步骤，其中是将一晶片状的单元从一尺寸精确、抽拉而成的单晶体分离出来。该分离步骤是依照现有技术实施，且可能是-循序式分离法(依序每次一个晶片)或一同时分离法(同批所有晶片一次切割完成)。举例言之，循序分离法是利用内径锯(ID)或条带锯实施。晶片锯割及锭终端表面(亦即所形成半导体晶片的表面)研磨的同时实施(研磨切片GS)亦属可能。但，就本发明加工程序而论，一种藉助于钢丝锯的同时分离法(多重钢丝切片，MWS)，也许利用一切割悬浮液(浆液切割-精研，S-MWS)或一粘有研磨粒钢丝(例如：钻石钢丝切割-精研，D-MWS)甚为适合，MWS加工的优点是：成本低、产量及可用性高，即使晶体锭的直径相当大亦如此。MWS的典型缺点，举例言之，锯割的起伏不平表面是由后续双面研磨步骤在本发明的加工中特别有利地加以消除。
在步骤b)中，将晶片边缘加以修饰(边缘/凹槽磨圆，去角取面)。此步骤可依照预期自现有技术加工方法中选择。亦可能考虑利用皱面研磨体(profiled abrasive body)实施研磨，利用半导体晶片外形在一研磨体或辊筒上的移动实施研磨，条带或布料研磨。尤其，亦可能利用边缘精密磨圆或有关边缘去角取面及边缘抛光的整体加工。在传统粗磨圆的情况中，实施进一步切削程序期间的某适当位置可能必须包含-边缘/凹槽抛光步骤。
另一种变通方法，圆边工作亦可能在1S-DDG之后实施。由于晶片直径尚未达到尺寸精确及晶片边缘尚尖锐，在后续圆边过程中晶片必须再度加以夹持，会危及半导体晶片上由1S-DDG所达成的表面精密加工，所以该变通方法的缺点是：在实施1S-DDG的过程中，工件处理的困难加大。另一方面，其优点是：在圆边过程中，可能利用整体的去角取面及精密磨圆加工(研磨及抛光)，例如：日本专利JP 08090401 A中所述。
步骤c)是1S-DDG加工，该加工已经广泛述及如上。
步骤d)是一种现有技术的抛光加工。通常该加工包括：预抛光及最终抛光，所以将加以分开讨论如下。预抛光可能是一多晶片或单晶片抛光加工及可能是一单面或双面抛光加工。双面抛光加工可能是一循序单面抛光加工(首先背面，随后正面)或一同时双面抛光加工(DSP)。单晶片及多晶片、单面及双面抛光加工的所有组合亦属可能。迄今，有关DSP，仅部分现有技术是采用多晶片DSP。最终抛光的实施通常是采用单面抛光。
利用步骤d)内不同抛光加工的下列本发明切削程序甚为适合：抛光可能包括一双面预抛光-晶片正面单面最终抛光的程序。此外，亦可能利用若干切削加工，其中半导体晶片的两面实施循序单面抛光，随后半导体正面实施最终抛光。单面预抛光及单面最终抛光可能彼此分开实施或加以偶联。举例言之，亦可能在一部机器上或一次加工中实施背面及正面的预抛光。另一变通方法是，亦可能利用在一部机器上或一次加工中实施正面预抛光及正面最终抛光的组合方式。有一种可能的程序是，其中仅半导体晶片正面先施以预抛光，随后再施以最终抛光。单面预抛光及单面最终抛光的再度实施可采取隔离方式(例如：在分离的机器上)或采取整体方式(例如：在一部附有不同抛光盘的机器上，半导体晶片是经直接转移于这些抛光盘之间，无需中断加工或任何装载及卸除操作，也许其间另外实施一个清除步骤)。
在双面研磨c)及抛光d)之间，可以可选地添加一蚀刻或(深度)清除步骤，其中通过化学方法将材料自晶片表面移除，同时在双面或循序单面或仅一个面(例如：利用一旋转-蚀刻加工)上进行。如此，必要时，晶格损坏及表面应力得以减低及污染得以移除。但是，以不含蚀刻步骤的切削程序为佳。如此可节省材料、时间及成本并简化加工程序。再者，机械切削过程中所达成的、由蚀刻而经常引起的晶片形状毁坏得以免除。
此外，亦可实施许多其他步骤，例如：清除、分类、测量及包装等，但这些步骤不影响晶片表面的平整性。再者，经最终抛光之后，晶片表面可能加以涂覆，例如：通过外延作用。
经依照本发明实施精密切削的半导体晶片，例如：精密抛光之后，其局部平整度(毫微位相)极佳。所以，本发明的另一内容是一半导体晶片，其尺寸为2毫米×2毫米的任何预期测量范围内的晶片正面最大不均度低于20毫微米、及尺寸为10毫米×10毫米的任何预期测量范围内者低于50毫微米。
因此，该晶片特别适于实施后续进一步加工，以高产量制作利用CMP加工曾制造的品质特别高的组件。该CMP加工对上述短距内残留不均度的反应特别重要。
尤其利用一钢丝锯切割半导体绽(多重钢丝切片，MWS)期间，在步骤a)内，若钢丝撕断必须换以新钢丝，本发明的加工方法亦可导致极佳的毫微位相。切割之后，如此可导致晶片厚度图像的一个重要步骤。依照现有技术，此类“钢丝撕断”的晶片不能用于高级应用场合而且通常予以报废，对应地造成整体制造成本提高的严重后果，因为撕断的钢丝经常影响该锯割批内的所有晶片，亦即同时约200至300个晶片。本发明方法甚至可将这些晶片加工成高品质的最终产品。
经由本发明方法所制半导体晶片的另一特别有利性能是其一直到达最外边缘的平整度均高。尤其，甚至评价晶片表面时以往曾遭排除的边缘区(边缘排除，EE)，这些晶片仍具有甚佳的几何形状特性。目前边缘排除通常为3毫米。在本发明制造的半导体晶片中，当特定表面面积增加时，例如：至边缘排除为2毫米(预期标准)、1毫米(未来)及0.5毫米，品质仅略微受损。
尤其是，本发明制造的晶片无任何“边缘低落”，亦即朝向晶片边缘无任何厚度中凸或变窄。在SSG或2×SSG的情况中，这些加工所需的大研磨碟直径导致发生此类边缘低落。SSG内所用研磨碟直径通常大于待切削半导体晶片的直径。为接近切割路径尽可能沿晶片直径上直线走向的理想必须如此。这就抵消了：由于卡盘轴与研磨主轴轴的偏位引起研磨期间力量引进的不均匀所导致的不稳定性。所以，SSG所需的大研磨碟几乎沿垂直方向磨入晶片边缘上的晶片表面。晶片表面的垂直、迅速研磨啮合导致结构较弱边缘的微观边缘剥落。再者，由于已知的所谓轨道研磨的研磨运动(不相互交叉平行研磨标记)，SSG导致晶片边缘的晶格变弱，在后续切削(例如：化学蚀刻或化学机械抛光)过程中，此种变弱现象会导致晶片边缘材料移除量的增加。
在SSG的情况中，通常是由工件的中凹式夹持将非交叉、径向轨道研磨强制性地加在略微中凸盘上以致卡盘或主轴线彼此间略微倾斜。原则上，SSG亦可实施交叉研磨。但，如此并非有利，因为卡盘/主轴的轴偏位及所造成的不稳定倾向，意味着即使较不均匀的啮合，连带振动、胶着-及-滑动等等，将比以蓄意预加的诸轴定向操作时更易发生。
但，在DDG的情况中，使用较小的研磨碟，其直径约为切削中半导体晶片直径的一半，亦属有利地可能。此种情形可能由于两个研磨轮主轴的轴是精确地彼此排成一条直线(共线性)，而且与SSG不同，在DDG情况中所有的力均加以精确地弥补。如此可导致研磨体几乎沿平行于晶片边缘的方向，所以非常“平缓地”以小研磨角磨入晶片表面。如此可减低边缘处产生微剥落片的可能。再者，DDG的交叉研磨意味着边缘区内后续步骤过程中，无材料移除。不均的结晶学上选择性的晶格损坏。
以下参考附图及实施例将本发明方法的优点作更详细的说明。
附图说明
图1A及B所示是一本发明所制、且经施以双面研磨的硅晶片的晶片表面显微影像(图1A)及一依照现有技术制造的硅晶片(图1B)，在每一情况中都是在完成机械切削之后。
图2A及B所示是一本发明所制、且经施以双面研磨的硅晶片边缘区内表面图像(图2A)及一依照现有技术制造的硅晶片(图2B)，在每一情况中都是在完成机械切削之后。
图3A及B所示是一本发明所制、经完成抛光后的硅晶片毫微位相(图3A)与一依照现有技术制造的同样完成抛光后的硅晶片(图3B)。
图4A及B所示是如图3及图3B的比较，但所不同的是，这些硅晶片是源自锭的一片，其中在利用纲丝锯切割(MWS)的过程中锯钢丝曾经撕断。
图中元件编号说明：
1    研磨标记
2    研磨标记
3    磨损
4a   晶片表面
4b   晶片表面
5a   晶片边缘
5b   晶片边缘
7     边缘低落(过早低落)
8a    完全平整表面
8b    短距高度局部差异
9a    最终产品表面
9b    完全切削(抛光后)晶片表面
10a   直到晶片边缘的优良平整度
10b   晶片边缘区未滤光断面描绘图
11    高通滤光粗度曲线
具体实施方式
实施例1：
依照本发明，通过：(1)采用钢丝锯将一尺寸业已精确、公称直径300毫米的单晶体加以切割，(2)圆边，(3)利用粘有#2000(约4至6微米)研磨粒的研磨轮实施1S-DDG，(4)利用一蚀刻装置内的氢氟酸与硝酸的适当混合物以层流方式流经晶图表面上，施以蚀刻，(5)依照本发明施以双面预抛光及单面最终抛光，而制得硅晶片。
图1A所示是经施以1S-DDG切削次步骤的后硅晶片表面的放大图(在显微镜下)。由1S-DDG切削所产生的研磨标记2(彼此交叉)可清晰地看到。表面上无磨耗的材料或污染，而且粗度及损坏深度均低，所以无需后续蚀刻或后续深度清除。该表面非常清洁及均匀。
图2A所示是经施以1S-DDG切削次步骤之后，晶片边缘的定性表现(利用扫描探针记录的断面描绘图)。一直到达晶片边缘的优良平整度10a可清晰地辫认出来，晶片表面4a与晶片边缘5a(已经蓄意地加以磨圆)间有骤然转变。实施圆边过程中所产生的去角取面，在由灵敏的高度刻度(单位：10千埃＝1微米)所形成、实质上垂直向下的直线处可以看到。
图3A所示是经完全切削、抛光的硅晶片的正面。局部高度差异(-200毫微米至+75微米)的灰度表现是由一干涉量度计检查法所测得的。表面8a是实质上完全平整。尤其，在整个表面上任何2毫米×2毫米及10毫米×10毫米的预期测量面内，所有局部高度差异分别低于20毫微米或低于50毫微米。这些灰度代表表面上的绝对高度，零高度对应于一回归面。
比较例1：
硅晶片的制造方式类似于实施例1，但不同的是：在机械切削步骤过程中，将1S-DDG加工代之以实施两次之循序单面研磨(2×SSG)。该2×SSG加工包括：第一个软卡盘研磨步骤，经过硅晶片的脱卡盘、转动及立即清除之后，继之以第二个、硬卡盘研磨步骤。所用树脂一粘合研磨轮粘有粒径15微米(约#1200)的研磨粒。再者，在机械切削及抛光之间进行一种酸性层流蚀刻步骤，其中总材料移除量为20微米。
图1B所示是实施机械切削之后，硅晶片表面的放大图(在显微镜下)。大致平行且彼此不相交的个别研磨标记甚为明显。研磨轮树脂粘合料的磨损3需要后续材料移除深度清除或一蚀刻步骤。在这些额外步骤中，由于曾发生磨损部位的护罩作用，材料堆高区仍留存在原处，此种情形对粗度具有不良影响而且需要将相当更大量的材料移除。
图2B所示是实施机械切削之后晶片表面边缘区的断面描绘图10b。所用研磨加工意味着：晶片表面4b朝向边缘区5b(先前已经蓄意加以磨圆)有一过早低落7。对3毫米的边缘排除(目前常见的情形，本图所示约位于x＝7000毫微米处)而言，讨厌的边缘低落7(差异约为3千埃＝0.3微米)尚不能对硅晶片总平整度作出决定性差异。将来，2毫米(在此情况约位于x＝8000微米，该处的差异Δy约为4千埃＝0.4微米)、1毫米(x～9000微米；Δy～6千埃＝0.6微米)、或0.5毫米(x～9500微米；Δy～8千埃＝0.8微米)的缩小边缘排除带，以及对晶片整个表面平整度的其他更高要求，由品质及产量的降低可明显地察觉到此边缘低落7的存在。图中所示是未经滤光的断面描绘图10b及一高通滤光粗度曲线11。
图3B所示是经完全切削硅晶片的亳微位相。-155毫微米至+95毫微米的灰度表现亦是源自干涉量度计检查法。显著的短距局部高度差异(8b)可清楚地看出，且在所选2毫米×2毫米或10毫米×10毫米的测量范围内，其尺寸常分别大于20毫微米或50毫微米。由本发明制造的此类半导体晶片太需要进一步加工，而且不适用于超大规模集成微电子多层组件及尤其用以制造这些组件的化学机械抛光(CMP)加工。
实施例2：
以实施例1所述的类似方式，依照本发明制成硅晶片。与实施例1的唯一差别是：由MWS切割硅单晶体的过程中，锯钢丝经撕断，而且新钢丝装上后切割操作仍继续进行。热流失及许多其他理由足以说明，加工中断常导致如此所切晶片的厚度轮廓内一个显著步骤。然而，如图4A中的干涉图所示，进一步加工将此步骤几乎完全消除。终端产品的表面9a几乎呈完美平整。
比较例2：
由实施例2锯割批(其中曾发生钢丝撕断状况)所制造的硅晶片，是以比较例1所述的类似方式，依照现有技术进行进一步加工。图4B所示是经完全切削硅晶片的干涉图。即使利用比图4A大得多的高度尺度(-165毫微米至+145毫微米，而图4A中为-100毫微米至+35毫微米)，表面9b内的步骤(当钢丝撕断时所形成的)，在完全切削(亦即抛光之后)的晶片上仍可清楚地看出一严重的高度局部差异。依照现有技术制造的此类晶片，所以以及曾发生钢丝撕断状况的整个锯切批太需要进一步加工而且不适用于非常大型秋体微电子多层组件，尤其是在化学机械平整化(CMP)处理被用于制造这些组件的情况下。

Claims (5)

1、一种制造半导体晶片的方法，该方法包括下列步骤：
a)将一半导体锭分成多个半导体晶片，
b)将半导体晶片的边缘磨圆，
c)将半导体晶片的两面同时加以研磨，
d)将半导体晶片加以抛光，
其中，步骤c)是用来切削半导体晶片之表面的唯一材料移除机械切削步骤，以及
其中，将具有根据日本工业标准/美国标准#2000网目或更细的研磨粒尺寸的陶瓷粘附研磨轮用于步骤c)的研磨。
2、如权利要求1的方法，其中，在将半导体晶片加以抛光之前，用一蚀刻介质将半导体晶片之表面的一面或两面加以处理。
3、一种通过权利要求1的方法制造的半导体晶片，该半导体晶片通过在一个步骤内同时对半导体晶片之两面进行研磨而制造，该晶片与预期目标厚度THK的差异△THK≤0.75微米，其几何形状值TTV≤1微米及转动性不对称△ROT≤0.5微米。
4、一种通过权利要求1的方法制造的半导体晶片，在任何2毫米×2毫米大小的预期测量范围内，该晶片正面上的最大不均度低于20纳米，以及在任何10毫米×10毫米大小的预期测量范围内，该晶片正面上的最大不均度低于50纳米。
5、如权利要求4的半导体晶片，其中，除0.5毫米的边缘排除之外，该半导体晶片符合最大不均度标准。
CNB02141985XA 2001-08-30 2002-08-30 具有改良局部平整度的半导体晶片及其制造方法 Expired - Lifetime CN1265439C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE10142400A DE10142400B4 (de) 2001-08-30 2001-08-30 Halbleiterscheibe mit verbesserter lokaler Ebenheit und Verfahren zu deren Herstellung
DE10142400.0 2001-08-30

Publications (2)

Publication Number Publication Date
CN1434489A CN1434489A (zh) 2003-08-06
CN1265439C true CN1265439C (zh) 2006-07-19

Family

ID=7697042

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB02141985XA Expired - Lifetime CN1265439C (zh) 2001-08-30 2002-08-30 具有改良局部平整度的半导体晶片及其制造方法

Country Status (6)

Country Link
US (1) US7077726B2 (zh)
JP (2) JP2007053119A (zh)
KR (1) KR100511381B1 (zh)
CN (1) CN1265439C (zh)
DE (1) DE10142400B4 (zh)
TW (1) TW575929B (zh)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4093793B2 (ja) * 2002-04-30 2008-06-04 信越半導体株式会社 半導体ウエーハの製造方法及びウエーハ
JP4092993B2 (ja) * 2002-09-13 2008-05-28 信越半導体株式会社 単結晶育成方法
US7597815B2 (en) * 2003-05-29 2009-10-06 Dressel Pte. Ltd. Process for producing a porous track membrane
DE10344602A1 (de) * 2003-09-25 2005-05-19 Siltronic Ag Verfahren zur Herstellung von Halbleiterscheiben
DE102004005702A1 (de) * 2004-02-05 2005-09-01 Siltronic Ag Halbleiterscheibe, Vorrichtung und Verfahren zur Herstellung der Halbleiterscheibe
DE102004031966A1 (de) * 2004-07-01 2006-01-19 Siltronic Ag Verfahren zur Herstellung einer Halbleiterscheibe
DE102005046726B4 (de) * 2005-09-29 2012-02-02 Siltronic Ag Nichtpolierte monokristalline Siliziumscheibe und Verfahren zu ihrer Herstellung
US7601049B2 (en) * 2006-01-30 2009-10-13 Memc Electronic Materials, Inc. Double side wafer grinder and methods for assessing workpiece nanotopology
US7930058B2 (en) * 2006-01-30 2011-04-19 Memc Electronic Materials, Inc. Nanotopography control and optimization using feedback from warp data
US7662023B2 (en) * 2006-01-30 2010-02-16 Memc Electronic Materials, Inc. Double side wafer grinder and methods for assessing workpiece nanotopology
MY149762A (en) * 2006-01-30 2013-10-14 Memc Electronic Materials Double side wafer grinder and methods for assessing workpiece nanotopology
DE102006062871B4 (de) * 2006-07-13 2012-06-21 Peter Wolters Gmbh Verfahren zum gleichzeitigen beidseitigen Schleifen mehrerer Halbleiterscheiben
DE102006062872B4 (de) * 2006-07-13 2012-06-14 Peter Wolters Gmbh Verfahren zum gleichzeitigen beidseitigen Schleifen mehrerer Halbleiterscheiben
DE102007030958B4 (de) 2007-07-04 2014-09-11 Siltronic Ag Verfahren zum Schleifen von Halbleiterscheiben
CH701168B1 (de) * 2007-08-17 2010-12-15 Kellenberger & Co Ag L Verfahren und Bearbeitungsmaschine zur Behandlung von Werkstücken.
JP5600867B2 (ja) * 2008-06-16 2014-10-08 株式会社Ｓｕｍｃｏ 半導体ウェーハの製造方法
JP2010073137A (ja) * 2008-09-22 2010-04-02 Nec Electronics Corp 半導体集積回路設計方法及び設計プログラム
DE102008053610B4 (de) * 2008-10-29 2011-03-31 Siltronic Ag Verfahren zum beidseitigen Polieren einer Halbleiterscheibe
DE102009025243B4 (de) 2009-06-17 2011-11-17 Siltronic Ag Verfahren zur Herstellung und Verfahren zur Bearbeitung einer Halbleiterscheibe aus Silicium
DE102009051008B4 (de) * 2009-10-28 2013-05-23 Siltronic Ag Verfahren zur Herstellung einer Halbleiterscheibe
DE102010005904B4 (de) * 2010-01-27 2012-11-22 Siltronic Ag Verfahren zur Herstellung einer Halbleiterscheibe
DE102011083041B4 (de) * 2010-10-20 2018-06-07 Siltronic Ag Stützring zum Abstützen einer Halbleiterscheibe aus einkristallinem Silizium während einer Wärmebehandlung und Verfahren zur Wärmebehandlung einer solchen Halbleiterscheibe unter Verwendung eines solchen Stützrings
JP6045542B2 (ja) * 2014-09-11 2016-12-14 信越半導体株式会社 半導体ウェーハの加工方法、貼り合わせウェーハの製造方法、及びエピタキシャルウェーハの製造方法
CN106482692A (zh) * 2016-09-29 2017-03-08 广州兴森快捷电路科技有限公司 3d打印阻焊厚度均匀性的测试方法及测试装置
EP3364247A1 (en) 2017-02-17 2018-08-22 ASML Netherlands B.V. Methods & apparatus for monitoring a lithographic manufacturing process
CN112454014B (zh) * 2020-10-29 2022-10-11 中国工程物理研究院激光聚变研究中心 一种红外透明陶瓷晶粒尺寸的测量方法
CN112621557B (zh) * 2020-12-17 2022-08-09 江苏集萃精凯高端装备技术有限公司 Yag晶片的抛光方法
EP4047635A1 (de) 2021-02-18 2022-08-24 Siltronic AG Verfahren zur herstellung von scheiben aus einem zylindrischen stab aus halbleitermaterial
CN113611593B (zh) * 2021-08-02 2024-06-14 中国电子科技集团公司第四十六研究所 一种超薄锗片翘曲形貌的控制方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0226608Y2 (zh) * 1985-10-23 1990-07-19
JPS63127872A (ja) * 1986-11-17 1988-05-31 Kobe Steel Ltd 薄板円板の鏡面加工方法
JPH02106259A (ja) * 1988-10-14 1990-04-18 Daisho Seiki Kk 両頭平面研削装置
JP2839801B2 (ja) * 1992-09-18 1998-12-16 三菱マテリアル株式会社 ウェーハの製造方法
JP3923107B2 (ja) * 1995-07-03 2007-05-30 株式会社Ｓｕｍｃｏ シリコンウェーハの製造方法およびその装置
KR100227924B1 (ko) * 1995-07-28 1999-11-01 가이데 히사오 반도체 웨이퍼 제조방법, 그 방법에 사용되는 연삭방법 및 이에 사용되는 장치
JPH0976147A (ja) * 1995-09-08 1997-03-25 Kao Corp 表面加工基板及びその製造方法
JP3620554B2 (ja) * 1996-03-25 2005-02-16 信越半導体株式会社 半導体ウェーハ製造方法
JPH09270396A (ja) * 1996-03-29 1997-10-14 Komatsu Electron Metals Co Ltd 半導体ウェハの製法
JP3339545B2 (ja) * 1996-05-22 2002-10-28 信越半導体株式会社 半導体ウエーハの製造方法
DE19704546A1 (de) * 1997-02-06 1998-08-13 Wacker Siltronic Halbleitermat Verfahren zur Herstellung einer einseitig beschichteten und mit einem Finish versehenen Halbleiterscheibe
JPH10256203A (ja) * 1997-03-11 1998-09-25 Super Silicon Kenkyusho:Kk 鏡面仕上げされた薄板状ウェーハの製造方法
US6296553B1 (en) 1997-04-02 2001-10-02 Nippei Toyama Corporation Grinding method, surface grinder, workpiece support, mechanism and work rest
JPH11154655A (ja) * 1997-11-21 1999-06-08 Komatsu Electron Metals Co Ltd 半導体ウェハの製造方法
DE19823904A1 (de) * 1998-05-28 1999-12-02 Wacker Siltronic Halbleitermat Hochebene Halbleiterscheibe aus Silicium und Verfahren zur Herstellung von Halbleiterscheiben
JP3328193B2 (ja) 1998-07-08 2002-09-24 信越半導体株式会社 半導体ウエーハの製造方法
DE19833257C1 (de) * 1998-07-23 1999-09-30 Wacker Siltronic Halbleitermat Verfahren zur Herstellung einer Halbleiterscheibe
JP3664593B2 (ja) * 1998-11-06 2005-06-29 信越半導体株式会社 半導体ウエーハおよびその製造方法
JP4493062B2 (ja) * 1999-06-30 2010-06-30 株式会社Ｓｕｍｃｏ 両面研磨ウェーハの製造方法
JP3794538B2 (ja) * 1999-09-02 2006-07-05 信越半導体株式会社 両面同時研削装置および両面同時研削方法
KR100706626B1 (ko) * 1999-09-24 2007-04-13 신에츠 한도타이 가부시키가이샤 박판 원판형 워크의 양면 연삭 방법 및 장치

Also Published As

Publication number Publication date
JP5358531B2 (ja) 2013-12-04
US7077726B2 (en) 2006-07-18
JP2007053119A (ja) 2007-03-01
US20030060050A1 (en) 2003-03-27
TW575929B (en) 2004-02-11
JP2010283371A (ja) 2010-12-16
DE10142400A1 (de) 2003-03-27
DE10142400B4 (de) 2009-09-03
KR20030019144A (ko) 2003-03-06
CN1434489A (zh) 2003-08-06
KR100511381B1 (ko) 2005-08-31

Similar Documents

Publication Publication Date Title
CN1265439C (zh) 具有改良局部平整度的半导体晶片及其制造方法
KR101707056B1 (ko) 유리 기판 및 그 제조 방법
EP1188516A1 (en) Method and apparatus for polishing outer peripheral chamfered part of wafer
JP5538253B2 (ja) 半導体ウェハの製造方法
CN1650404A (zh) 半导体晶片的制造方法及晶片
CN1652307A (zh) 半导体晶片,生产半导体晶片的装置及方法
KR101624151B1 (ko) 반도체 웨이퍼의 가공 프로세스
CN112513348B (zh) SiC晶片和SiC晶片的制造方法
JP6418130B2 (ja) 半導体ウェーハの加工方法
US6284658B1 (en) Manufacturing process for semiconductor wafer
JP2011077413A (ja) シリコンウェハーの製造方法
JP2007306000A (ja) 異形成形されたエッジを備えた半導体ウェーハを製作するための方法
TW201530641A (zh) 半導體晶圓的製造方法
JP4133935B2 (ja) シリコンウエハの加工方法
JP2000114216A (ja) 半導体ウェーハの製造方法
JP6624461B2 (ja) ガラス板の面取り装置、ガラス板の面取り方法、及びガラス板の製造方法
KR101303552B1 (ko) 반도체 웨이퍼의 양면을 화학적으로 그라인딩하는 방법
KR20150073214A (ko) 연마물의 제조 방법
JP3648239B2 (ja) シリコンウエハの製造方法
JP4711693B2 (ja) バンドソー型切断機と、それを用いた半導体鋳塊切断方法
WO2000047369A1 (en) Method of polishing semiconductor wafers
JP2002237476A (ja) 半導体ウェハ及びその製造方法
EP2192609A1 (en) Method of producing wafer for active layer
KR100933850B1 (ko) 태양전지용 잉곳의 코너부 가공방법 및 장치와 그에 따라제조된 태양전지용 잉곳 및 웨이퍼
JP4388858B2 (ja) シリコンウエハの加工方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CX01 Expiry of patent term

Granted publication date: 20060719

CX01 Expiry of patent term