CN1230734C - 数据处理设备以及应用它的存储卡 - Google Patents

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Abstract

CPU与存储器通过地址总线、数据总线、读信号线以及写信号连接。将传送给读信号线与写信号线的读控制信号和写控制信号提供给控制信号发生电路。控制信号发生电路检测沿读信号线与写信号线传送的读控制信号和写控制信号的变化而产生控制信号。控制信号发生电路所产生的控制信号供给伪数据发生电路。伪数据发生电路根据控制信号生成非特定的随机数数据组成的伪数据同时输出到数据总线上。

Description

数据处理设备以及应用它的存储卡
技术领域
本发明涉及包含CPU与存储器，通过数据总线在CPU与存储器间进行数据传送的数据处理设备，特别涉及到存储卡，还特别涉及到使数据总线上传送的数据内容难以为外部获知的数据处理设备。
背景技术
一般，在内装有CPU(中央处理机)的存储卡等数据处理设备中，CPU的指令在处理时消耗的功率因指令的种类与各指令运算的数据而有若干不同。因此，观察这种耗用功率的不同例如供给数据处理设备的电源电流的变化。就易于分析CPU的工作。
在由CPU管理、处理存储器内的秘密数据时，当特定了在CPU中处理秘密数据的时间后，秘密数据就有了易于泄漏到外部的危险性。
发明内容
本发明是在考虑到上述事实而构成的，其目的在于提供能使秘密数据难以外泄的数据处理设备。
根据本发明的第一个方面，提供了一种数据处理设备，此设备包括：至少具有从其他装置读入数据的读周期时间和相对于其他装置写入数据的写周期时间的运算处理装置；与此运算处理装置之间进行数据的存取的存储装置；与此运算处理装置和存储装置相连接的数据总线；与前述数据总线连接，在上述读周期时间和写周期时间相互之间、上述写周期时间和读周期时间相互之间、两个上述读周期时间相互之间以及两个上述写周期时间相互之间的其中任一个期间之内发生伪数据，并将其输出给前述数据总线的伪数据发生电路。
根据本发明的第二个方面，提供了一种数据处理设备，此设备包括：进行运算处理的运算处理装置；与此运算处理装置之间进行数据存取的存储装置；与此运算处理装置与存储装置连接的数据总线；与此运算处理装置与存储装置连接的读信号线与写信号线；与上述读信号线和写信号线连接，检测沿此读信号线与写信号线传送的读控制信号或写控制信号变化，从而产生伪数据控制信号的伪数据控制信号发生电路；以及与前述伪数据控制信号发生电路连接，接收上述伪数据控制信号，而且与前述数据总线连接以根据上述伪数据控制信号发生伪数据而输出到前述数据总线上的伪数据发生电路。
根据本发明第三个方面，提供了一种数据处理设备，此设备包括：至少具有从其他装置读入数据的读周期时间和相对于其他装置写入数据的写周期时间的运算处理装置；与此运算处理装置之间进行数据的存取的存储装置；与此运算处理装置和存储装置相连接的数据总线；与前述数据总线连接，在所述读周期时间与写周期时间相互之间、所述写周期时间与读周期时间之间、两个所述读周期时间相互之间以及两个所述写周期时间相互之间的其中任一个期间之内工作而消耗电功率的计时电路。
根据本发明第四个方面，提供了一种数据处理设备，此设备包括：进行运算处理的运算处理装置；与此运算处理装置之间进行数据存取的存储装置；与此运算处理装置与存储装置连接的数据总线；与此运算处理装置与存储装置连接的读信号线与写信号线；与上述读信号线和写信号线连接，检测沿此读信号线与写信号线传送的读控制信号或写控制信号变化，从而产生伪数据控制信号的伪数据控制信号发生电路；以及与前述伪数据控制信号发生电路连接，接收上述伪数据控制信号，而且与前述数据总线连接以根据所述伪数据控制信号工作而消耗电功率的计时电路。
根据本发明第五个方面，提供了一种存储卡，此存储卡包括：至少具有从其他装置读入数据的读周期时间和相对于其他装置写入数据的写周期时间的运算处理装置；与此运算处理装置之间进行数据的存取的存储装置；与此运算处理装置和存储装置相连接的数据总线；与此数据总线相连接，在将外部数据输出到此数据总线上的同时将此数据总线上的数据输出到外部的输入/输出电路；与上述数据总线连接，在所述读周期时间和写周期时间相互之间、所述写周期时间和读周期时间相互之间、两个上述读周期时间相互之间以及两个上述写周期时间相互之间的其中任一个期间之内发生伪数据，并将其输出给前述数据总线的伪数据发生电路。
根据本发明的第六个方面，提供了一种存储卡，此存储卡包括：进行运算处理的运算处理装置；与此运算处理装置之间进行数据的存取的存储装置；与此运算处理装置与存储装置连接的数据总线；与此数据总线连接，在将外部数据输出到此数据总线上的同时将此数据总线上的数据输出到外部的输出电路；与前述运算处理装置和存储装置连接的读信号信号线与写信号线；与此读信号线和写信号线连接，检测沿此读信号线和写信号线传送的读控制信号或写控制信号变化，从而产生伪数据控制信号的伪数据控制信号发生电路；以及与前述伪数据控制信号发生电路连接，接收上述伪数据控制信号，而且与前述数据总线连接以根据所述伪数据控制信号发生伪数据并将其输出到前述数据总线上的伪数据发生电路。
根据本发明的第七个方面，提供了一种存储卡，此存储卡包括：至少具有从其他装置读入数据的读周期时间和相对于其他装置写入数据的写周期时间的运算处理装置；与此运算处理装置之间进行数据存取的存储装置；与此运算处理装置和存储装置相连接的数据总线；与此数据总线相连接，在将外部数据输出到此数据总线上的同时将此数据总线上的数据输出到外部的输入/输出电路；与前述数据总线连接，在所述读周期时间与写周期时间相互之间、所述写周期时间与读周期时间之间、两个所述读周期时间相互之间以及两个所述写周期时间相互之间的其中任一个期间之内工作而消耗功率的计时电路。
根据本发明的第八个方面，提供了一种存储卡，此存储卡包括：进行运算处理的运算处理装置；与此运算处理装置之间进行数据的存取的存储装置；与此运算处理装置与存储装置连接的数据总线；与此数据总线连接，在将外部数据输出到此数据总线上的同时将此数据总线上的数据输出到外部的输出电路；与前述运算处理装置和存储装置连接的读信号信号线与写信号线；与此读信号线和写信号线连接，检测沿此读信号线和写信号线传送的读控制信号或写控制信号变化，从而产生伪数据控制信号的伪数据控制信号发生电路；以及与前述伪数据控制信号发生电路连接，接收上述伪数据控制信号，而且与前述数据总线连接以根据所述伪数据控制信号工作而消耗电功率的计时电路。
本发明的其他目的与优点将列述于继后的说明中，并部分地可从此说明中获得理解，或可以通过实施本发明来掌握。本发明的目的与优点可以通过后面具体指出的装置及其组合形式来实现和求得。
附图说明
图1是示明本发明的数据处理设备第一实施例的整体结构的框图。
图2是例示本发明数据处理设备工作的时间图。
图3是例示本发明数据处理设备工作的与图2不同的时间图。
图4是例示图1中控制信号发生电路的具体结构的电路图。
图5是示明图4中控制信号发生电路中主要部分的信号波形的信号波形图。
图6是示明本发明数据处理设备第二实施例的总体结构的框图。
图7是应用第一实施例的数据处理设备的存储卡的框图。
图8是应用第二实施例的数据处理设备的存储卡的框图。
具体实施方式
下面参看附图详述本发明的实施例。
图1是示明本发明数据处理设备第二实施例的总体结构的框图。数据处理设备内设有CPU 11、存储器12、地址总线13、数据总线14、读信号线15、写信号线16、总线文件夹17、控制信号发生电路18与伪数据发生电路19。
CPU 11根据各种指令进行运算处理。在存储器12中就存储有数据，在由CPU 11实行运算处理时的读周期时间，读出存储器12中存储的数据供给CPU 11。在写周期期间，对应于CPU 11运算处理结果的数据供给存储器12，将此数据写入。
CPU 11与存储器12通过地址总线13、数据总线14、读信号线15与写信号线16相互连接。
地址总线13，在通过CPU 11访问存储器12读出其中存储的数据时，或从CPU 11将数据写入存储器12中时，传送用于指定存储器的地址的地址。
数据总线14传送CPU 11与存储器12之间存取的数据。通常，数据总线14上由于存在大的负荷容量，为了驱动此大的负荷容量，在CPU 11与存储器12的各个接口中设有总线驱动电路。
读信号线15上，在读周期时间通过CPU 11访问存储器12读出其中存储数据时，传送读控制信号。
写信号线16上，在写周期时间通过CPU 11访问存储器12从CPU将数据写入存储器12中时，传送写控制信号。
通常，数据总线14上连接有总线文件夹17。此总线文件夹17具有将数据总线14上传送的数据暂时保持的功能。
上述读控制信号与写控制信号也供给控制信号发生电路18。沿读信号线15与写信号线16传送的读控制信号与写控制信号供给控制信号发生电路18，控制信号发生电路18检测读控制信号与写控制信号的变化，发生控制信号。由控制信号发生电路18发生的控制信号供给于伪数据发生电路19。此伪数据发生电路19例如由随机数数据发生电路组成。根据上述控制信号，由伪数据发生电路19发生非特定的随机数数据组成的伪数据，输出给数据总线14。通过伪数据发生电路19的输出驱动存在大负荷容量的数据总线14，此伪数据发生电路19的接口中也与CPU 11与存储器12相同设有同样的总线驱动电路。
上述数据处理设备10中设有供给电源电压Vcc与接地电压GND的电源端子20与接地端子21，以及用于与外部间进行输入/输出信号的收发的多个信号输入/输出端子22。
下面用图2的时间图来说明取上述结构的数据处理设备的操作。图2的时间图例示3，由CPU 11访问存储器12读出其中存储的数据后，由CPU 11将数据写入存储器12中的情形。在图2中，各信号的初始值分别设定为“1”电平、“0”电平，成为“有意义”的。
首先，在读周期时间，通过CPU 11访问存储器12，读控制信号下降到“0”电平。接收此信号，由存储器12从CPU 11输出，据地址总线13上传送的地址相对应的地址读出数据。然后，由存储器12读出已读出的数据，将数据输出到数据总线14上。数据总线14上输出的数据按所定的时间输入CPU 11。
从存储器12读出的读出数据随后由总线文件夹17暂时保持。从存储器12输出数据的操作超过某个时间后停止。即存储器12中所设的驱动电路中止数据输出操作，输出成为高阻抗状态。
在读控信号下降到“0”电平、数据总线14上的数据输入CPU 11而读周期时间结束后，于控制信号发生电路18上发生控制信号。通过此控制信号的提供，伪数据发生电路18开始工作，生成随机数数据作为伪数据输出到数据总线14。
然后，数据总线14上的数据与读时相同，由总线文件夹17暂时保存。伪数据发生电路19的伪数据输出作业经过某个时间后中止。即伪数据发生电路19中所设的总线驱动回路，输出成为高阻抗状态。
在写周期时间，为了相对于存储器12写入数据，写控制信号下降到“0”电平。此时，CPU 11在输出用于对存储器12进行写入的数据的同时，于地址总线13上输出用于指定进行写入的存储器12的地址。
随后，CPU 11输出的写入用数据按所定时间写入存储器12指定的地址中。
CPU 11输出的写入用数据然后由总线文件夹17暂时保持。CPU11的数据输出作业经过一段时间后停止。即CPU 11中所设的总线驱动回路中输出成为高阻抗状态。
写控制信号下降到“0”电平，数据写入存储器12，写周期完了之后，与先前读取时的情况一样，由控制信号发生电路18产生控制信号。一供给该控制信号，伪数据发生电路19就开始工作，产生随机数数据。这样，对应于该随机数数据的伪数据就输出到数据总线14上。
其后，数据总线14上的数据，与读取时同样由总线文件夹17暂时保存。由伪数据发生电路19输出伪数据的操作在经过一段期间后停止，也就是伪数据发生电路19中设置的总线驱动电路其输出成高阻抗状态。
这样，在图1的数据处理设备中，于通过数据总线14在CPU 11与存储器12之间传送原来数据的读周期时间或是写周期时间，伪数据发生电路19上都生成伪数据，输出到数据总线14上。
图3所示的是，在图1说明的处理设备中从存储器12连续读出通常数据与秘密数据情形的时间图。
读出的图案A，例如在读出OOh(h为16进位数据)的秘密数据之前是读出同一OOh的通常数据的情形。读出的图案B，在读出OOh的通常数据之后则是读出FFh的秘密数据的情形。
在读出图案A的情形，由于通常数据与秘密数据是同一数据，于读出秘密数据之际，存储器12内所设驱动电路中消耗的电功率基本上无变化。与此相反，在读出图案B的情形，由于通常数据和秘密数据的各个位数据是完全不同的数据，在秘密数据读出时，存储器12内所设总线驱动回路中消耗的电功率就有很大变化，这时从外部观察电源电压的电流变化，研究通常数据传送时与秘密数据传送时之间电源电压的电流变化相关关系，就会有很高的可能性分析沿数据总线14上传送的秘密数据。也与读出FFh以外的秘密数据的情形相同。
本实施例中，如图3所示，在通常数据的读出与秘密数据的读出之间，于数据总线14上输出伪数据(伪数据以XXh表示，XX为任意的逻辑电平)。由于伪数据是随机地发生，即使去研究伪数据传送时与秘密数据传送时之间电源电压的电流变化的相关关系，但无法据此相关关系获知秘密数据。因此，本实施例的数据处理设备能防止泄漏秘密数据。
在特开平8-249239号公报中公开了设有随机数数据发生电路的数据处理设备。于随机数数据发生电路上生成的随机数数据沿数据总线传送，输入CPU，CPU执行应用随机数数据的运算处理。但在其中所述的数据处理设备内，随机数数据到底还是作为正规数据的一部分来处理，在读周期时间内是通过数据总线传送给CPU的。这就是说，如上述实施例所述，在读周期时间或是在读周期时间后所发生的在数据总线上输出的伪数据是不同的。在读周期时间内通过数据总线传送随机数数据时，随机数数据视作为原来的数据。从而能利用此前后数据之间的相关性来分析数据。
在上述实施例中说明的是，通过数据总线14于CPU 11和存储器12传送原来数据的读周期时间和写周期时间之后，或是在读周期时间与读周期时间之后，由伪数据发生电路19生成伪数据，但这也可以是通过数据总线14，于CPU 11和存储器12之间至少是在传送原来数据的读周期时间与写周期时间中任两种作业周期时间的相互之间。即读周期时间与写周期时间相互之间、写周期时间与读周期时间相互之间、两个读周期时间相互之间、两个写周期时间相互之间等的任一情形之中，于伪数据发生电路19中生成伪数据而在数据总线14上输出。
例如在用图2所说明的作业中，例示的是通过CPU 11访问存储器12，在读出存储器12的存储数据后，从CPU 11将数据写入存储器12中的情形。但如图3所示，这容易类推到读操作连续进行多次的情形或写操作连续进行多次的情形，故略去其说明。
图4例示图1中控制信号发生电路18的具体电路结构。此电路包括：读控制信号与写控制信号输入的OR电路31、为按所定时间延心此OR电路31输出而输出第一延迟信号的延迟电路32、为将此第一延迟信号进一步按所定时间延迟而输出第二延迟信号的延迟电路33、将第一延迟信号倒相输出第二延迟倒相信号的倒相电路34、输入第二延迟信号与第一倒相信号的OR电路35。
图5是示明图4的控制信号发生电路18中主要部分的信号波形的时间图。图5中的td1、td2是延迟电路32、33中的信号时延。
在读周期时间或写周期时间，读控制信号或写控制信号下降到“0”电平，随后返回到“1”电平的初始值，在经过延迟电路2的时延td1后，激活控制信号。再以后，在经过延迟电路33的时延td2后，使控制信号去激活。
自然，控制信号发生电路18的电路结构并不限于图4所示的形式，重要的是，只要能检测读控制信号与写控制信号的变化而产生控制信号，取什么样的结构都可以。
图6是示明本发明的数据处理设备第二实施例的总体结构的框图。
此实施例中的数据处理设备与图1所示第一实施例中的不同处是，设有计时电路23取代了伪数据发生电路19。因此，与图1相对应的部分附以相同标号而略去其说明，以下只说明与图1的不同处。
计时电路23根据控制信号发生电路18产生的控制信号来控制操作，操作中通过对时钟信号计数而消耗电功率。此计时电路23例如可以由计数器电路与移位寄存器等构成。
根据此实施例，由于通过数据总线14在CPU 11与存储器12之间，在传送原来数据的读周期时间与写周期时间的相互之间通过计时电路23的工作而消耗了电功率，因而在传送包含有CPU 11与存储器12之间存取的秘密数据的原来两组数据时，在其间计时电路23作业时，各个情形下所耗电功率不同。
于是，纵令去研究计时电路23工作时与秘密数据传送时之间电源电压的电流变化相关关系，也不能从此相关关系中获知秘密数据，从而本实施例的数据处理设备也能访止秘密数据泄漏。
图7是说明将图1所示数据处理设备用于存储卡时的总体结构的框图，其中与图1相对应的部分附以相同的标号而略去其说明。
存储卡30内设有CPU 11、存储器12、总线文件夹17、控制电路18与伪数据发生电路19，此外还有外围逻辑电路31、模拟电路32。又，前述的地址总线13、读信号线15与写信号线16在此是作为具有所定位数的一个地地/读·写信号总线33示明。
外围逻辑电路31接收从存储卡30外部输入的复位信号RESET与时钟信号CLK，在供给于存储卡30内的各电路的同时，还通过外部I/O于外部和内部的数据总线14之间进行数据的存取。
上述存储器12，如图所示，包括ROM 12、RAM 12B与EEPROM12C。
模拟电路32在存储器12内的EEPROM 12C工作时由外部电源电压Vcc产生所需的各种电压供给EEPROM 12C。前述秘密数据例如预存储于EEPROM 12C中。
在上述结构的存储卡中，从ROM 12A或RAM 12B或EEPROM12C读出通常的数据，然后，在读出EEPROM 12C中预存储的秘密数据时，在通常数据的读出期间与秘密数据的读出期间，将伪数据输出到数据总线14上。于是，与第一实施例中所说明的相同，能取得防止秘密数据泄漏的效果。
图8是说明将图6所示数据处理设备应用于存储卡情形的总体结构的框图，其中与图6相对应的部分附以相同的标号而略去其说明。
在存储卡30内设有CPU 11、存储器12、总线文件夹17、控制电路18以及逻辑电路23，此外还有外围逻辑电路31、模拟电路32。这里，前述的地址总线13、读信号线15与写信号线16也作为具有所定位数的一个地址/读·与信号总线33示明。
外围逻辑电路31与图7的情形相同，接收从存储卡30外部输入的复位信号RESET与时钟信号CLR供给于存储卡30内各电路的同时，通过外部I/O，在外部与内部的数据总线14之间进行数据的存取。
上述存储器12与图7的情形相同，例如包括ROM 12A、RAM 12B与EEPROM 12。
模拟电路32与图7的情形相同，在EEPROM 12C工作时，从外部电源电压Vcc发生必要的各种电压。
在上述结构的存储卡中，从ROM 12A或RAM 12B或是EEPROM12C读出通常的数据，然后在读出EEPROM 12C中预存储的秘密数据时，在通常数据的读出期间与秘密数据读出期间，计时电路23工作，消耗电功率。于是，与第二实施例说明的相同，能求得防止秘密数据泄漏的效果。
内行的人很易认识本发明的其他的优点与改型的。因此本发明在其更广的方面不为这里所示和所述具体细节与代表性的实施例所述。因此，在不背离后附权利要求书及其等效内容所规定的总的发明原理的精神与范围的前提下，是可以作出种种变更型式的。

Claims (20)

1.一种数据处理设备，此设备包括：至少具有从其他装置读入数据的读周期时间和相对于其他装置写入数据的写周期时间的运算处理装置；与此运算处理装置之间进行数据的存取的存储装置；与此运算处理装置和存储装置相连接的数据总线；与前述数据总线连接，在上述读周期时间和写周期时间相互之间、上述写周期时间和读周期时间相互之间、两个上述读周期时间相互之间以及两个上述写周期时间相互之间的其中任一个期间之内发生伪数据，并将其输出给前述数据总线的伪数据发生电路。
2.根据权利要求1所述的数据处理设备，其中所述伪数据发生电路发生作为所述伪数据的随机数数据。
3.一种数据处理设备，此设备包括：进行运算处理的运算处理装置；与此运算处理装置之间进行数据存取的存储装置；与此运算处理装置与存储装置连接的数据总线；与此运算处理装置与存储装置连接的读信号线与写信号线；与上述读信号线和写信号线连接，检测沿此读信号线与写信号线传送的读控制信号或写控制信号变化，从而产生伪数据控制信号的伪数据控制信号发生电路；以及与前述伪数据控制信号发生电路连接，接收上述伪数据控制信号，而且与前述数据总线连接以根据上述伪数据控制信号发生伪数据而输出到前述数据总线上的伪数据发生电路。
4.根据权利要求3所述的数据处理设备，其中所述伪数据发生电路发生作为所述伪数据的随机数据。
5.一种数据处理设备，此设备包括：至少具有从其他装置读入数据的读周期时间和相对于其他装置写入数据的写周期时间的运算处理装置；与此运算处理装置之间进行数据的存取的存储装置；与此运算处理装置和存储装置相连接的数据总线；与前述数据总线连接，在所述读周期时间与写周期时间相互之间、所述写周期时间与读周期时间之间、两个所述读周期时间相互之间以及两个所述写周期时间相互之间的其中任一个期间之内工作而消耗电功率的计时电路。
6.根据权利要求5所述的数据处理设备，其中所述计时电路是计数器电路。
7.根据权利要求5所述的数据处理设备，其中所述计时电路是移位寄存器电路。
8.一种数据处理设备，此设备包括：进行运算处理的运算处理装置；与此运算处理装置之间进行数据存取的存储装置；与此运算处理装置与存储装置连接的数据总线；与此运算处理装置与存储装置连接的读信号线与写信号线；与上述读信号线和写信号线连接，检测沿此读信号线与写信号线传送的读控制信号或写控制信号变化，从而产生伪数据控制信号的伪数据控制信号发生电路；以及与前述伪数据控制信号发生电路连接，接收上述伪数据控制信号，而且与前述数据总线连接以根据所述伪数据控制信号工作而消耗电功率的计时电路。
9.根据权利要求8所述的数据处理设备，其中所述计时电路是计数器电路。
10.根据权利要求8所述的数据处理设备，其中所述计时电路是移位寄存器电路。
11.一种存储卡，此存储卡包括：至少具有从其他装置读入数据的读周期时间和相对于其他装置写入数据的写周期时间的运算处理装置；与此运算处理装置之间进行数据的存取的存储装置；与此运算处理装置和存储装置相连接的数据总线；与此数据总线相连接，在将外部数据输出到此数据总线上的同时将此数据总线上的数据输出到外部的输入/输出电路；与上述数据总线连接，在所述读周期时间和写周期时间相互之间、所述写周期时间和读周期时间相互之间、两个上述读周期时间相互之间以及两个上述写周期时间相互之间的其中任一个期间之内发生伪数据，并将其输出给前述数据总线的伪数据发生电路。
12.根据权利要求11所述的存储卡，其中所述伪数据发生电路发生作为所述伪数据的随机数数据。
13.一种存储卡，此存储卡包括：进行运算处理的运算处理装置；与此运算处理装置之间进行数据的存取的存储装置；与此运算处理装置与存储装置连接的数据总线；与此数据总线连接，在将外部数据输出到此数据总线上的同时将此数据总线上的数据输出到外部的输出电路；与前述运算处理装置和存储装置连接的读信号信号线与写信号线；与此读信号线和写信号线连接，检测沿此读信号线和写信号线传送的读控制信号或写控制信号变化，从而产生伪数据控制信号的伪数据控制信号发生电路；以及与前述伪数据控制信号发生电路连接，接收上述伪数据控制信号，而且与前述数据总线连接以根据所述伪数据控制信号发生伪数据并将其输出到前述数据总线上的伪数据发生电路。
14.根据权利要求13所述的存储卡，其中所述伪数据发生电路发生作为所述伪数据的随机数数据。
15.一种存储卡，此存储卡包括：至少具有从其他装置读入数据的读周期时间和相对于其他装置写入数据的写周期时间的运算处理装置；与此运算处理装置之间进行数据存取的存储装置；与此运算处理装置和存储装置相连接的数据总线；与此数据总线相连接，在将外部数据输出到此数据总线上的同时将此数据总线上的数据输出到外部的输入/输出电路；与前述数据总线连接，在所述读周期时间与写周期时间相互之间、所述写周期时间与读周期时间之间、两个所述读周期时间相互之间以及两个所述写周期时间相互之间的其中任一个期间之内工作而消耗功率的计时电路。
16.根据权利要求15所述的存储卡，其中所述计时电路是计数器电路。
17.根据权利要求15所述的存储卡，其中所述计时电路是移位寄存器电路。
18.一种存储卡，此存储卡包括：进行运算处理的运算处理装置；与此运算处理装置之间进行数据的存取的存储装置；与此运算处理装置与存储装置连接的数据总线；与此数据总线连接，在将外部数据输出到此数据总线上的同时将此数据总线上的数据输出到外部的输出电路；与前述运算处理装置和存储装置连接的读信号信号线与写信号线；与此读信号线和写信号线连接，检测沿此读信号线和写信号线传送的读控制信号或写控制信号变化，从而产生伪数据控制信号的伪数据控制信号发生电路；以及与前述伪数据控制信号发生电路连接，接收上述伪数据控制信号，而且与前述数据总线连接以根据所述伪数据控制信号工作而消耗电功率的计时电路。
19.根据权利要求18所述的存储卡，其中所述计时电路是计数器电路。
20.根据权利要求18所述的存储卡，其中所述计时电路是移位寄存器电路。
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