CN1713128A - 存储设备 - Google Patents

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Abstract

本发明旨在显著提高处理效率。卡型半导体存储设备具有用于将第一端口中的非易失性存储器连接到控制器块的第一数据通信线组和用于将第二端口中的非易失性存储器连接到控制器块的第二数据通信线组。

Description

存储设备
技术领域
本发明涉及一种存储设备，并可适当地应用于一种具有多个存储器(或存储芯片)的半导体存储设备。
背景技术
具有多个用于存储数据的存储器的各种类型的存储设备已经被广泛应用。一些最近被广泛使用(popularized)的半导体存储设备每一个都具有多个非易失性存储器(即，闪存)作为存储功能性(参见日本专利公开第Sho 64-78354号)。
这些最近的半导体存储设备每一个都被设计来与诸如个人计算机的信息处理装置连接，以起用于存储来自所连接的信息处理装置的数据的外部存储设备的作用。
现在，参照图7，示出了如上所述的这样一种半导体存储设备的示例性配置。该半导体存储设备具有将数据写入其中的第一非易失性存储器和第二非易失性存储器和用于将要被写入的数据发送到第一非易失性存储器和第二非易失性存储器的每一个的控制器块。在该示例中，第一和第二非易失性存储器的每一个都具有8比特的数据输入/输出端子，并且该控制器块也具有8比特的数据输入/输出端子。
例如，该控制器块经由由8个数据通信线路(即具有8比特的总线宽度的数据总线)组成的数据通信线组连接到第一非易失性存储器，并且经由和上述的数据通信线组分离的数据通信线组连接到第二非易失性存储器。
例如，如图8所示，在控制器块将要被写入的数据经由数据通信线组发送到第一非易失性存储器(定时T10)之后，第一非易失性存储器执行用于将所接收的数据写入其内部存储区域的内部处理。一旦成功完成该内部处理，第一非易失性存储器将用于告知该完成的信号(下文称之为“完成通知信号”)经由数据通信线组发送到控制器块(定时T20)。
因此，在该半导体存储设备中，即使在控制器块已经将数据发送到第一非易失性存储器之后(定时T10)，该数据通信线组被控制器块和第一非易失性存储器之间的数据通信保持在占用的状态，直到该控制器块从第一非易失性存储器接收到完成通知信号(定时T20)。
由于下述事实，这在处理效率方面存在问题：尽管在定时T10该控制器块已准备好可以开始将数据发送到第二非易失性存储器的数据发送处理，但是控制器块实际上不能开始数据发送处理，直到被占用的数据通信线组可用的定时T20。
发明内容
因此，本发明的一个目的是提供一种存储设备，其能够显著提高处理效率。
在执行本发明时并且根据本发明的实施例，提供了一种存储设备，包括：第一存储器组和第二存储器组，其每一个都具有多个存储器；数据通信块，用于执行与多个存储器的每一个的数据通信；第一数据通信线组，用于将该第一存储器组中的多个存储器的每一个连接到该数据通信块；和第二数据通信线组，用于将该第二存储器组中的多个存储器的每一个连接到该数据通信块。
如上所述用于将该第一存储器组中的每个存储器连接到该数据通信块的第一数据通信线组和用于将该第二存储器组中的每个存储器连接到该数据通信块的第二数据通信线组的安排允许在第一数据通信线组被第一存储器组中的存储器之一的数据通信处理占用的同时，经由第二数据通信线组进行与第二存储器组中的存储器之一的数据通信。
根据本发明，用于将该第一存储器组中的每个存储器连接到该数据通信块的第一数据通信线组和用于将该第二存储器组中的每个存储器连接到该数据通信块的第二数据通信线组的安排使得在第一数据通信线组被第一存储器组中的存储器之一的数据通信处理占用的同时，能够经由第二数据通信线组进行与第二存储器组中的存储器之一的数据通信，由此显著提高处理效率。
附图说明
图1是说明了被实践为本发明的一个实施例的卡型半导体存储设备的框图；
图2是说明控制器块连接到非易失性存储器的连接形式(1)的框图；
图3是说明控制器块连接到非易失性存储器的连接形式(2)的部分框图；
图4是指示连续数据写操作的时序图；
图5是指示同时发生的数据写操作的时序图；
图6是说明控制器块连接到16比特非易失性存储器的连接形式的部分框图；
图7是说明相关技术的连接形式的框图；以及
图8是指示相关技术的数据写操作的时序图。
具体实施方式
参照附图，下面详细描述本发明的一个实施例。
现在，参照图1，附图标记1表示卡型半导体存储设备，其具有例如由8个非易失性存储器2A至2H构成的存储器块2和用于对存储器块2执行数据读/写处理的控制器块3。
在本实施例的情况下，卡型半导体存储设备1相当于记忆棒(商标)，且例如从诸如个人计算机的外部设备提供的数据被写入到卡型半导体存储设备1。
在控制器块3中，将用于执行控制的MPU(微处理单元)4连接到由例如指令寄存器构成的寄存器块5、用于执行例如纠错处理的ECC(纠错电路)6、和在其中临时存储要在存储器块2上读取/写入数据的数据缓冲器块7。该控制器块3还具有用于产生MS(记忆棒)内部时钟的时钟发生器块8。
数据缓冲器块7经由预定总线9连接到串行接口块10和并行接口块11。从外部设备提供的数据经由预定线路(DATA0至DATA3)和并行接口块11，以及预定线路(DATA0)和串行接口块10输入到数据缓冲器块7。MPU 4将输入到数据缓冲器块7中的数据写入到存储器块2。
经由预定线路(VSS和VCC)给卡型半导体存储设备1提供能量。卡型半导体存储设备1还具有，例如，其中输入捕获来自外部设备的数据所需的时钟的线路(SCLK)、其中输入用于确定卡型半导体存储设备1是否被正常装载到外部设备中的信号的线路(INS)、和其中输入用于确定从外部设备提供的数据的方向的信号的线路(BS)。
下面参照图2和3，详细描述将非易失性存储器2A至2H连接到控制器块3的连接形式。
在本实施例的情况下，控制器块3具有16比特数据输入/输出端子(即，16个输入/输出端子)TA0至TA15，并且非易失性存储器2A至2H的每一个具有8比特数据输入/输出端子(即，8个输入/输出端子)TB0至TB7。
控制器块3的高8比特数据输入/输出端子TA0至TA7经由由8个数据通信线构成的第一数据通信线组12连接到第一端口P1中的非易失性存储器2A、2C、2E和2G的每一个的数据输入/输出端子TB0至TB7。另一方面，低8比特数据输入/输出端子TA8至TA15经由由8个数据通信线构成的第二第二数据通信线组13连接到第二端口P2中的非易失性存储器2B、2D、2F和2H的每一个的数据输入/输出端子TB0至TB7。
下面参照图4通过示例描述将数据连续写入到第一非易失性存储器2A和第二非易失性存储器2B的操作。
控制器块3将要写入的数据经由第一数据通信线组12发送到第一端口P1中的第一非易失性存储器2A。完成该发送的定时T1是第一非易失性存储器2A开始执行用于写入该数据的内部处理的定时。因此，由于控制器块3还没有从该第一非易失性存储器2A接收到完成通知信号，所以第一数据通信线组12仍然处于被占用状态，但第二数据通信线组13可以使用。
因此，即使紧接在完成对第一端口P1中的第一非易失性存储器2A的数据发送处理(定时T1)之后，控制器块3能够经由第二数据通信线组13将要写入的数据发送到第二端口P2中的第二非易失性存储器2B。
下面参照图5描述将数据同时写入到第一非易失性存储器2A和第二非易失性存储器2B的操作。
控制器块3将要写入的数据经由第一数据通信线组12发送到第一端口P1中的第一非易失性存储器2A。在已经开始发送的定时T2，第一数据通信线组12处于被占用状态，但第二数据通信线组13可以使用。
因此，在开始将数据发送到第一非易失性存储器2A的定时(定时T2)的同时，控制器块3能够将要写入的数据经由第二数据通信线组13发送到第二端口P2中的第二非易失性存储器2B。
因此，在卡型半导体存储设备1中，即使控制器块3已经经由第一数据通信线组12对第一端口P1中的任何一个非易失性存储器(在该示例中为第一非易失性存储器2A)执行了数据发送处理，控制器块3能够使用在可用状态下的第二数据通信线组13并对第二端口P2中的任何一个非易失性存储器(在该示例中为第二非易失性存储器2B)执行数据发送处理。结果，与相关技术相比，卡型半导体存储设备1显著提高了处理效率。
如上所述，卡型半导体存储设备1具有用于将第一端口P1中的非易失性存储器2A、2C、2E和2G连接到控制器块3的第一数据通信线组12和用于将第二端口P2中的非易失性存储器2B、2D、2F和2H连接到控制器块3的第二数据通信线组13。
该新颖的配置允许当第一数据通信线组12被对第一端口P1中非易失性存储器2A、2C、2E和2G的任何一个执行的数据发送处理占用时，经由第二数据通信线组13对第二端口中非易失性存储器2B、2D、2F和2H的任何一个执行数据发送处理，从而显著提高了处理效率。
应当注意：在本实施例中，卡型半导体存储设备1的控制器块3具有16比特数据输入/输出端子TA0至TA15，从而控制器块3不仅可以连接到具有8比特数据输入/输出端子TB0至TB7的非易失性存储器2A至2H的每一个，而且可以连接到例如，如图6所示的具有16比特数据输入/输出端子TC0至TC15的任何非易失性存储器，从而也在通用性方面提供了显著优势。
同时，在本实施例中，如果从外部设备偶尔地提供数据给卡型半导体存储设备1，并且卡型半导体存储设备1中的控制器块3必须将偶尔提供的数据写入到例如第一和第二非易失性存储器2A和2B，则控制器块3执行如图5所示的同时发送数据的处理。相反，如果从外部设备连续地提供数据给卡型半导体存储设备1，并且卡型半导体存储设备1中的控制器块3必须将连续提供的数据写入到例如第一和第二非易失性存储器2A和2B，则控制器块3执行如图4所示的连续发送数据的处理。从而，卡型半导体存储设备1根据情况在连续发送和同时发送之间进行选择，从而显著提高了处理效率。
此外，在本实施例中，用于设置是连续发送数据还是同时发送数据的设置信息可预先存储在卡型半导体存储设备1中的寄存器块5中。在此情况下，控制器块3基于在寄存器块5中存储的设置信息，选择连续发送和同时发送中的一个。该新颖的配置允许用户借助预定设备重写在寄存器块5中存储的设置信息，从而使卡型半导体存储设备1执行用户指定的数据发送处理。
又再，在本实施例中，根据从外部设备提供给卡型半导体存储设备1的数据(或内容)或在外部设备中执行的处理(或应用)的内容的类型，用户可以将同时访问第一和第二非易失性存储器2A和2B(图5)的一个设置改变为相继访问这些非易失性存储器(图4)的另一个设置。使用相继访问非易失性存储器的设置消除了同时使用第一数据通信线组12和第二数据通信线组13二者的必要性，从而节省了功率浪费。
参照上述实施例，用于将数据存储到非易失性存储器中的卡型半导体存储设备1被应用为，但不唯一地被应用为存储设备；例如，只要具有用于存储数据的多个存储器，诸如个人计算机的各种其他设备的任何一个都可以应用。
在上述实施例中，非易失性存储器2A至2H被应用，但不唯一地被应用为存储功能性；例如，只要能够存储数据，诸如RAM(随机存取存储器)的各种其它设备的任何一个都可以应用。
此外，在上述实施例中，控制器块3具有16比特数据输入/输出端子TA0至TA15，其8比特数据输入/输出端子TA0至TA7经由第一数据通信线组12连接到具有8比特数据输入/输出端子TB0至TB7的第一非易失性存储器2A，而剩余的8比特数据输入/输出端子TA8至TA15经由第二数据通信线组13连接到具有8比特数据输入/输出端子TB0至TB7的第二非易失性存储器2B。本发明不限于这种配置；例如，控制器块3可以具有32比特数据输入/输出端子，并且非易失性存储器2A至2H的每一个可以具有16比特数据输入/输出端子。
而且，在上述实施例中，控制器块3被应用为数据通信块，用于与第一存储器组中的存储器(属于第一端口P1的非易失性存储器)和第二存储器组中的存储器(属于第二端口P2的非易失性存储器)进行数据通信。但是，本发明不限于该配置；例如，各种其他配置也是可应用的。
本发明可应用于每一个都具有多个非易失性存储器的任何半导体存储设备。
虽然使用特定术语描述了本发明的优选实施例，但是这样的描述仅用于说明性的目的，应当理解在不背离所附权利要求的精神或范围的情况下，可以进行修改和变化。

Claims (3)

1.一种存储设备，包括：
第一存储器组和第二存储器组，其每一个都具有多个存储器；
数据通信块，用于执行与所述多个存储器的每一个的数据通信；
第一数据通信线组，用于将所述第一存储器组中的所述多个存储器的每一个连接到所述数据通信块；和
第二数据通信线组，用于将所述第二存储器组中的所述多个存储器的每一个连接到所述数据通信块。
2.如权利要求1所述的存储设备，其中所述数据通信块在将数据经由所述第一数据通信线组发送到所述第一存储器组中的多个存储器之一，并且同时执行将所述数据写入到所述存储器的处理之后，经由所述第二数据通信线组将数据发送到所述第二存储器组中的所述多个存储器之一。
3.如权利要求1所述的存储设备，其中所述数据通信块将数据经由所述第一数据通信线组发送到所述第一存储器组中的一个存储器，同时经由所述第二数据通信线组将数据发送到所述第二存储器组中的一个存储器。
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Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8081474B1 (en) 2007-12-18 2011-12-20 Google Inc. Embossed heat spreader
US8386722B1 (en) 2008-06-23 2013-02-26 Google Inc. Stacked DIMM memory interface
US20080082763A1 (en) 2006-10-02 2008-04-03 Metaram, Inc. Apparatus and method for power management of memory circuits by a system or component thereof
US8055833B2 (en) 2006-10-05 2011-11-08 Google Inc. System and method for increasing capacity, performance, and flexibility of flash storage
US8438328B2 (en) 2008-02-21 2013-05-07 Google Inc. Emulation of abstracted DIMMs using abstracted DRAMs
US8335894B1 (en) 2008-07-25 2012-12-18 Google Inc. Configurable memory system with interface circuit
US9171585B2 (en) 2005-06-24 2015-10-27 Google Inc. Configurable memory circuit system and method
US20080028136A1 (en) 2006-07-31 2008-01-31 Schakel Keith R Method and apparatus for refresh management of memory modules
US8796830B1 (en) 2006-09-01 2014-08-05 Google Inc. Stackable low-profile lead frame package
US8060774B2 (en) 2005-06-24 2011-11-15 Google Inc. Memory systems and memory modules
US8041881B2 (en) 2006-07-31 2011-10-18 Google Inc. Memory device with emulated characteristics
US9507739B2 (en) 2005-06-24 2016-11-29 Google Inc. Configurable memory circuit system and method
US8077535B2 (en) 2006-07-31 2011-12-13 Google Inc. Memory refresh apparatus and method
US8397013B1 (en) 2006-10-05 2013-03-12 Google Inc. Hybrid memory module
US8090897B2 (en) 2006-07-31 2012-01-03 Google Inc. System and method for simulating an aspect of a memory circuit
US8327104B2 (en) 2006-07-31 2012-12-04 Google Inc. Adjusting the timing of signals associated with a memory system
US10013371B2 (en) 2005-06-24 2018-07-03 Google Llc Configurable memory circuit system and method
US8130560B1 (en) 2006-11-13 2012-03-06 Google Inc. Multi-rank partial width memory modules
US8244971B2 (en) 2006-07-31 2012-08-14 Google Inc. Memory circuit system and method
US8359187B2 (en) 2005-06-24 2013-01-22 Google Inc. Simulating a different number of memory circuit devices
US7386656B2 (en) 2006-07-31 2008-06-10 Metaram, Inc. Interface circuit system and method for performing power management operations in conjunction with only a portion of a memory circuit
US9542352B2 (en) 2006-02-09 2017-01-10 Google Inc. System and method for reducing command scheduling constraints of memory circuits
US7392338B2 (en) 2006-07-31 2008-06-24 Metaram, Inc. Interface circuit system and method for autonomously performing power management operations in conjunction with a plurality of memory circuits
US8089795B2 (en) 2006-02-09 2012-01-03 Google Inc. Memory module with memory stack and interface with enhanced capabilities
US8111566B1 (en) 2007-11-16 2012-02-07 Google, Inc. Optimal channel design for memory devices for providing a high-speed memory interface
US8619452B2 (en) 2005-09-02 2013-12-31 Google Inc. Methods and apparatus of stacking DRAMs
US9632929B2 (en) 2006-02-09 2017-04-25 Google Inc. Translating an address associated with a command communicated between a system and memory circuits
US7724589B2 (en) 2006-07-31 2010-05-25 Google Inc. System and method for delaying a signal communicated from a system to at least one of a plurality of memory circuits
US8209479B2 (en) 2007-07-18 2012-06-26 Google Inc. Memory circuit system and method
US8080874B1 (en) 2007-09-14 2011-12-20 Google Inc. Providing additional space between an integrated circuit and a circuit board for positioning a component therebetween
WO2010144624A1 (en) 2009-06-09 2010-12-16 Google Inc. Programming of dimm termination resistance values
JP5350211B2 (ja) * 2009-12-28 2013-11-27 株式会社日立製作所 記憶装置、及び記憶装置の制御方法
GB2500360B (en) 2010-12-22 2019-10-23 Genia Tech Inc Nanopore-based single DNA molecule characterization, identification and isolation using speed bumps
CN104350162A (zh) 2012-06-15 2015-02-11 吉尼亚科技公司 芯片设置和高精确度核酸测序
US9605309B2 (en) 2012-11-09 2017-03-28 Genia Technologies, Inc. Nucleic acid sequencing using tags
KR102036693B1 (ko) * 2012-12-13 2019-10-28 에스케이하이닉스 주식회사 반도체 메모리 시스템 및 그의 동작 방법
US9322062B2 (en) 2013-10-23 2016-04-26 Genia Technologies, Inc. Process for biosensor well formation
EP3640349A3 (en) 2013-10-23 2020-07-29 Roche Sequencing Solutions, Inc. High speed molecular sensing with nanopores
US9792965B2 (en) 2014-06-17 2017-10-17 Rambus Inc. Memory module and system supporting parallel and serial access modes

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3532932B2 (ja) * 1991-05-20 2004-05-31 モトローラ・インコーポレイテッド 時間重複メモリ・アクセスを有するランダムにアクセス可能なメモリ
US6549974B2 (en) 1992-06-22 2003-04-15 Hitachi, Ltd. Semiconductor storage apparatus including a controller for sending first and second write commands to different nonvolatile memories in a parallel or time overlapped manner
US6081878A (en) 1997-03-31 2000-06-27 Lexar Media, Inc. Increasing the memory performance of flash memory devices by writing sectors simultaneously to multiple flash memory devices
US5844856A (en) * 1996-06-19 1998-12-01 Cirrus Logic, Inc. Dual port memories and systems and methods using the same
JP2001053243A (ja) * 1999-08-06 2001-02-23 Hitachi Ltd 半導体記憶装置とメモリモジュール
RU2257609C2 (ru) * 1999-10-21 2005-07-27 Мацусита Электрик Индастриал Ко., Лтд. Устройство доступа к полупроводниковой карте памяти, компьютерно-считываемый носитель записи, способ инициализации и полупроводниковая карта памяти
US6668308B2 (en) * 2000-06-10 2003-12-23 Hewlett-Packard Development Company, L.P. Scalable architecture based on single-chip multiprocessing
US6725314B1 (en) * 2001-03-30 2004-04-20 Sun Microsystems, Inc. Multi-bank memory subsystem employing an arrangement of multiple memory modules
US6622203B2 (en) 2001-05-29 2003-09-16 Agilent Technologies, Inc. Embedded memory access method and system for application specific integrated circuits
CN1367438B (zh) * 2002-02-09 2012-02-08 深圳市朗科科技股份有限公司 支持多种接口的半导体存储方法及装置
JP4074110B2 (ja) 2002-03-20 2008-04-09 Ｎｅｃエレクトロニクス株式会社 シングルチップ・マイクロコンピュータ
CN2613887Y (zh) * 2003-02-22 2004-04-28 鲍刚 一种卡形半导体存储器

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