KR100486808B1 - 데이터 처리 장치 및 그것을 이용한 메모리 카드 - Google Patents

데이터 처리 장치 및 그것을 이용한 메모리 카드 Download PDF

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KR100486808B1 KR10-2001-0085955A KR20010085955A KR100486808B1 KR 100486808 B1 KR100486808 B1 KR 100486808B1 KR 20010085955 A KR20010085955 A KR 20010085955A KR 100486808 B1 KR100486808 B1 KR 100486808B1
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Abstract

CPU와 메모리는, 어드레스 버스, 데이터 버스, 리드 신호선 및 라이트 신호선에 의해 접속되어 있다. 리드 신호선 및 라이트 신호선에 전송되는 리드 제어 신호 및 라이트 제어 신호는 제어 신호 발생 회로에 공급된다. 제어 신호 발생 회로는 리드 신호선 및 라이트 신호선에 전달되는 리드 제어 신호 및 라이트 제어 신호의 변화를 검출하여 제어 신호를 발생한다. 제어 신호 발생 회로에서 발생된 제어 신호는 의사 데이터 발생 회로에 공급된다. 의사 데이터 발생 회로는 제어 신호에 따라 불특정한 난수 데이터로 이루어지는 의사 데이터를 발생시키고, 데이터 버스 상에 출력한다.

Description

데이터 처리 장치 및 그것을 이용한 메모리 카드{DATA PROCESSING UNIT AND MEMORY CARD USING THEREOF}
본 발명은 CPU와 메모리를 포함하고, 데이터 버스를 통해 CPU와 메모리와의 사이에 데이터 전송이 행해지는 데이터 처리 장치, 특히 메모리 카드에 관한 것으로, 특히 데이터 버스 상에서 전송되는 데이터의 내용을 외부에서 알 수 없게 한 데이터 처리 장치에 관한 것이다.
일반적으로, CPU(중앙 연산 처리 장치)를 내장한 메모리 카드 등의 데이터 처리 장치에 있어서, CPU의 명령 처리 시에서의 소비 전력은 명령의 종류나 각 명령이 취급하는 데이터에 따라 약간 상위하다. 따라서, 이 소비 전력의 상위를 예를 들면 데이터 처리 장치에 공급되어 있는 전원 전류의 변화로서 관찰하면 CPU의 동작이 해석되기 쉬워진다.
CPU에 의해 메모리 내의 비밀 데이터가 관리, 처리될 때에 CPU에서 비밀 데이터가 처리되는 시간이 특정되게 되면, 비밀 데이터가 외부로 쉽게 누설될 위험성이 있다.
이와 같이 종래의 데이터 처리 장치에서는 소비 전력의 상위에 따라 비밀 데이터가 외부로 쉽게 누설될 위험성이 있다.
본 발명은 상기한 바와 같은 사정을 고려하여 이루어진 것으로, 그 목적은 비밀 데이터가 외부로 누설되기 어렵게 할 수 있는 데이터 처리 장치를 제공하는 것이다.
본 발명에 따르면, 다른 디바이스로부터 데이터를 판독하는 리드 사이클 기간과 다른 디바이스에 대하여 데이터의 기입을 행하는 라이트 사이클 기간을 적어도 갖는 연산 처리 장치와, 상기 연산 처리 장치와의 사이에 데이터의 수수가 행해지는 기억 장치와, 상기 연산 처리 장치와 상기 기억 장치에 접속된 데이터 버스와, 상기 데이터 버스에 접속되고, 상기 리드 사이클 기간과 상기 라이트 사이클 기간의 상호 간, 상기 라이트 사이클 기간과 상기 리드 사이클 기간의 상호 간, 2개의 상기 리드 사이클 기간의 상호 간 및 2개의 상기 라이트 사이클 기간의 상호 간 중, 어느 하나의 기간 내에 의사 데이터를 발생시키고, 상기 데이터 버스에 출력하는 의사 데이터 발생 회로를 포함하는 데이터 처리 장치가 제공되어 있다.
본 발명의 제1 관점에 따르면, 다른 디바이스로부터 데이터를 판독하는 리드 사이클 기간과 다른 디바이스에 대하여 데이터의 기입을 행하는 라이트 사이클 기간을 적어도 갖는 연산 처리 장치와, 상기 연산 처리 장치와의 사이에서 데이터의 수수가 행해지는 기억 장치와, 상기 연산 처리 장치와 상기 기억 장치에 접속된 데이터 버스와, 상기 데이터 버스에 접속되며, 상기 리드 사이클 기간과 상기 라이트 사이클 기간의 상호 간, 상기 라이트 사이클 기간과 상기 리드 사이클 기간의 상호 간, 2개의 상기 리드 사이클 기간의 상호 간 및 2개의 상기 라이트 사이클 기간의 상호 간 중 어느 하나의 기간 내에 의사 데이터를 발생시키고, 상기 데이터 버스에 출력하는 의사 데이터 발생 회로를 포함하는 데이터 처리 장치가 제공되어 있다.
본 발명의 제2 관점에 따르면, 다른 디바이스로부터 데이터를 판독하는 리드 사이클 기간과, 다른 디바이스에 대하여 데이터의 기입을 행하는 라이트 사이클 기간을 적어도 갖는 연산 처리 장치와, 상기 연산 처리 장치와의 사이에서 데이터의 수수가 행해지는 기억 장치와, 상기 연산 처리 장치와 상기 기억 장치에 접속된 데이터 버스와, 상기 데이터 버스에 접속되고, 상기 리드 사이클 기간과 상기 라이트 사이클 기간의 상호 간, 상기 라이트 사이클 기간과 상기 리드 사이클 기간의 상호 간, 2개의 상기 리드 사이클 기간의 상호 간 및 2개의 상기 라이트 사이클 기간의 상호 간 중 어느 하나의 기간 내에 동작하여 전력을 소비하는 더미 회로를 포함하는 데이터 처리 장치가 제공되어 있다.
본 발명의 제3 관점에 따르면, 다른 디바이스로부터 데이터를 판독하는 리드 사이클 기간과 다른 디바이스에 대하여 데이터의 기입을 행하는 라이트 사이클 기간을 적어도 갖는 연산 처리 장치와, 상기 연산 처리 장치와의 사이에서 데이터의 수수가 행해지는 기억 장치와, 상기 연산 처리 장치와 상기 기억 장치에 접속된 데이터 버스와, 상기 데이터 버스에 접속되며, 외부 데이터를 상기 데이터 버스 상에 출력함과 함께 상기 데이터 버스 상의 데이터를 외부로 출력하는 입출력 회로와, 상기 데이터 버스에 접속되며, 상기 리드 사이클 기간과 상기 라이트 사이클 기간의 상호 간, 상기 라이트 사이클 기간과 상기 리드 사이클 기간의 상호 간, 2개의 상기 리드 사이클 기간의 상호 간 및 2개의 상기 라이트 사이클 기간의 상호 간 중 어느 하나의 기간 내에 의사 데이터를 발생시키고, 상기 데이터 버스에 출력하는 의사 데이터 발생 회로를 포함하는 메모리 카드가 제공되어 있다.
본 발명의 제4 관점에 따르면, 다른 디바이스로부터 데이터를 판독하는 리드 사이클 기간과, 다른 디바이스에 대하여 데이터의 기입을 행하는 라이트 사이클 기간을 적어도 갖는 연산 처리 장치와, 상기 연산 처리 장치와의 사이에서 데이터의 수수가 행해지는 기억 장치와, 상기 연산 처리 장치와 상기 기억 장치에 접속된 데이터 버스와, 상기 데이터 버스에 접속되며, 외부 데이터를 상기 데이터 버스 상에 출력함과 함께 상기 데이터 버스 상의 데이터를 외부로 출력하는 입출력 회로와, 상기 데이터 버스에 접속되며, 상기 리드 사이클 기간과 상기 라이트 사이클 기간의 상호 간, 상기 라이트 사이클 기간과 상기 리드 사이클 기간의 상호 간, 2개의 상기 리드 사이클 기간의 상호 간 및 2개의 상기 라이트 사이클 기간의 상호 간 중 어느 하나의 기간 내에 동작하여 전력을 소비하는 더미 회로를 포함하는 메모리 카드가 제공되어 있다.
이하, 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 1은 본 발명에 따른 데이터 처리 장치의 제1 실시예에 따른 전체의 구성을 나타내는 블록도이다. 데이터 처리 장치(10) 내에는 CPU(중앙 연산 처리 장치)(11), 메모리(12), 어드레스 버스(13), 데이터 버스(14), 리드 신호선(15), 라이트 신호선(16), 버스 폴더(17), 제어 신호 발생 회로(18) 및 의사 데이터 발생 회로(19)가 설치되어 있다.
CPU(11)는 각종 명령에 기초한 연산 처리를 실행한다. 메모리(12)에는 사전에 데이터가 기억되어 있고, CPU(11)에 의해 연산 처리가 실행될 때의 리드 사이클 기간에는 사전에 메모리(12)에 기억되어 있는 데이터가 판독되어 CPU(11)에 공급된다. 라이트 사이클 기간에는 CPU(11)에 의한 연산 처리 결과에 따른 데이터가 메모리(12)에 공급되며, 이 데이터가 기입된다.
CPU(11)와 메모리(12)는 어드레스 버스(13), 데이터 버스(14), 리드 신호선(15) 및 라이트 신호선(16)을 통해 서로 접속되어 있다.
어드레스 버스(13)에는 CPU(11)에 의해 메모리(12)가 액세스되어 메모리(12)의 기억 데이터가 판독될 때, 또는 CPU(11)로부터의 데이터가 메모리(12)에 기입될 때에, 메모리의 어드레스를 지정하기 위한 어드레스가 전송된다.
데이터 버스(14)에는 CPU(11)과 메모리(12)와의 사이에서 수수되는 데이터가 전송된다. 통상, 데이터 버스(14)에는 큰 부하 용량이 존재하고 있기 때문에, 이 큰 부하 용량을 구동하기 위해서, CPU(11) 및 메모리(12) 각각의 인터페이스에는 버스 구동 회로가 설치되어 있다.
리드 신호선(15)에는 리드 사이클 기간에 CPU(11)에 의해 메모리(12)가 액세스되어 메모리(12)의 기억 데이터가 판독될 때에, 리드 제어 신호가 전송된다.
라이트 신호선(16)에는 라이트 사이클 기간에 CPU(11)에 의해 메모리(12)가 액세스되어 CPU(11)로부터의 데이터가 메모리(12)에 기입될 때에, 라이트 제어 신호가 전송된다.
또한, 통상, 데이터 버스(14)에는 버스 폴더(17)가 접속되어 있다. 이 버스 폴더(17)는 데이터 버스(14) 상을 전송되는 데이터를 일시적으로 유지하는 기능을 갖는다.
상기 리드 제어 신호 및 라이트 제어 신호는 제어 신호 발생 회로(18)에도 공급된다. 이 제어 신호 발생 회로(18)에는 리드 신호선(15) 및 라이트 신호선(15)에 전달되는 리드 제어 신호 및 라이트 제어 신호가 공급되고, 제어 신호 발생 회로(18)에 의해 리드 제어 신호 및 라이트 제어 신호의 변화가 검출되어 제어 신호가 발생된다. 제어 신호 발생 회로(18)에서 발생된 제어 신호는 의사 데이터 발생 회로(19)로 공급된다. 이 의사 데이터 발생 회로(19)는, 예를 들면 난수 데이터 발생 회로로 이루어진다. 상기 제어 신호에 따라 불특정한 난수 데이터로 이루어지는 의사 데이터가 의사 데이터 발생 회로(19)에서 발생되고, 데이터 버스(14) 상에 출력된다. 의사 데이터 발생 회로(19)의 출력에 의해, 큰 부하 용량이 존재하고 있는 데이터 버스(14)가 구동되기 때문에, 이 의사 데이터 발생 회로(19)의 인터페이스에도 CPU(11) 및 메모리(12)와 마찬가지의 버스 구동 회로가 설치되어 있다.
또한, 상기 데이터 처리 장치(10)에는 전원 전압 Vcc 및 접지 전압 GND가 공급되는 전원 단자(20) 및 접지 단자(21)나 외부와의 사이에서 입출력 신호의 수수를 행하기 위한 복수의 신호 입출력 단자(22)가 설치되어 있다.
다음에, 상기 구성이 되는 데이터 처리 장치의 동작을, 도 2의 타이밍차트를 이용하여 설명한다. 또, 도 2의 타이밍차트는 CPU(11)에 의해 메모리(12)가 액세스되어, 메모리(12)의 기억 데이터가 판독된 후에, CPU(11)로부터의 데이터가 메모리(12)에 기입되는 경우의 예를 나타내고 있다. 또한, 도 2에 있어서, 각 신호는 초기값은 각각 "1" 레벨이고, "0" 레벨에서 "의미 있음"이 되게 한다.
우선, 리드 사이클 기간에, CPU(11)에 의해 메모리(12)가 액세스되며, 리드 제어 신호가 "0" 레벨로 강하한다. 이것을 받아, 메모리(12)에서는 CPU(11)로부터 출력되고, 어드레스 버스(13) 상에서 전송되는 어드레스에 따른 번지로부터 데이터가 판독된다. 그 후, 메모리(12)로부터 판독된 판독 데이터가 데이터 버스(14) 상에 출력된다. 데이터 버스(14) 상에 출력된 데이터는 소정의 타이밍에서 CPU(11)로 받아들여진다.
메모리(12)로부터 판독된 판독 데이터는, 그 후 버스 폴더(17)에 의해 일시적으로 유지된다. 메모리(12)로부터의 데이터 출력 동작은, 어느 기간을 지나가면 정지한다. 즉, 메모리(12)에 설치되어 있는 버스 구동 회로는 데이터의 출력 동작을 정지시키고 출력이 고임피던스 상태가 된다.
리드 제어 신호가 "0" 레벨로 강하하고, 데이터 버스(14) 상의 데이터가 CPU(11)로 받아들여지고, 리드 사이클 기간이 종료한 후에, 제어 신호 발생 회로(18)에서 제어 신호가 발생된다. 이 제어 신호가 공급됨으로써, 의사 데이터 발생 회로(19)에서 동작이 개시되어 난수 데이터가 생성된다. 이 난수 데이터는 의사 데이터로서 데이터 버스(14) 상에 출력된다.
이 후, 데이터 버스(14) 상의 데이터는 리드 시와 마찬가지로 버스 폴더(17)에 의해 일시적으로 유지된다. 의사 데이터 발생 회로(19)로부터의 의사 데이터 출력 동작은 어느 기간을 지나가면 정지한다. 즉, 의사 데이터 발생 회로(19)에 설치되어 있는 버스 구동 회로는 출력이 고임피던스 상태로 된다.
다음에, 라이트 사이클 기간에 메모리(12)에 대하여 데이터가 기입되기 때문에, 라이트 제어 신호가 "0" 레벨로 강하한다. 이 경우, CPU(11)로부터는 메모리(12)에 대하여 기입을 행하기 위한 데이터가 출력됨과 함께, 기입을 행하기 위한 메모리(12)의 번지를 지정하기 위해 어드레스 버스(13) 상에 출력된다.
그 후, CPU(11)로부터 출력된 기입용 데이터는 소정의 타이밍에서 메모리(12)의 지정된 번지로 기입된다.
CPU(11)로부터 출력된 기입용 데이터는, 그 후, 버스 폴더(17)에 의해 일시적으로 유지된다. CPU(11)로부터의 데이터 출력 동작은, 어느 기간을 지나가면 정지한다. 즉, CPU(11)에 설치되어 있는 버스 구동 회로는, 출력이 고임피던스 상태가 된다.
라이트 제어 신호가 "0" 레벨로 강하하고, 데이터가 메모리(12)에 기입되어 라이트 사이클이 종료한 후에는 앞의 리드 시의 경우와 마찬가지로, 제어 신호 발생 회로(18)에서 제어 신호가 발생된다. 이 제어 신호가 공급되면, 의사 데이터 발생 회로(19)에서 동작이 개시되고 난수 데이터가 생성된다. 그리고, 이 난수 데이터에 따른 의사 데이터가 데이터 버스(14) 상에 출력된다.
이 후, 데이터 버스(14) 상의 데이터는 리드 시와 마찬가지로 버스 폴더(17)에 의해 일시적으로 유지된다. 의사 데이터 발생 회로(19)로부터의 의사 데이터 출력 동작은 어느 기간을 지나가면 정지한다. 즉, 의사 데이터 발생 회로(19)에 설치되어 있는 버스 구동 회로는 출력이 고임피던스 상태가 된다.
이와 같이 도 1의 데이터 처리 장치에서는, 데이터 버스(14)를 통해 CPU(11)와 메모리(12) 사이에서 본래의 데이터가 전송되는 리드 사이클 기간 혹은 라이트 사이클 기간 사이에, 의사 데이터 발생 회로(19)에서 의사 데이터가 생성되며, 데이터 버스(14) 상에 출력된다.
도 3은 도 1에 도시한 데이터 처리 장치에 있어서, 메모리(12)로부터 통상 데이터와 비밀 데이터가 연속하여 판독되는 경우의 타이밍차트를 나타내고 있다.
판독 패턴 A는, 예를 들면 00h(h는 16진 데이터를 나타낸다)의 비밀 데이터가 판독되기 전에, 동일한 00h의 통상 데이터가 판독되는 경우이다. 판독 패턴 B는 00h의 통상 데이터의 판독 후에 FFh의 비밀 데이터가 판독되는 경우이다.
판독 패턴 A의 경우, 통상 데이터와 비밀 데이터는 동일한 데이터이기 때문에, 비밀 데이터의 판독 시에, 메모리(12)에 설치되어 있는 버스 구동 회로에서의 소비 전력은 거의 변화하지 않는다. 이에 대하여, 판독 패턴 B인 경우, 통상 데이터와 비밀 데이터는 각 비트 데이터가 전부 다른 데이터이기 때문에, 비밀 데이터의 판독 시에, 메모리(12)에 설치되어 있는 버스 구동 회로에서의 소비 전력이 크게 변화한다. 이 때, 외부에서 전원 전압의 전류 변화를 관측하고, 통상 데이터 전달 시와 비밀 데이터 전달 시와의 사이의 전원 전압의 전류 변화의 상관 관계를 조사함으로써, 데이터 버스(14) 상에서 전달되는 비밀 데이터가 해석될 가능성이 높다. FFh 이외의 비밀 데이터를 판독하는 경우도 마찬가지이다.
본 실시예에서는, 도 3에 도시된 바와 같이, 통상 데이터의 판독과 비밀 데이터의 판독 사이에, 의사 데이터(의사 데이터는 xxh로 나타나고, xx는 임의의 논리 레벨이다)가 데이터 버스(14) 상에 출력된다. 의사 데이터는 랜덤하게 발생되기 때문에, 의사 데이터 전달 시와 비밀 데이터 전달 시와의 사이의 전원 전압의 전류 변화의 상관 관계가 조사되었다고 해도, 그 상관 관계로부터 비밀 데이터를 알 수는 없다. 따라서, 본 실시예의 데이터 처리 장치에서는 비밀 데이터의 누설을 막을 수 있다.
또, 특개평 8-249239호 공보에는 난수 데이터 발생 회로가 설치된 데이터 처리 장치가 개시되어 있다. 그리고, 난수 데이터 발생 회로에서 발생된 난수 데이터가 데이터 버스 상에서 전송되어 CPU에 받아들이고, CPU에서 난수 데이터를 이용한 연산 처리가 실행된다. 그러나, 여기에 기재된 데이터 처리 장치에서는 난수 데이터는 어디까지나 정규 데이터의 일부로서 취급되고 있고, 리드 사이클 기간 내에 데이터 버스를 통해 CPU에 전송되는 것이다. 즉, 상기 실시예와 같이, 리드 사이클 기간 혹은 라이트 사이클 기간 후에 의사 데이터가 발생되어 데이터 버스 상에 출력되는 것과는 다르다. 리드 사이클 기간 내에 데이터 버스를 통해 난수 데이터가 전송되는 경우, 난수 데이터는 본래의 데이터라고 간주한다. 따라서, 그 전후의 데이터와의 사이에서 상관이 취해져서 데이터가 해석되게 된다.
또, 상기 실시예에서는, 데이터 버스(14)를 통해 CPU(11)와 메모리(12) 사이에서 본래의 데이터가 전송되는 리드 사이클 기간과 라이트 사이클 기간 후에, 혹은 리드 사이클 기간과 리드 사이클 기간 후에, 의사 데이터 발생 회로(19)에서 의사 데이터를 발생시키고 데이터 버스(14) 상에 출력시키는 경우에 대해 설명하였지만, 이것은 적어도 데이터 버스(14)를 통해 CPU(11)와 메모리(12) 사이에서 본래의 데이터가 전송되는 리드 사이클 기간 및 라이트 사이클 기간 중 어느 2개의 동작 사이클 기간의 상호 간에, 즉 리드 사이클 기간과 라이트 사이클 기간의 상호 간, 라이트 사이클 기간과 리드 사이클 기간의 상호 간, 2개의 리드 사이클 기간의 상호 간, 2개의 라이트 사이클 기간의 상호 간 중 어느 하나에, 의사 데이터 발생 회로(19)에서 의사 데이터를 발생시키고, 데이터 버스(14) 상에 출력하도록 해도 된다.
예를 들면, 도 2를 이용한 동작 설명에서는 CPU(11)에 의해 메모리(12)가 액세스되며, 메모리(12)의 기억 데이터가 판독된 후에, CPU(11)로부터의 데이터가 메모리(12)에 기입되는 경우를 예로 들어 행하였다. 그러나, 이것은 도 3에 도시한 바와 같이 리드 동작이 연속하여 복수회 행해지는 경우, 또는 라이트 동작이 연속하여 복수회 행해지는 경우에도 용이하게 유추할 수 있기 때문에, 이들의 설명은 생략한다.
도 4는 도 1 중 제어 신호 발생 회로(18)의 구체적인 회로 구성의 일례를 나타내고 있다. 이 회로는, 리드 제어 신호 및 라이트 제어 신호가 입력되는 OR 회로(31), 이 OR 회로(31)의 출력을 소정 기간 지연하여 제1 지연 신호를 출력하는 지연 회로(32), 이 제1 지연 신호를 더 소정 기간 지연하여 제2 지연 신호를 출력하는 지연 회로(33), 제1 지연 신호를 반전하여 제1 지연 반전 신호를 출력하는 반전(34), 제2 지연 신호 및 제1 지연 반전 신호가 입력되는 OR 회로(35)로 이루어진다.
도 5는 도 4의 제어 신호 발생 회로(18)에서의 주요부의 신호 파형을 나타내는 타이밍차트이다. 도 5 중, td1, td2는 지연 회로(32, 33)에서의 신호 지연 시간이다.
리드 사이클 기간 혹은 라이트 사이클 기간에, 리드 제어 신호 혹은 라이트 제어 신호가 "0" 레벨로 강하하고, 그 후 "1" 레벨의 초기치로 되돌아가서, 그 후, 지연 회로(32)의 지연 시간 td1이 경과한 후에 제어 신호가 활성화된다. 또한 그 후, 지연 회로(33)의 지연 시간 td2가 경과한 후에 제어 신호가 비활성화된다.
물론, 제어 신호 발생 회로(18)의 회로 구성은 도 4에 도시한 바와 같은 것에 한정되지는 않고, 결국 리드 제어 신호 및 라이트 제어 신호의 변화를 검출하여 제어 신호가 발생할 수 있는 것과 같은 것이면, 어떠한 구성이어도 상관없다.
도 6은 본 발명에 따른 데이터 처리 장치의 제2 실시예에 따른 전체의 구성을 나타내는 블록도이다.
이 실시예에서의 데이터 처리 장치가 도 1에 도시한 앞의 제1 실시예와 다른 점은, 의사 데이터 발생 회로(19) 대신에 더미 회로(23)가 설치되어 있다는 것이다. 따라서, 도 1와 대응하는 개소에는 동일한 부호를 붙여서 그 설명은 생략하고, 이하, 도 1와 다른 점에 대해서만 설명한다.
더미 회로(23)는 제어 신호 발생 회로(18)에서 발생되는 제어 신호에 따라 동작이 제어되고, 동작 시에는 클럭 신호를 카운트함으로써 전력을 소비한다. 이 더미 회로(23)는, 예를 들면 카운터 회로나 시프트 레지스터 등으로 구성되어 있어도 된다.
이 실시예에 따르면, 데이터 버스(14)를 통해 CPU(11)와 메모리(12) 사이에서 본래의 데이터가 전송되는 리드 사이클 기간이나 라이트 사이클 기간의 상호 간에, 더미 회로(23)가 동작하여 전력이 소비되기 때문에, CPU(11)와 메모리(12)와의 사이에 수수되는 비밀 데이터를 포함하는 본래의 2조의 데이터의 전송 시와, 그 사이의 더미 회로(23)의 동작 시에 각각의 경우에 따라 소비 전력이 다르다.
이 때문에, 더미 회로(23)의 동작 시와 비밀 데이터 전달 시와의 사이의 전원 전압의 전류 변화의 상관 관계가 조사되었다고 해도, 그 상관 관계로부터 비밀 데이터를 알 수는 없다. 따라서, 본 실시예의 데이터 처리 장치에서도 비밀 데이터의 누설을 방지할 수 있다.
도 7은 도 1에 도시한 데이터 처리 장치를 메모리 카드에 응용한 경우의 전체의 구성을 나타내는 블록도이다. 또, 도 1과 대응하는 개소에는 동일한 부호를 붙여서 그 설명은 생략한다.
메모리 카드(30) 내에는 CPU(11), 메모리(12), 버스 폴더(17), 제어 회로(18), 의사 데이터 발생 회로(19) 외에 주변 논리 회로(31), 아날로그 회로(32)가 설치되어 있다. 또한, 상기 어드레스 버스(13), 리드 제어선(15) 및 라이트 제어선(16)은 여기서는 소정의 비트수를 갖는 하나의 어드레스/리드·라이트 신호 버스(33)로서 나타내고 있다.
주변 논리 회로(31)는 메모리 카드(30) 외부로부터 입력되는 리세트 신호 RESET와 클럭 신호 CLK를 받아서, 메모리 카드(30) 내의 각 회로에 공급함과 함께, 외부 I/O를 통해 외부와 내부의 데이터 버스(14)의 사이에서 데이터의 수수를 행한다.
상기 메모리(12)는, 도시한 바와 같이, 예를 들면 ROM(12A), RAM(12B) 및 EEPROM(12C)으로 이루어진다.
아날로그 회로(2)는 메모리(12) 내의 EEPROM(12C)이 동작할 때에 필요로 하는 각종 전압을 외부 전원 전압 Vcc로부터 발생하고, EEPROM(12C)에 공급한다. 상기 비밀 데이터는, 예를 들면 EEPROM(12C)에 사전에 기억되어 있다.
이러한 구성의 메모리 카드에 있어서, ROM(12A)이나 RAM(12B), 또는 EEPROM(12C)으로부터 통상의 데이터가 판독되고, 그 후 EEPROM(12C)에 사전에 기억되어 있는 비밀 데이터가 판독되는 경우에, 통상 데이터의 판독 기간과 비밀 데이터의 판독 기간과의 사이에, 의사 데이터가 데이터 버스(14) 상에 출력된다. 이 때문에, 제1 실시예에서 설명한 바와 마찬가지로, 비밀 데이터의 누설을 막을 수 있다는 효과가 얻어진다.
도 8은 도 6에 도시한 데이터 처리 장치를 메모리 카드에 응용한 경우의 전체의 구성을 나타내는 블록도이다. 또, 도 6과 대응하는 개소에는 동일한 부호를 붙여서 그 설명은 생략한다.
메모리 카드(30) 내에는 CPU(11), 메모리(12), 버스 폴더(17), 제어 회로(18), 더미 회로(23) 외에, 주변 논리 회로(31), 아날로그 회로(32)가 설치되어 있다. 이 경우에도 상기 어드레스 버스(13), 리드 제어선(15) 및 라이트 제어선(16)은 여기서는 소정의 비트수를 갖는 하나의 어드레스/리드·라이트 신호 버스(33)로서 나타내고 있다.
주변 논리(31)는 도 7의 경우와 마찬가지로, 메모리 카드(30) 외부로부터 입력되는 리세트 신호 RESET와 클럭 신호 CLK를 받아서, 메모리 카드(30) 내의 각 회로에 공급함과 함께, 외부 I/O를 통해 외부와 내부의 데이터 버스(14)의 사이에서 데이터의 수수를 행한다.
상기 메모리(12)는 도 7의 경우와 마찬가지로, 예를 들면 ROM(12A), RAM(12B) 및 EEPROM(12C)으로 이루어진다.
아날로그 회로(32)는 도 7의 경우와 마찬가지로, EEPROM(12C)이 동작할 때에 필요로 하는 각종 전압을 외부 전원 전압 Vcc로부터 발생시킨다.
본 기술 분야에 숙련된 자는 추가의 장점 및 변경을 용이하게 실시할 수 있다. 그러므로, 본 발명은 여기에 개시된 특정한 상세 및 대표적인 실시예만으로 제한되는 것이 아니다. 따라서, 첨부된 특허 청구의 범위 및 그 등가물에 의해 한정된 것으로, 일반적 발명 개념의 정신 또는 영역을 벗어나지 않는 각종 변형이 이루어질 수 있다.
이러한 구성의 메모리 카드에 있어서, ROM(12A)이나, RAM(12B), 또는 EEPROM(12C)으로부터 통상의 데이터가 판독되고, 그 후, EEPROM(12C)에 사전에 기억되어 있는 비밀 데이터가 판독되는 경우에, 통상 데이터의 판독 기간과 비밀 데이터의 판독 기간과의 사이에, 더미 회로(23)가 동작하고, 전력이 소비된다. 이 때문에, 제2 실시예에서 설명한 바와 마찬가지로, 비밀 데이터의 누설을 막을 수 있다는 효과가 얻어진다.
도 1은 본 발명에 따른 데이터 처리 장치의 제1 실시예에 따른 전체의 구성을 나타내는 블록도.
도 2는 도 1의 데이터 처리 장치의 동작의 일례를 나타내는 타이밍차트.
도 3은 도 1의 데이터 처리 장치의 동작의 일례를 나타내는 도 2와는 다른 타이밍차트.
도 4는 도 1 중 제어 신호 발생 회로의 구체적인 구성의 일례를 나타내는 회로도.
도 5는 도 4의 제어 신호 발생 회로에서의 주요부의 신호 파형을 나타내는 신호 파형도.
도 6은 본 발명에 따른 데이터 처리 장치의 제2 실시예에 따른 전체의 구성을 나타내는 블록도.
도 7은 제1 실시예의 데이터 처리 장치를 응용한 메모리 카드의 블록도.
도 8은 제2 실시예의 데이터 처리 장치를 응용한 메모리 카드의 블록도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 데이터 처리 장치
11 : CPU(중앙 연산 처리 장치)
12 : 메모리
13 : 어드레스 버스
14 : 데이터 버스
15 : 리드 신호선
16 : 라이트 신호선
17 : 버스 폴더
18 : 제어 신호 발생 회로
19 : 의사 데이터 발생 회로

Claims (20)

  1. 데이터 처리 장치에 있어서,
    다른 디바이스로부터 데이터를 판독하는 리드 사이클 기간과 다른 디바이스에 대하여 데이터의 기입을 행하는 라이트 사이클 기간을 적어도 갖는 연산 처리 장치와,
    상기 연산 처리 장치와의 사이에서 데이터의 수수(授受)가 행해지는 기억 장치와,
    상기 연산 처리 장치 및 상기 기억 장치에 접속된 데이터 버스와,
    상기 데이터 버스에 접속되며, 상기 리드 사이클 기간과 상기 라이트 사이클 기간의 상호 간, 상기 라이트 사이클 기간과 상기 리드 사이클 기간의 상호 간, 2개의 상기 리드 사이클 기간의 상호 간 및 2개의 상기 라이트 사이클 기간의 상호 간 중 어느 하나의 기간 내에 의사 데이터를 발생시키고, 상기 데이터 버스에 출력하는 의사 데이터 발생 회로
    를 포함하는 데이터 처리 장치.
  2. 제1항에 있어서,
    상기 의사 데이터 발생 회로는 상기 의사 데이터로서 난수 데이터를 발생시키는 데이터 처리 장치.
  3. 데이터 처리 장치에 있어서,
    연산 처리를 실행하는 연산 처리 장치와,
    상기 연산 처리 장치와의 사이에서 데이터의 수수가 행해지는 기억 장치와,
    상기 연산 처리 장치와 상기 기억 장치에 접속된 데이터 버스와,
    상기 연산 처리 장치와 상기 기억 장치에 접속된 리드 신호선 및 라이트 신호선과,
    상기 리드 신호선 및 라이트 신호선에 접속되고, 상기 리드 신호선 및 라이트 신호선에 전달되는 리드 제어 신호 또는 라이트 제어 신호의 변화를 검출하여 제어 신호를 발생시키는 제어 신호 발생 회로와,
    상기 제어 신호를 받기 위해 상기 제어 신호 발생 회로에 접속되며, 또한 상기 데이터 버스에 접속되고, 상기 제어 신호에 따라 의사 데이터를 발생시켜서 상기 데이터 버스에 출력하는 의사 데이터 발생 회로
    를 포함하는 데이터 처리 장치.
  4. 제3항에 있어서,
    상기 의사 데이터 발생 회로는 상기 의사 데이터로서 난수 데이터를 발생시키는 데이터 처리 장치.
  5. 데이터 처리 장치에 있어서,
    다른 디바이스로부터 데이터를 판독하는 리드 사이클 기간과, 다른 디바이스에 대하여 데이터 기입을 행하는 라이트 사이클 기간을 적어도 갖는 연산 처리 장치와,
    상기 연산 처리 장치와의 사이에서 데이터의 수수가 행해지는 기억 장치와,
    상기 연산 처리 장치 및 상기 기억 장치에 접속된 데이터 버스와,
    상기 데이터 버스에 접속되며, 상기 리드 사이클 기간과 상기 라이트 사이클 기간의 상호 간, 상기 라이트 사이클 기간과 상기 리드 사이클 기간의 상호 간, 2개의 상기 리드 사이클 기간의 상호 간 및 2개의 상기 라이트 사이클 기간의 상호 간 중 어느 하나의 기간 내에 동작하여 전력을 소비하는 더미 회로
    를 포함하는 데이터 처리 장치.
  6. 제5항에 있어서,
    상기 더미 회로가 카운터 회로인 데이터 처리 장치.
  7. 제5항에 있어서,
    상기 더미 회로가 시프트 레지스터 회로인 데이터 처리 장치.
  8. 데이터 처리 장치에 있어서,
    연산 처리를 실행하는 연산 처리 장치와,
    상기 연산 처리 장치와의 사이에서 데이터의 수수가 행해지는 기억 장치와,
    상기 연산 처리 장치 및 상기 기억 장치에 접속된 데이터 버스와,
    상기 연산 처리 장치와 상기 기억 장치에 접속된 리드 신호선 및 라이트 신호선과,
    상기 리드 신호선 및 라이트 신호선에 접속되며, 상기 리드 신호선 및 라이트 신호선에 전달되는 리드 제어 신호 및 라이트 제어 신호의 변화를 검출하여 제어 신호를 발생시키는 제어 신호 발생 회로와,
    상기 제어 신호를 받기 위해 상기 제어 신호 발생 회로에 접속되고, 또한 상기 데이터 버스에 접속되며, 상기 제어 신호에 따라 동작하여 전력을 소비하는 더미 회로
    를 포함하는 데이터 처리 장치.
  9. 제8항에 있어서,
    상기 더미 회로가 카운터 회로인 데이터 처리 장치.
  10. 제8항에 있어서,
    상기 더미 회로가 시프트 레지스터 회로인 데이터 처리 장치.
  11. 메모리 카드에 있어서,
    다른 디바이스로부터 데이터를 판독하는 리드 사이클 기간과 다른 디바이스에 대하여 데이터의 기입을 행하는 라이트 사이클 기간을 적어도 갖는 연산 처리 장치와,
    상기 연산 처리 장치와의 사이에 데이터의 수수가 행해지는 기억 장치와,
    상기 연산 처리 장치와 상기 기억 장치에 접속된 데이터 버스와,
    상기 데이터 버스에 접속되며, 외부 데이터를 상기 데이터 버스 상에 출력함과 함께 상기 데이터 버스 상의 데이터를 외부에 출력하는 입출력 회로와,
    상기 데이터 버스에 접속되고, 상기 리드 사이클 기간과 상기 라이트 사이클 기간의 상호 간, 상기 라이트 사이클 기간과 상기 리드 사이클 기간의 상호 간, 2개의 상기 리드 사이클 기간의 상호 간 및 2개의 상기 라이트 사이클 기간의 상호 간 중 어느 하나의 기간 내에 의사 데이터를 발생시키고, 상기 데이터 버스에 출력하는 의사 데이터 발생 회로
    를 포함하는 메모리 카드.
  12. 제11항에 있어서,
    상기 의사 데이터 발생 회로는 상기 의사 데이터로서 난수 데이터를 발생시키는 메모리 카드.
  13. 메모리 카드에 있어서,
    연산 처리를 실행하는 연산 처리 장치와,
    상기 연산 처리 장치와의 사이에서 데이터의 수수가 행해지는 기억 장치와,
    상기 연산 처리 장치와 상기 기억 장치에 접속된 데이터 버스와,
    상기 데이터 버스에 접속되며, 외부 데이터를 상기 데이터 버스 상에 출력함과 함께 상기 데이터 버스 상의 데이터를 외부에 출력하는 입출력 회로와,
    상기 연산 처리 장치와 상기 기억 장치에 접속된 리드 신호선 및 라이트 신호선과,
    상기 리드 신호선 및 라이트 신호선에 접속되며, 상기 리드 신호선 및 라이트 신호선에 전달되는 리드 제어 신호 또는 라이트 제어 신호의 변화를 검출하여 제어 신호를 발생시키는 제어 신호 발생 회로와,
    상기 제어 신호를 받기 위해 상기 제어 신호 발생 회로에 접속되며, 또한 상기 데이터 버스에 접속되고, 상기 제어 신호에 따라 의사 데이터를 발생시켜서 상기 데이터 버스에 출력하는 의사 데이터 발생 회로
    를 포함하는 메모리 카드.
  14. 제13항에 있어서,
    상기 의사 데이터 발생 회로는 상기 의사 데이터로서 난수 데이터를 발생시키는 메모리 카드.
  15. 메모리 카드에 있어서,
    다른 디바이스로부터 데이터를 판독하는 리드 사이클 기간과, 다른 디바이스에 대하여 데이터 기입을 행하는 라이트 사이클 기간을 적어도 갖는 연산 처리 장치와,
    상기 연산 처리 장치와의 사이에서 데이터의 수수가 행해지는 기억 장치와,
    상기 연산 처리 장치와 상기 기억 장치에 접속된 데이터 버스와,
    상기 데이터 버스에 접속되며, 외부 데이터를 상기 데이터 버스 상에 출력함과 함께 상기 데이터 버스 상의 데이터를 외부로 출력하는 입출력 회로와,
    상기 데이터 버스에 접속되며, 상기 리드 사이클 기간과 상기 라이트 사이클 기간의 상호 간, 상기 라이트 사이클 기간과 상기 리드 사이클 기간의 상호 간, 2개의 상기 리드 사이클 기간의 상호 간 및 2개의 상기 라이트 사이클 기간의 상호 간 중 어느 하나의 기간 내에 동작하여 전력을 소비하는 더미 회로
    를 포함하는 메모리 카드.
  16. 제15항에 있어서,
    상기 더미 회로가 카운터 회로인 메모리 카드.
  17. 제15항에 있어서,
    상기 더미 회로가 시프트 레지스터 회로인 메모리 카드.
  18. 메모리 카드에 있어서,
    연산 처리를 실행하는 연산 처리 장치와,
    상기 연산 처리 장치와의 사이에서 데이터의 수수가 행해지는 기억 장치와,
    상기 연산 처리 장치와 상기 기억 장치에 접속된 데이터 버스와,
    상기 데이터 버스에 접속되며, 외부 데이터를 상기 데이터 버스 상에 출력함과 함께 상기 데이터 버스 상의 데이터를 외부에 출력하는 입출력 회로와,
    상기 연산 처리 장치와 상기 기억 장치에 접속된 리드 신호선 및 라이트 신호선과,
    상기 리드 신호선 및 라이트 신호선에 접속되며, 상기 리드 신호선 및 라이트 신호선에 전달되는 리드 제어 신호 및 라이트 제어 신호의 변화를 검출하여 제어 신호를 발생시키는 제어 신호 발생 회로와,
    상기 제어 신호를 받기 위해 상기 제어 신호 발생 회로에 접속되며, 또한 상기 데이터 버스에 접속되고, 상기 제어 신호에 따라 동작하여 전력을 소비하는 더미 회로
    를 포함하는 메모리 카드.
  19. 제18항에 있어서,
    상기 더미 회로가 카운터 회로인 메모리 카드.
  20. 제18항에 있어서,
    상기 더미 회로가 시프트 레지스터 회로인 메모리 카드.
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