JPH0926917A - メモリ装置 - Google Patents
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- JPH0926917A JPH0926917A JP7174892A JP17489295A JPH0926917A JP H0926917 A JPH0926917 A JP H0926917A JP 7174892 A JP7174892 A JP 7174892A JP 17489295 A JP17489295 A JP 17489295A JP H0926917 A JPH0926917 A JP H0926917A
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- cpu
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- pseudo
- memory device
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Abstract
(57)【要約】
【課題】 メモリ装置の起動時に、実装されている全メ
モリ容量の検出とその機能確認ができないことによる弊
害を防止する。 【解決手段】 ＣＰＵ１は、アドレス変換装置４の疑似
アドレス用データをクリアし、変換ＯＮ信号を出力す
る。次に、ＲＡＭ２の１つのアドレスにデータを書き込
み読み出す。両者のデータが一致していなければ変換Ｏ
ＦＦ信号を出力する。一致していればアドレス信号Ａ１
９−Ａ０をインクリメントする。それらが全て０であれ
ば、疑似アドレス用データをインクリメントする。疑似
アドレス用データも全て０であれば変換ＯＦＦ信号を出
力し、メモリ容量検出処理を終了する。
モリ容量の検出とその機能確認ができないことによる弊
害を防止する。 【解決手段】 ＣＰＵ１は、アドレス変換装置４の疑似
アドレス用データをクリアし、変換ＯＮ信号を出力す
る。次に、ＲＡＭ２の１つのアドレスにデータを書き込
み読み出す。両者のデータが一致していなければ変換Ｏ
ＦＦ信号を出力する。一致していればアドレス信号Ａ１
９−Ａ０をインクリメントする。それらが全て０であれ
ば、疑似アドレス用データをインクリメントする。疑似
アドレス用データも全て０であれば変換ＯＦＦ信号を出
力し、メモリ容量検出処理を終了する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＰＵとＲＡＭと
を備えるメモリ装置に関する。
を備えるメモリ装置に関する。
【０００２】
【従来の技術】従来、ＣＰＵとＲＡＭとを備えるメモリ
装置では、ＣＰＵは、その起動時に、実装されているＲ
ＡＭの容量の検出と動作確認を行うのが普通である。一
般的には、ＣＰＵは、メモリ実装可能なすべてのアドレ
スにアクセスして各アドレスへの書き込みデータとその
アドレスからの読み出しデータとを比較し、メモリが実
装されているアドレスと実装されていないアドレスとを
認識することにより実装されているメモリ容量を検出す
ると共にメモリが正常に機能していることを確認してい
る。
装置では、ＣＰＵは、その起動時に、実装されているＲ
ＡＭの容量の検出と動作確認を行うのが普通である。一
般的には、ＣＰＵは、メモリ実装可能なすべてのアドレ
スにアクセスして各アドレスへの書き込みデータとその
アドレスからの読み出しデータとを比較し、メモリが実
装されているアドレスと実装されていないアドレスとを
認識することにより実装されているメモリ容量を検出す
ると共にメモリが正常に機能していることを確認してい
る。
【０００３】
【発明が解決しようとする課題】しかしながら、ＣＰＵ
によっては、すべてのアドレスにアクセスできるモード
とアクセスできるアドレスに制限があるモードとを備え
ているものがある。このようなＣＰＵは、一般的にアク
セスできるアドレスに制限があるモードで起動されるた
め、起動時には、実装されている全メモリの容量を検出
しすべてのメモリが正常に機能していることを確認する
ことができず、すべてのアドレスにアクセスできるモー
ドに移って初めて全メモリの容量の検出と機能の確認が
できた。
によっては、すべてのアドレスにアクセスできるモード
とアクセスできるアドレスに制限があるモードとを備え
ているものがある。このようなＣＰＵは、一般的にアク
セスできるアドレスに制限があるモードで起動されるた
め、起動時には、実装されている全メモリの容量を検出
しすべてのメモリが正常に機能していることを確認する
ことができず、すべてのアドレスにアクセスできるモー
ドに移って初めて全メモリの容量の検出と機能の確認が
できた。
【０００４】このため、ＣＰＵは、アクセスできるアド
レスに制限があるモードで検出したメモリ容量、つまり
実装されているメモリ容量よりも少ないメモリ容量を前
提としてシステムを構築し、次にすべてのアドレスにア
クセスできるモードで検出したメモリ容量（実装されて
いるメモリ容量）を前提としたシステムを構築するとい
う、いわば二度手間をかける必要があった。
レスに制限があるモードで検出したメモリ容量、つまり
実装されているメモリ容量よりも少ないメモリ容量を前
提としてシステムを構築し、次にすべてのアドレスにア
クセスできるモードで検出したメモリ容量（実装されて
いるメモリ容量）を前提としたシステムを構築するとい
う、いわば二度手間をかける必要があった。
【０００５】本発明は、上述した問題点を解決するため
になされたものであり、メモリ装置の起動時に、実装さ
れている全メモリ容量の検出とその機能確認ができない
ことによる弊害を防止することを目的としている。
になされたものであり、メモリ装置の起動時に、実装さ
れている全メモリ容量の検出とその機能確認ができない
ことによる弊害を防止することを目的としている。
【０００６】
【課題を解決するための手段】上記課題を解決するため
の手段として、請求項１記載のメモリ装置は、ＣＰＵと
ＲＡＭとを備えるメモリ装置において、前記ＣＰＵから
入力されるアドレス信号に代えて前記ＣＰＵの指示に応
じた擬似アドレス信号を前記ＲＡＭに出力するアドレス
変換手段を設けたことを特徴とする。
の手段として、請求項１記載のメモリ装置は、ＣＰＵと
ＲＡＭとを備えるメモリ装置において、前記ＣＰＵから
入力されるアドレス信号に代えて前記ＣＰＵの指示に応
じた擬似アドレス信号を前記ＲＡＭに出力するアドレス
変換手段を設けたことを特徴とする。
【０００７】請求項２記載のメモリ装置は、請求項１記
載のメモリ装置において、前記アドレス変換手段は、前
記ＣＰＵによって書き込まれた擬似アドレスデータに対
応する擬似アドレス信号を出力することを特徴とする。
請求項３記載のメモリ装置は、請求項１または２記載の
メモリ装置において、前記アドレス変換手段は、前記Ｃ
ＰＵからの変換停止指示があるとＣＰＵから入力される
アドレス信号をそのまま出力することを特徴とする。
載のメモリ装置において、前記アドレス変換手段は、前
記ＣＰＵによって書き込まれた擬似アドレスデータに対
応する擬似アドレス信号を出力することを特徴とする。
請求項３記載のメモリ装置は、請求項１または２記載の
メモリ装置において、前記アドレス変換手段は、前記Ｃ
ＰＵからの変換停止指示があるとＣＰＵから入力される
アドレス信号をそのまま出力することを特徴とする。
【０００８】
【発明の実施の形態】上記の構成になる請求項１記載の
メモリ装置においては、アドレス変換手段は、ＣＰＵか
ら入力されるアドレス信号に代えてＣＰＵの指示に応じ
た擬似アドレス信号をＲＡＭに出力する。
メモリ装置においては、アドレス変換手段は、ＣＰＵか
ら入力されるアドレス信号に代えてＣＰＵの指示に応じ
た擬似アドレス信号をＲＡＭに出力する。
【０００９】例えばＣＰＵが３２本のアドレス信号線を
持ち、起動時には上位の１２本は常に０が出力されアク
セスできるアドレスに制限があるモードであるとして、
上位の１２本のいずれかが１となるアドレスにアクセス
しようとする場合に、ＣＰＵは、そのようなアドレスに
相当する擬似アドレス信号の出力をアドレス変換手段に
指示する。
持ち、起動時には上位の１２本は常に０が出力されアク
セスできるアドレスに制限があるモードであるとして、
上位の１２本のいずれかが１となるアドレスにアクセス
しようとする場合に、ＣＰＵは、そのようなアドレスに
相当する擬似アドレス信号の出力をアドレス変換手段に
指示する。
【００１０】そして、ＣＰＵからのアドレス信号（上位
１２本はすべて０）が入力されると、アドレス変換手段
は、前述の擬似アドレス信号（上位１２本のいずれかが
１）をＲＡＭに出力する。ＲＡＭは、これをＣＰＵから
のアクセス信号として認識するので、ＣＰＵはそのアド
レスに対して書き込み、読み出しできる。
１２本はすべて０）が入力されると、アドレス変換手段
は、前述の擬似アドレス信号（上位１２本のいずれかが
１）をＲＡＭに出力する。ＲＡＭは、これをＣＰＵから
のアクセス信号として認識するので、ＣＰＵはそのアド
レスに対して書き込み、読み出しできる。
【００１１】ＣＰＵは、アドレス変換手段に指示して擬
似アドレス信号を次々と変化させることにより、アドレ
スに制限があるモードでも、実装されている全メモリ容
量の検出とその機能確認ができる。請求項２記載のメモ
リ装置においては、アドレス変換手段は、ＣＰＵによっ
て書き込まれた擬似アドレスデータに対応する擬似アド
レス信号を出力する。
似アドレス信号を次々と変化させることにより、アドレ
スに制限があるモードでも、実装されている全メモリ容
量の検出とその機能確認ができる。請求項２記載のメモ
リ装置においては、アドレス変換手段は、ＣＰＵによっ
て書き込まれた擬似アドレスデータに対応する擬似アド
レス信号を出力する。
【００１２】ＣＰＵが、疑似アドレスデータを書き換え
ることにより、アドレス変換手段が出力する疑似アドレ
ス信号も変化する。従って、ＣＰＵは、前述の例であれ
ば、上位１２本のアドレス信号の最下位ビットだけを１
とするような疑似アドレスデータから順に、１２本のア
ドレス信号の全ビットを１とするような疑似アドレスデ
ータまでを書き換えて行けば、アドレスに制限があるモ
ードであっても、すべてのアドレスにアクセスできる。
この疑似アドレスデータの書き換えを頻繁に実行する必
要はないから、アクセスを制限されているアドレスにア
クセスするためにＣＰＵが実行する処理はわずかで済
む。
ることにより、アドレス変換手段が出力する疑似アドレ
ス信号も変化する。従って、ＣＰＵは、前述の例であれ
ば、上位１２本のアドレス信号の最下位ビットだけを１
とするような疑似アドレスデータから順に、１２本のア
ドレス信号の全ビットを１とするような疑似アドレスデ
ータまでを書き換えて行けば、アドレスに制限があるモ
ードであっても、すべてのアドレスにアクセスできる。
この疑似アドレスデータの書き換えを頻繁に実行する必
要はないから、アクセスを制限されているアドレスにア
クセスするためにＣＰＵが実行する処理はわずかで済
む。
【００１３】請求項３記載のメモリ装置においては、ア
ドレス変換手段は、ＣＰＵからの変換停止指示があると
ＣＰＵから入力されるアドレス信号をそのまま出力す
る。従って、ＣＰＵは、アドレスに制限があるモードで
は上述の様にアドレス変換手段による疑似アドレス信号
によって所望のアドレスにアクセスし、その後アドレス
に制限がないモードとなる前またはアドレスに制限がな
いモードとなった直後に変換停止指示を出せば、自信が
出力するアドレス信号によって所望のアドレスにアクセ
スすることができ、アドレスに制限がないモードとなっ
てからのＲＡＭへのアクセスに支障はない。
ドレス変換手段は、ＣＰＵからの変換停止指示があると
ＣＰＵから入力されるアドレス信号をそのまま出力す
る。従って、ＣＰＵは、アドレスに制限があるモードで
は上述の様にアドレス変換手段による疑似アドレス信号
によって所望のアドレスにアクセスし、その後アドレス
に制限がないモードとなる前またはアドレスに制限がな
いモードとなった直後に変換停止指示を出せば、自信が
出力するアドレス信号によって所望のアドレスにアクセ
スすることができ、アドレスに制限がないモードとなっ
てからのＲＡＭへのアクセスに支障はない。
【００１４】
【具体例】次に、本発明の一具体例を図面を参照して説
明する。まず、本具体例のメモリ装置１０の構成につい
て、そのブロック図である図１を参照して説明する。
明する。まず、本具体例のメモリ装置１０の構成につい
て、そのブロック図である図１を参照して説明する。
【００１５】図１に示すように、本メモリ装置１０は、
いずれも周知のＣＰＵ１、ＲＡＭ２およびアドレスデコ
ーダ３と、本発明のアドレス変換手段に相当するアドレ
ス変換装置４とを備えている。ＣＰＵ１は、アドレス信
号Ａ３１からＡ０の３２本のアドレス信号を出力可能
で、アドレス信号Ａ１９からＡ０（以下Ａ１９−Ａ０と
表す）の下位の２０本は直接ＲＡＭ２に入力され、アド
レス信号Ａ３１からＡ２０（以下Ａ３１−Ａ２０と表
す）の上位１２本は、アドレス変換装置４に入力され
る。また、ＣＰＵ１が出力する変換ＯＮ信号及び変換Ｏ
ＦＦ信号は、アドレス変換装置４に入力される構成であ
り、リード信号及びライト信号はＲＡＭ２に入力される
構成である。
いずれも周知のＣＰＵ１、ＲＡＭ２およびアドレスデコ
ーダ３と、本発明のアドレス変換手段に相当するアドレ
ス変換装置４とを備えている。ＣＰＵ１は、アドレス信
号Ａ３１からＡ０の３２本のアドレス信号を出力可能
で、アドレス信号Ａ１９からＡ０（以下Ａ１９−Ａ０と
表す）の下位の２０本は直接ＲＡＭ２に入力され、アド
レス信号Ａ３１からＡ２０（以下Ａ３１−Ａ２０と表
す）の上位１２本は、アドレス変換装置４に入力され
る。また、ＣＰＵ１が出力する変換ＯＮ信号及び変換Ｏ
ＦＦ信号は、アドレス変換装置４に入力される構成であ
り、リード信号及びライト信号はＲＡＭ２に入力される
構成である。
【００１６】なおこの具体例では、ＣＰＵ１は、すべて
のアドレス信号Ａ３１−Ａ０はプログラムで指定したア
ドレスがそのまま出力される無制限モードと、アドレス
信号Ａ１９−Ａ０はプログラムで指定したアドレスがそ
のまま出力されるが、アドレス信号Ａ３１−Ａ２０は常
に０が出力される制限モードとを持ち、リセット直後は
制限モードで起動される構造である。
のアドレス信号Ａ３１−Ａ０はプログラムで指定したア
ドレスがそのまま出力される無制限モードと、アドレス
信号Ａ１９−Ａ０はプログラムで指定したアドレスがそ
のまま出力されるが、アドレス信号Ａ３１−Ａ２０は常
に０が出力される制限モードとを持ち、リセット直後は
制限モードで起動される構造である。
【００１７】アドレス変換装置４は、アドレス信号Ａ３
１−Ａ２０と同じビット数（１２ビット）の疑似アドレ
ス用データを記憶してこれを出力可能であり、ＣＰＵ１
は、アドレス変換装置４の疑似アドレス用データを随時
書き換えることができる。アドレス変換装置４の出力は
ＲＡＭ２に送られるが、アドレス変換装置４は、ＣＰＵ
１からの変換ＯＮ信号を受けると、次に変換ＯＦＦ信号
を受けるまでは、記憶している疑似アドレス用データを
疑似アドレス信号Ａ３１’−Ａ２０’として出力し、変
換ＯＦＦ信号を受けるとＣＰＵ１から入力されるアドレ
ス信号Ａ３１−Ａ２０を、そのまま疑似アドレス信号Ａ
３１’−Ａ２０’としてＲＡＭ２に出力する構成であ
る。
１−Ａ２０と同じビット数（１２ビット）の疑似アドレ
ス用データを記憶してこれを出力可能であり、ＣＰＵ１
は、アドレス変換装置４の疑似アドレス用データを随時
書き換えることができる。アドレス変換装置４の出力は
ＲＡＭ２に送られるが、アドレス変換装置４は、ＣＰＵ
１からの変換ＯＮ信号を受けると、次に変換ＯＦＦ信号
を受けるまでは、記憶している疑似アドレス用データを
疑似アドレス信号Ａ３１’−Ａ２０’として出力し、変
換ＯＦＦ信号を受けるとＣＰＵ１から入力されるアドレ
ス信号Ａ３１−Ａ２０を、そのまま疑似アドレス信号Ａ
３１’−Ａ２０’としてＲＡＭ２に出力する構成であ
る。
【００１８】なお、ＣＰＵ１からのアドレス信号Ａ１９
−Ａ０およびアドレス変換装置４からの疑似アドレス信
号Ａ３１’−Ａ２０’は、アドレスデコーダ３にも入力
される構成である。また、ＣＰＵ１とＲＡＭ２とは、デ
ータバスによっても接続されている。
−Ａ０およびアドレス変換装置４からの疑似アドレス信
号Ａ３１’−Ａ２０’は、アドレスデコーダ３にも入力
される構成である。また、ＣＰＵ１とＲＡＭ２とは、デ
ータバスによっても接続されている。
【００１９】次に、このメモリ装置１０の動作につい
て、メモリ容量の検出と動作確認のためＣＰＵ１が実行
するメモリ容量検出処理のフローを示す図２を参照して
説明する。メモリ装置１０がリセットされると、ＣＰＵ
１は図２に示されるメモリ容量検出処理を実行する。な
お、この際ＣＰＵ１は制限モードであり、アドレス信号
Ａ１９−Ａ０はプログラムで指定したアドレスがそのま
ま出力されるが、アドレス信号Ａ３１−Ａ２０は常に０
が出力される。
て、メモリ容量の検出と動作確認のためＣＰＵ１が実行
するメモリ容量検出処理のフローを示す図２を参照して
説明する。メモリ装置１０がリセットされると、ＣＰＵ
１は図２に示されるメモリ容量検出処理を実行する。な
お、この際ＣＰＵ１は制限モードであり、アドレス信号
Ａ１９−Ａ０はプログラムで指定したアドレスがそのま
ま出力されるが、アドレス信号Ａ３１−Ａ２０は常に０
が出力される。
【００２０】図２に示すように、ＣＰＵ１は、メモリ容
量検出処理を開始するとまずアドレス変換装置４の疑似
アドレス用データをクリア（１２ビットとも０）し、変
換ＯＮ信号を出力する（ステップ２１、以下ステップを
単にＳと表す）。次ぎに、ＣＰＵ１は、ＲＡＭ２の一つ
のアドレスにデータを書き込んで読み出す（Ｓ２２）。
初回のアクセスでは、この書き込みと読み出しの対象と
されるアドレスは最下位のアドレス（アドレス信号Ａ３
１−Ａ０がすべて０）である。続いて、ＣＰＵ１は、Ｓ
２２で書き込んだデータと読み出したデータとを比較
し、両者が一致していなければ（Ｓ２３：ＮＯ）、この
アドレスの動作が正常ではないことになるので、変換Ｏ
ＦＦ信号を出力して（Ｓ２４）、メモリ容量検出処理を
終了する。
量検出処理を開始するとまずアドレス変換装置４の疑似
アドレス用データをクリア（１２ビットとも０）し、変
換ＯＮ信号を出力する（ステップ２１、以下ステップを
単にＳと表す）。次ぎに、ＣＰＵ１は、ＲＡＭ２の一つ
のアドレスにデータを書き込んで読み出す（Ｓ２２）。
初回のアクセスでは、この書き込みと読み出しの対象と
されるアドレスは最下位のアドレス（アドレス信号Ａ３
１−Ａ０がすべて０）である。続いて、ＣＰＵ１は、Ｓ
２２で書き込んだデータと読み出したデータとを比較
し、両者が一致していなければ（Ｓ２３：ＮＯ）、この
アドレスの動作が正常ではないことになるので、変換Ｏ
ＦＦ信号を出力して（Ｓ２４）、メモリ容量検出処理を
終了する。
【００２１】一方、Ｓ２２で書き込んだデータと読み出
したデータとが一致していれば（Ｓ２３：ＹＥＳ）、こ
のアドレスの正常動作が確認できたわけで、ＣＰＵ１
は、次のアドレスにアクセスすべくアドレス信号Ａ１９
−Ａ０をインクリメントする（Ｓ２５）。次に、ＣＰＵ
１は、アドレス信号Ａ１９−Ａ０がすべて０かを判断す
る（Ｓ２６）。そして、アドレス信号Ａ１９−Ａ０のい
ずれかが１であれば（Ｓ２６：ＮＯ）Ｓ２２に回帰し、
アドレス信号Ａ１９−Ａ０が全て０であれば（Ｓ２６：
ＹＥＳ）Ｓ２７に進んで疑似アドレス用データをインク
リメントする。
したデータとが一致していれば（Ｓ２３：ＹＥＳ）、こ
のアドレスの正常動作が確認できたわけで、ＣＰＵ１
は、次のアドレスにアクセスすべくアドレス信号Ａ１９
−Ａ０をインクリメントする（Ｓ２５）。次に、ＣＰＵ
１は、アドレス信号Ａ１９−Ａ０がすべて０かを判断す
る（Ｓ２６）。そして、アドレス信号Ａ１９−Ａ０のい
ずれかが１であれば（Ｓ２６：ＮＯ）Ｓ２２に回帰し、
アドレス信号Ａ１９−Ａ０が全て０であれば（Ｓ２６：
ＹＥＳ）Ｓ２７に進んで疑似アドレス用データをインク
リメントする。
【００２２】その後、ＣＰＵ１は、疑似アドレス用デー
タの全ビットが０であるかを判断して、疑似アドレス用
データのいずれかのビットが１であれば（Ｓ２８：Ｎ
Ｏ）Ｓ２２に回帰し、全ビットが０であれば（Ｓ２８：
ＹＥＳ）Ｓ２９に進んで変換ＯＦＦ信号を出力し、この
メモリ容量検出処理を正常に終了する。
タの全ビットが０であるかを判断して、疑似アドレス用
データのいずれかのビットが１であれば（Ｓ２８：Ｎ
Ｏ）Ｓ２２に回帰し、全ビットが０であれば（Ｓ２８：
ＹＥＳ）Ｓ２９に進んで変換ＯＦＦ信号を出力し、この
メモリ容量検出処理を正常に終了する。
【００２３】この処理では、最初に疑似アドレス用デー
タがクリアされることで、アドレス変換装置４が出力す
る疑似アドレス信号Ａ３１’−Ａ２０’はすべて０とな
る。この状態で、ＣＰＵ１は、アドレス信号Ａ１９−Ａ
０をインクリメントしつつ、アドレス信号Ａ３１−Ａ２
０がすべて０であるアドレスに順々にアクセスする（Ｓ
２２〜Ｓ２６）。これは、アドレス信号Ａ１９−Ａ０が
すべて１となるまで繰り返され、桁上がりしてアドレス
信号Ａ１９−Ａ０がすべて０となったならば（Ｓ２６：
ＹＥＳ）、疑似アドレス用データがインクリメントされ
疑似アドレス信号Ａ２０’は１となる。したがって、次
にＳ２２〜Ｓ２６を実行すれば、ＣＰＵ１は、アドレス
信号Ａ２０が１のアドレスに順々にアクセスすることに
なる。
タがクリアされることで、アドレス変換装置４が出力す
る疑似アドレス信号Ａ３１’−Ａ２０’はすべて０とな
る。この状態で、ＣＰＵ１は、アドレス信号Ａ１９−Ａ
０をインクリメントしつつ、アドレス信号Ａ３１−Ａ２
０がすべて０であるアドレスに順々にアクセスする（Ｓ
２２〜Ｓ２６）。これは、アドレス信号Ａ１９−Ａ０が
すべて１となるまで繰り返され、桁上がりしてアドレス
信号Ａ１９−Ａ０がすべて０となったならば（Ｓ２６：
ＹＥＳ）、疑似アドレス用データがインクリメントされ
疑似アドレス信号Ａ２０’は１となる。したがって、次
にＳ２２〜Ｓ２６を実行すれば、ＣＰＵ１は、アドレス
信号Ａ２０が１のアドレスに順々にアクセスすることに
なる。
【００２４】さらに、アドレス信号Ａ１９−Ａ０が桁上
がりして全て０になる毎に疑似アドレス用データをイン
クリメントすることにより、アドレス変換装置４から出
力される疑似アドレス信号Ａ３１’−Ａ２０’がインク
リメントされるので、ＣＰＵ１は、アドレス信号Ａ３１
−Ａ２０のいずれかが１となる上位のアドレスに順次ア
クセスすることができる。ただし、ＣＰＵ１のアドレス
信号Ａ３１−Ａ２０の出力は０である。
がりして全て０になる毎に疑似アドレス用データをイン
クリメントすることにより、アドレス変換装置４から出
力される疑似アドレス信号Ａ３１’−Ａ２０’がインク
リメントされるので、ＣＰＵ１は、アドレス信号Ａ３１
−Ａ２０のいずれかが１となる上位のアドレスに順次ア
クセスすることができる。ただし、ＣＰＵ１のアドレス
信号Ａ３１−Ａ２０の出力は０である。
【００２５】このようにして、ＣＰＵ１は、アクセスで
きるアドレスに制限がある制限モードでありながら、実
装されている全てのアドレスにアクセスできる。つま
り、メモリ装置１０の起動時に、実装されている全メモ
リ容量の検出とその機能確認ができる。したがって、メ
モリ装置１０の起動時に、実装されている全メモリ容量
の検出とその機能確認ができないことによる弊害を防止
できる。
きるアドレスに制限がある制限モードでありながら、実
装されている全てのアドレスにアクセスできる。つま
り、メモリ装置１０の起動時に、実装されている全メモ
リ容量の検出とその機能確認ができる。したがって、メ
モリ装置１０の起動時に、実装されている全メモリ容量
の検出とその機能確認ができないことによる弊害を防止
できる。
【００２６】また、実装されている全メモリ容量の検出
とその機能確認ができれば、アドレス変換装置４を機能
させる必要はなくなるので、ＣＰＵ１は、変換ＯＦＦ信
号を出力する。これによりアドレス変換装置４は、ＣＰ
Ｕ１から入力されるアドレス信号Ａ３１−Ａ２０を、そ
のまま出力するので、アドレスに制限がないモードとな
ってからのＲＡＭ２に対するアクセスに支障はない。
とその機能確認ができれば、アドレス変換装置４を機能
させる必要はなくなるので、ＣＰＵ１は、変換ＯＦＦ信
号を出力する。これによりアドレス変換装置４は、ＣＰ
Ｕ１から入力されるアドレス信号Ａ３１−Ａ２０を、そ
のまま出力するので、アドレスに制限がないモードとな
ってからのＲＡＭ２に対するアクセスに支障はない。
【００２７】以上、具体例に従って、本発明の実施の形
態について説明したが、本発明はこのような具体例に限
定されるものではなく、本発明の要旨を逸脱しない範囲
でさまざまに実施できることは言うまでもない。
態について説明したが、本発明はこのような具体例に限
定されるものではなく、本発明の要旨を逸脱しない範囲
でさまざまに実施できることは言うまでもない。
【００２８】
【発明の効果】以上説明したように、請求項１記載のメ
モリ装置によれば、ＣＰＵは、アクセスできるアドレス
に制限があるモードであっても、実装されている全メモ
リ容量の検出とその機能確認ができる。
モリ装置によれば、ＣＰＵは、アクセスできるアドレス
に制限があるモードであっても、実装されている全メモ
リ容量の検出とその機能確認ができる。
【００２９】請求項２記載のメモリ装置によれば、アク
セスを制限されているアドレスにアクセスするためにＣ
ＰＵが実行する処理はわずかで済む。請求項３記載のメ
モリ装置によれば、ＣＰＵは、アドレスに制限があるモ
ードでも実装されている全てのアドレスにアクセスする
ことができ、アドレスに制限がないモードとなってから
のＲＡＭへのアクセスに支障はない。
セスを制限されているアドレスにアクセスするためにＣ
ＰＵが実行する処理はわずかで済む。請求項３記載のメ
モリ装置によれば、ＣＰＵは、アドレスに制限があるモ
ードでも実装されている全てのアドレスにアクセスする
ことができ、アドレスに制限がないモードとなってから
のＲＡＭへのアクセスに支障はない。
【図１】 具体例のメモリ装置の構成を説明するブロッ
ク図である。
ク図である。
【図２】 具体例のメモリ装置において、リセット後に
ＣＰＵが実行するメモリ容量検出処理のフローチャート
である。
ＣＰＵが実行するメモリ容量検出処理のフローチャート
である。
１・・・ＣＰＵ、 ２・・・ＲＡＭ、 ３・・・アドレスデコーダ、 ４・・・アドレス変換装置、 １０・・・メモリ装置。
Claims (3)
- 【請求項１】 ＣＰＵとＲＡＭとを備えるメモリ装置に
おいて、 前記ＣＰＵから入力されるアドレス信号に代えて前記Ｃ
ＰＵの指示に応じた擬似アドレス信号を前記ＲＡＭに出
力するアドレス変換手段を設けたことを特徴とするメモ
リ装置。 - 【請求項２】 請求項１記載のメモリ装置において、 前記アドレス変換手段は、前記ＣＰＵによって書き込ま
れた擬似アドレスデータに対応する擬似アドレス信号を
出力することを特徴とするメモリ装置。 - 【請求項３】 請求項１または２記載のメモリ装置にお
いて、 前記アドレス変換手段は、前記ＣＰＵからの変換停止指
示があるとＣＰＵから入力されるアドレス信号をそのま
ま出力することを特徴とするメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7174892A JPH0926917A (ja) | 1995-07-11 | 1995-07-11 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7174892A JPH0926917A (ja) | 1995-07-11 | 1995-07-11 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0926917A true JPH0926917A (ja) | 1997-01-28 |
Family
ID=15986514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7174892A Pending JPH0926917A (ja) | 1995-07-11 | 1995-07-11 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0926917A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7533275B2 (en) | 2000-12-28 | 2009-05-12 | Kabushiki Kaisha Toshiba | Data processing apparatus and memory card using the same |
-
1995
- 1995-07-11 JP JP7174892A patent/JPH0926917A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7533275B2 (en) | 2000-12-28 | 2009-05-12 | Kabushiki Kaisha Toshiba | Data processing apparatus and memory card using the same |
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