CN1227969A - 半导体器件的制造方法 - Google Patents

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Abstract

制造半导体器件的方法包括步骤：(a)在半导体表面形成p势阱区及n势阱区，及(b)在p及n势阱区两者上形成一个n型外延层，并使得n型外延层包含杂质的浓度低于n势阱区包含的杂质浓度。例如，n型外延层可用化学汽相淀积形成，其中使用包括磷或砷的化合物的过程气体。根据本方法，可以用较少步骤优化低杂质沟道晶体管中的NMOS及PMOS晶体管两者的阈值电压。这保证了制造成本的降低及产量的增加。

Description

半导体器件的制造方法
本发明涉及一种半导体器件的制造方法，更具体地涉及一种能以少量步骤制造小尺寸CMOS半导体器件的方法。
作为半导体器件，已被以更高的集成度制造出来，在半导体衬底中具有与沟道区域的导电性相反导电性的杂质浓度已有增加，以便抑制MOS半导体中的短沟道效应。
在一平面沟道型晶体管中，如图1中所示，通过附加地将具有与沟道区域电导率相反电导率的杂质引进到沟道区域附近的半导体衬底表面来控制阈值电压。
但是在包括具有长度为0.5μm或相近的栅极的晶体管中，待植入衬底的杂质必须具有较高浓度，以便抑制短通道效应，但导致阈值电压过高。因此，如图2所示，必须降低半导体衬底附近区域中的杂质浓度。
但是，在降低半导体衬底附近区域中的杂质浓度方面离子植入及热扩散具有限制。即，对于传统方法在具有长度约为0.1μm的栅极的晶体管中要将阈值电压降低至1V或更小，是很困难的。如果阈值电压不能降低至1V或更小，晶体管就不能在低压及低功耗下高速地工作。
为了解决上述问题，已提出在具有包含低浓度杂质的层的衬底表面形成MOS晶体管。这种MOS晶体管称为低杂质通道晶体管。例如，日本待审查专利申请Nos59-222957,60-211867,61-32462,63-169065，及63-177470。
日本待审查专利申请No59-222957提出了一种半导体器件，它包括：具有第一电导率的半导体衬底，形成在衬底上并具有第二电导率的外延层，形成在衬底及外延层界面上的、具有第一电导率的第一掩盖层，形成在衬底及外延层界面上的、具有第二电导率的第二掩盖层，从外延层延伸到第一掩盖层的势阱层。在势阱层上形成具有第二电导率的第一MOSFET，在第二掩盖层上面的外延层上形成具有第一电导率的第二MOSFET。
日本待审查专利申请No60-211867提出了一种半导体器件，它包括：一个P型硅衬底，形成在P型硅衬底上的外延层，形成在外延层上、与P型硅衬底相接触的n及p势阱区，形成在n势阱区上的NPN双极性晶体管，及形成在p势阱区上的n沟道MOS晶体管。n及p势阱区在底部具有高掺杂区。杂质浓度从高掺杂区向硅衬底表面呈下降。
日本待审查专利申请No61-32462提出了一种半导体器件，它包括：一个硅衬底，形成在硅衬底的第一电导率区上并具有第二电导率的第一MOS晶体管，形成在硅衬底表面及包含其浓度小于第一电导率区一个量级或大些的杂质的第一低杂质区，第一MOS晶体管的通道区形成在第一低杂质层上，形成在硅衬底第二电导率区并具有第一电导率的第二MOS晶体管，及形成在硅衬底表面及包含其浓度小于第二电导率区一个量级或大些的杂质的第二低杂质区，第二MOS晶体管的通道区形成在第二低杂质层上。
日本待审查专利申请No63-169065提出了一种绝缘栅型场效应晶体管，它包括：一个半导体衬底，及形成在半导体衬底表面上的外延层。该外延层包含其浓度小于半导体衬底浓度的杂质，并具有等于或小于待形成在通道区上的耗尽层的宽度的厚度。
日本待审查专利申请No63-177470提出了一种绝缘栅型场效应晶体管的制造方法，它包括：通过分子束外延(MBE)在半导体衬底表面形成外延层的步骤。该外延层被设计成。包含其浓度小于半导体衬底浓度的杂质并具有等于或小于1000埃的厚度。通过形成外延层，该场效应晶体管可具有一种杂质截面，其中杂质浓度在深度方向上以阶梯方式变化，并在通道区中包括高阻有源层。
以下参照图3来解释传统低杂质通道晶体管的结构，它是一个n型晶体管的横截面图。
参照图3，该低杂质通道晶体管的组成为：一个p型硅衬底(或p型势阱区)1，形成在p型硅衬底1上的场氧化膜4，包含其浓度小于硅衬底1浓度一个量级或大些的杂质的、并作为通道区的p型硅层51，形成在硅衬底1表面并围绕p型硅层51及包含高浓度n型杂质的源区及漏区52及53，形成在p型硅层51上的栅氧化膜6，及形成在栅氧化膜6上的栅极7。通过
通过将p型硅层51设计为包含相对高浓度的杂质，可以阻止耗尽层从漏区53延伸到源区52，结果可抑制穿通。
当上述传统晶体管用于构成CMOS晶体管时，CMOS晶体管中的NMOS及PMOS晶体管必须被优化。NMOS晶体管的衬底通常被设计成包含硼或硼的化合物如BF2，及PMOS晶体管的衬底通常被设计成包含磷或砷。
图4A表示在NMOS晶体管中垂直衬底表面方向上p型杂质截面，及图4B表示在PMOS晶体管中垂直衬底表面方向上n型杂质截面。在NMOS晶体管衬底中作为p型杂质所包含的硼具有比在PMOS晶体管衬底中作为n型杂质所包含的磷或砷更大的扩散率。因此，在扩散硼并通过在衬底表面形成低杂质后所进行的热处理再组截面后，NMOS晶体管衬底在其表面包含的硼其浓度大于在PMOS晶体管中所包含的磷或砷的浓度。
由于上述原因，当要由上述这种低杂质通道晶体管或分子层掺杂晶体管制造CMOS晶体管时，引起了一个问题，即如果其中不包含杂质的硅层同时形成在每个NMOS及PMOS晶体管的衬底表面上，则NMOS晶体管具有比PMOS晶体管高的阈值电压，结果使NMOS及PMOS晶体管的阈值电压不能同时优化。
为了避免上述该问题，具有第一及第二电导率的低杂质层可分别单独地形成在NMOS及PMOS晶体管的衬底表面上。对于形成这种低杂质层，具有两种方法。在第一方法中，必须形成与n型低杂质层分开的p型低杂质层。在第二方法中，必须首先在NMOS及PMOS晶体管中形成非掺杂硅层，及然后将具有第一及第二电导率的杂质导入每个非掺杂硅层中。
以下参照图5A至5H来解释上述第一方法，其中低杂质层要形成两次。首先，如图5A中所示，例如借助离子植入及热扩散在p或n型硅衬底1的表面形成p型势阱区2及n型势阱区3。然后，通过LOCOS在硅衬底1的表面形成场氧化膜4。场氧化膜4形成在p及n型势阱区2及3之间的界面上，并在其中确定待制造MOS晶体管的区域。
作为一种变型，可首先形成场氧化膜4，然后通过离子植入及热扩散形成p及n型势阱区2及3。
接着，如图5B所示，通过化学汽相淀积(CVD)在硅衬底1上形成二氧化硅(SiO2)膜71。
然后，如图5C所示，在n型势阱区3上方的二氧化硅膜71用光刻胶膜72A覆盖。接着，除去在p型势阱区2上形成的二氧化硅膜71，例如借助氢氟酸除去。
而后，如图5D所示，通过超高真空化学汽相淀积(UHV-CVD)在p型势阱区2的暴露表面上的晶格结构中生长非掺杂硅层73A。该非掺杂硅层73A具有范围为10nm至100nm的厚度。
然后，除去光刻胶膜72A。
接着，如图5E所示，通过CVD至非掺杂硅层73A及在先形成的二氧化硅膜71两者上再形成一个二氧化硅膜74。
然后，如图5F所示，在p型势阱区2上方的二氧化硅膜74用光刻胶膜72B覆盖。接着，除去在n型势阱区3上形成的二氧化硅膜71及74，例如借助氢氟酸除去。
而后，如图5G所示，通过UHV-CVD在n型势阱区3的暴露表面上的晶格结构中生长非掺杂硅层73B。该非掺杂硅层73B具有范围为10nm至100nm的厚度。为了使PMOS及NMOS晶体管的阈值电压彼此相等，非掺杂硅层73B被设计成具有小于非掺杂硅层73A的厚度。
然后，如图5H所示，在除去二氧化硅膜74后，在非掺杂硅层73A及74A的每个上形成栅极氧化膜6。接着，根据制造MOSFET的传统处理，在栅极氧化膜6上形成由n型多晶硅组成的栅极7A，在栅极氧化膜6上形成由p型多晶硅组成的栅极7B，在围绕栅极氧化膜6的非掺杂硅层73A上形成n型源及漏区8，及在围绕栅极氧化膜6的非掺杂硅层73B上形成P型源及漏区9。
如至此所解释的，通过在NMOS及PMOS晶体管每个通道区上的晶体结构中两次进行形成硅膜的步骤，才可以单独地优化NMOS及PMOS晶体管的硅膜厚度。
以下，参考图6A至6D来解释上述第二方法，其中首先形成非掺杂层，在非掺杂层中植入杂质。
首先，如图6A中所示，例如借助离子植入及热扩散在p或n型硅衬底1的表面形成p型势阱区2及n型势阱区3。然后，通过LOCOS在硅衬底1的表面、在p及n型势阱区2及3之间的界面上形成场氧化膜4。该场氧化膜4在其中确定待制造MOS晶体管的区域。
作为一种变型，可首先形成场氧化膜4，然后通过离子植入及热扩散形成p及n型势阱区2及3。
然后，如图6B所示，通过UHV-CVD仅在p及n型势阱区2及3的暴露表面上的晶格结构中生长非掺杂硅层73C。该非掺杂硅层73B具有范围为10nm至100nm的厚度。
接着，二氧化硅(SiO2)膜74B被直接形成在非掺杂硅层73C上。
然后，如图6C所示，在p型势阱区2上方的二氧化硅膜74用光刻胶膜72C覆盖。接着，在50KeV或较小电压下将砷离子(As+)植入n型势阱区3上方的非掺杂硅层73C中。其结果是，非掺杂硅层73C转化成n型杂质层。
然后，除去光刻胶膜72C。
接着，如图6D所示，在除去二氧化硅膜74后，在n型掺杂硅层73C上形成栅极氧化膜6。然后，根据制造MOSFET的传统处理，在栅极氧化膜6上形成由n型多晶硅组成的栅极7A，在栅极氧化膜6上形成由p型多晶硅组成的栅极7B，在围绕栅极氧化膜6的硅层73C上形成n型源及漏区8，及在围绕栅极氧化膜6的硅层73C上形成P型源及漏区9。
如至此所解释的，该第二方法通过在PMOS晶体管的通道区中植入n型杂质并由此提高PMOS晶体管的阈值电压，可以均衡NMOS及PMOS晶体管的阈值电压。
但是，上述第一方法及第二方法中伴随着一个问题，即它们具有比CMOS制造步骤多的步骤，结果增加了制造成本及降低了生产产量。
鉴于上述问题，本发明的目的是，提供一种以较少步骤及较大生产产量制造半导体器件的方法。
本发明提供了一种制造半导体器件的方法，它包括步骤：(a)在半导体表面形成p势阱区及n势阱区，及(b)在p及n势阱区两者上形成一个n型外延层，并使得该n型外延层包含杂质的浓度低于n势阱区包含的杂质浓度。
该n型外延层可用化学汽相淀积形成，其中使用包括磷或砷的化合物的过程气体。
还提供了一种制造半导体器件的方法，它包括步骤：(a)在半导体表面形成p势阱区及n势阱区，及(b)在p及n势阱区两者上形成一个未掺杂外延层，及(c)将n型杂质离子地植入未掺杂外延层，并使得该外延层包含的n型杂质的浓度低于n势阱区包含的杂质浓度。
根据本发明，可以用较少步骤优化低杂质沟道晶体管中的NMOS及PMOS晶体管两者的阈值电压。这保证了制造成本的降低及生产产量的增加。
图1表示一个表面沟道型晶体管的衬底杂质截面的例子；
图2表示一个表面沟道型晶体管的衬底杂质截面的另一例子；
图3是传统低杂质沟道晶体管的横截面图；
图4A表示NMOS晶体管中垂直衬底表面方向上的p型杂质截面；
图4B表示PMOS晶体管中垂直衬底表面方向上的n型杂质截面；
图5A至图5H是一个半导体器件的横截面图，它表示其传统制造方法的各步骤；
图6A至图6D是一个半导体器件的横截面图，它表示其另一传统制造方法的各步骤；
图7A至图7C是一个半导体器件的横截面图，它表示根据本发明第一实施例的半导体器件制造方法的各步骤；
图8A至图8D是一个半导体器件的横截面图，它表示根据本发明第二实施例的半导体器件制造方法的各步骤。
[第一实施例]
以下参照图7A至7C来解释根据本发明第一实施例的半导体器件制造方法。
首先，如图7A所示，借助例如离子植入及热扩散在p或n型半导体衬底1表面形成p型势阱区2及n型势阱区3。然后，借助LOCOS在硅衬底1表面及在p和n势阱区之间的界面上形成场氧化膜4。该场氧化膜4在其中确定待制造MOS晶体管的区域。
作为一个变型，可首先形成场氧化膜4，然后借助离子植入及热扩散形成p型及n型势阱区2及3。
然后，如图7B所示，通过UHV-CVD仅在p型及n型势阱区2及3的暴露表面上的晶格结构中生长n型外延层5A。该n型外延层5A被设计成具有范围为10nm至100nm的厚度，并包含其浓度小于n型势阱区3的杂质浓度的n型杂质。
在本实施例中，n型外延层5A是使用包括主要Si2H6及少量PH4或AsH4的过程气体形成的。n型外延层5A包括浓度为1×1017/cm3至1×1019/m3的n型杂质。此外，n型外延层5A被设计成包含其浓度小于n型势阱区3的杂质浓度的n型杂质。
接着，如图7C所示，在n型外延层5A上形成栅极氧化膜6。然后，根据制造MOSFET的传统处理，在栅极氧化膜6上形成由n型多晶硅组成的栅极7A，在栅极氧化膜6上形成由p型多晶硅组成的栅极7B，在围绕栅极氧化膜6的n型外延层5A上形成n型源及漏区8，及在围绕栅极氧化膜6的n型外延层5A上形成P型源及漏区9。
上述根据第一实施例的方法可应用于低掺杂漏极(LDD)MOSFET。
通过将n型杂质引入到MOS晶体管沟道区域附近的区域中，可以增加NMOSFET的阈值电压，并增加PMOSFET的阈值电压。如参照现有技术所解释的，在外延层由本征半导体组成的情况下，NMOSFET具有比PMOSFET大的阈值。因此，通过将n型外延层5A中的杂质浓度调节到适当值可以使NMOSFET及PMOSFET的阈值电压彼此相等。
此外，由于形成在NMOSFET表面的n型外延层5A具有小厚度并可完全耗尽，NMOSFET工作在表面沟道型增强方式而非在掩盖沟道型方式或耗尽方式。[第二实施例]
以下参照图8A至8D来解释根据第二实施例的半导体制造方法。
首先，如图8A所示，借助例如离子植入及热扩散在p或n型半导体衬底1表面形成p型势阱区2及n型势阱区3。然后，借助LOCOS在硅衬底1表面及在p和n势阱区之间的界面上形成场氧化膜4。该场氧化膜4在其中确定待制造MOS晶体管的区域。
作为一个变型，可首先形成场氧化膜4，然后借助离子植入及热扩散形成p型及n型势阱区2及3。
然后，如图8B所示，通过UHV-CVD仅在p型及n型势阱区2及3的暴露表面上的晶格结构中生长非掺杂外延层5。该非掺杂外延层5被设计成具有范围为10mm至100nm的厚度。
然后，如图8C所示，该非掺杂外延层5在50KeV或较小电压下被植入1×1012-1×1014As+cm-2的杂质。其结果是，非掺杂硅层5转化成n型外延层5B。该非掺杂外延层5被植入砷离子，因此n型外延层5B包含其浓度小于n型势阱区3中杂质浓度的n型杂质。
接着，如图8D所示，在n型外延层5B上形成栅极氧化膜6。然后，根据制造MOSFET的传统处理，在栅极氧化膜6上形成由n型多晶硅组成的栅极7A，在栅极氧化膜6上形成由p型多晶硅组成的栅极7B，在围绕棚极氧化膜6的n型外延层5A上形成n型源及漏区8，及在围绕棚极氧化膜6的n型外延层5A上形成P型源及漏区9。
上述根据第二实施例的方法可应用于LDD-MOSFET。
类似于第一实施例，通过将n型杂质引入到MOS晶体管沟道区域附近的区域中，可以增加NMOSFET的阈值电压，并增加PMOSFET的阈值电压。如参照现有技术所解释的，在外延层由本征半导体组成的情况下，NMOSFET具有比PMOSFET大的阈值。因此，通过将n型外延层5B中的杂质浓度调节到适当值可以使NMOSFET及PMOSFET的阈值电压彼此相等。
尤其是，当p和n势阱区2及3包含浓度为5×1017cm-3的杂质时通过以浓度约1×1013As+cm-3植入离子砷，可以使NMOSFET及PMOSFET的阈值电压彼此相等。

Claims (4)

1．一种制造半导体器件的方法，它包括步骤：
(a)在半导体表面形成p势阱区及n势阱区，及
(b)在所述p及n势阱区两者上形成一个n型外延层，并使得所述n型外延层包含杂质的浓度低于所述n势阱区包含的杂质浓度。
2．根据权利要求1的方法，其特征在于所述n型外延层用化学汽
   相淀积
形成，其中使用包括磷的化合物的过程气体。
3．根据权利要求1的方法，其特征在于所述n型外延层用化学汽相淀积形成，其中使用包括砷的化合物的过程气体。
4．一种制造半导体器件的方法，它包括步骤：
(a)在半导体表面形成p势阱区及n势阱区，
(b)在所述p及n势阱区两者上形成一个未掺杂外延层，及
(c)将n型杂质离子地植入所述未掺杂外延层，并使得所述外延层包含的n型杂质的浓度低于n势阱区包含的杂质浓度。
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