CN1219326C - 半导体集成装置及其制造方法 - Google Patents

半导体集成装置及其制造方法 Download PDF

Info

Publication number
CN1219326C
CN1219326C CN03109540.2A CN03109540A CN1219326C CN 1219326 C CN1219326 C CN 1219326C CN 03109540 A CN03109540 A CN 03109540A CN 1219326 C CN1219326 C CN 1219326C
Authority
CN
China
Prior art keywords
semiconductor chip
semiconductor
internal terminal
substrate
resin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN03109540.2A
Other languages
English (en)
Other versions
CN1459872A (zh
Inventor
松山久
沖川满
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Publication of CN1459872A publication Critical patent/CN1459872A/zh
Application granted granted Critical
Publication of CN1219326C publication Critical patent/CN1219326C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0504—14th Group
    • H01L2924/05042—Si3N4
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

一种半导体集成装置及其制造方法，其中，在形成CCD图像传感器的半导体芯片(100)和将该半导体芯片与图中未示出的玻璃基板贴合在一起的环氧树脂(310)上，形成硅氧化膜(120)。并且，在该硅氧化膜(120)上，形成有通过外部布线(410)连接外部端子与形成在半导体芯片(100)上的所述CCD图像传感器的内部结合片(140)。该内部结合片(140)与线宽小于该内部结合片(140)的电极宽度的内部布线(150)连接。该内部结合片(140)形成为向半导体芯片(100)的上方突出。从而可以缓和在半导体集成装置内布线上产生的应力的集中，确保高的电可靠性。

Description

半导体集成装置及其制造方法
技术领域
本发明涉及半导体集成装置及其制造方法，特别涉及半导体集成装置的封装结构及其制造方法。
背景技术
在半导体集成装置中，封装技术是将该半导体集成装置小型化的重要因素。作为这种封装技术，近年来，提出了芯片尺寸封装(CSP：Chip SizePackage)的方案。图8示出了采用这种芯片尺寸封装的半导体集成装置的一个例子。
如图8(a)所示，在该半导体集成装置中，形成有由硅基板10中的多个半导体元件构成的集成电路的面，通过环氧树脂21，与玻璃基板20贴合在一起。另外，形成有硅基板10中的上述集成电路的面的背面，则通过环氧树脂31，与玻璃基板30贴合在一起。此外，这些硅基板10及玻璃基板30的侧面，形成了在玻璃基板20的一侧扩展的倾斜面。
另外，在所述玻璃基板30的底面，形成有充当外部端子的凸起(外部电极)40。形成在所述硅基板10上的集成电路与这些凸起40之间，通过在侧面形成的外部布线41，实现了电性接触。而且，在这些硅基板10及玻璃基板30的侧面或凸起40的周围，形成有覆盖着这些外部布线41等的保护膜42。
在图8(b)中示出了从玻璃基板30一侧观察该半导体集成装置的仰视图(底面图)。如该图8(b)所示，在玻璃基板30的底面，所述多个凸起40按矩阵状排列而形成球格子布局(BGA)。
另外，图9(a)示出了该半导体集成装置的所述外部布线41周边的剖面结构。如该图9(a)所示，在硅基板10上，形成了硅氧化膜(SiO2)12。而且，在该硅氧化膜12上，还形成了通过外部布线41，将所述凸起40与硅基板上的集成电路连通的内部结合片(pad)(内部端子)14。此外，在硅氧化膜12上，还形成了与内部结合片14邻接的硅氮化膜(Si3N4)13。在硅氮化膜13上。则形成了将内部结合片14与硅基板10上的集成电路连通的内部布线15。
在此，所述内部结合片14，由两层金属层构成。也就是说，由在硅氧化膜12上形成的第1金属层14a和在该第一金属层14a上形成的第2金属层14b构成。图9(b)示出了该内部结合片14附近的平面构造。由该图可知，内部结合片14的线宽比内部布线15的宽。由于采用了这种构造，所以可以将内部结合片14与外部布线41以电阻值更小的形式联接起来。
另外，如图9(a)所示，在所述内部布线15上形成了覆盖它的硅氧化膜(SiO2)16，其表面则通过所述环氧树脂21与所述玻璃基板20贴合在一起。
以这种方式对硅基板10进行封装，就可以促使半导体集成装置进一步小型化。
不过，以上述方式封装的半导体装置，在其结构上，容易出现伴随着温度上升以及吸湿而体积膨胀，致使在其内部产生应力(Stress)的问题。这种应力是因构成半导体集成装置的所述多种材料的膨胀系数不同而引起的。
例如，假设半导体集成装置的温度上升，因为环氧树脂21、31的膨胀系数较大，所以由膨胀造成的体积变化十分显著。伴随着环氧树脂31的膨胀，应力便施加到内部结合片14及内部布线15上。就是说，伴随着环氧树脂31的膨胀，内部结合片14因其自身的膨胀系数与环氧树脂的膨胀系数的差异，而受到应力的作用。该应力沿着硅基板10的表面，朝着外侧即朝着外部布线41的方向。另外，当环氧树脂31收缩时，伴随着它的收缩，内部结合片14同样要受到应力的作用。该应力也沿着硅基板10的表面，但确朝着内侧即朝着与外部布线41相反的方向。
在所述的封装结构中，该应力集中作用于内部布线15处。图10简要地示出了这时的应力模型。即如上所述，与硅基板10相比，由于环氧树脂31的伸缩程度大，所以随着环氧树脂31的伸缩的形式，内部结合片14也要伸缩(为方便起见，在图10中采用弹簧SP表示)。这时，伴随着环氧树脂31的伸缩而产生的应力，集中在位于硅基板10及环氧树脂31的交界面附近，即在图10中用虚线区域13表示的部分。
当这种集中应力反复出现在内部布线15的特定部位(虚线区域B)时，势必会使内部布线15及内部结合片14间出现因疲劳而断线的问题，从而严重影响半导体集成装置的电可靠性。
另外，虽然也可向所述环氧树脂31中掺入充填剂以降低其膨胀系数，但与硅基板10相比，尽管这样掺入了充填剂，环氧树脂31的膨胀系数仍然相当大，所以并非解决上述问题的有效手段。
发明内容
本发明就是针对这种状况而实施的，其目的是提供一种可以缓和在半导体集成装置内的布线上产生的应力集中，从而维持高的电可靠性的半导体集成装置及其制造方法。
本发明的半导体集成装置包括：在一个主面上形成有多个外部端子的绝缘基板；在一个主面上形成多个半导体元件的半导体芯片；覆盖所述半导体芯片的侧面并充填于所述绝缘基板的另一主面与所述半导体芯片的另一主面之间的树脂；与所述绝缘基板的多个外部端子连接、并围绕在所述树脂的与所述半导体芯片侧面的接触面所对向的面的外部布线；以及形成在所述树脂的与所述半导体芯片的一个主面相同一面侧，且与所述外部布线连接的内部端子，所述内部端子与线宽小于该内部端子的宽度的内部布线相连，并且覆盖所述半导体芯片的侧面与所述树脂的交界面。因而可以缓和半导体集成装置内布线出现的应力集中，提高半导体集成装置的电可靠性。
另外，本发明的半导体集成装置的制造方法还包括：在形成有多个半导体芯片的半导体基板的一个主面上，形成跨过相邻的所述半导体芯片的边界的内部端子的工序；从另一个主面侧沿着所述多个半导体芯片的边界腐蚀所述半导体基板，使所述内部端子的一部分露出的工序；叠加树脂层，使其覆盖所述半导体基板的另一个主面以及腐蚀面的工序；通过所述树脂层将绝缘基板安装到所述半导体基板的另一个主面侧，并在该绝缘基板上形成多个外部端子的工序；从所述半导体基板的另一个主面侧沿所述多个半导体芯片的边界切削所述绝缘基板及所述树脂层、使所述内部端子的一部分再露出的工序；形成外部布线，使其与所述内部端子的露出部分连接，并与所述多个外部端子连接的工序；以及相应所述多个半导体芯片的排列分割安装有所述绝缘基板的所述半导体基板的工序，将所述内部端子形成为覆盖所述半导体芯片的侧面与所述树脂的交界面。因而可以缓和半导体集成装置内布线出现的应力集中，提高半导体集成装置的电可靠性。
附图说明
图1是将本发明的半导体集成装置应用于形成有CCD图像传感器的半导体集成装置的一实施例的构成方框图。
图2是表示该实施例的构成图。
图3是表示该实施例中应力模型的模式图。
图4是表示内部结合片的模拟模型图。
图5是表示根据所述模拟模型施加给内部结合片的应力的模拟图。
图6是表示该实施例的制造工序的剖面图。
图7是表示该实施例的制造工序的剖面图。
图8是表示现有技术的芯片尺寸封装的半导体集成装置的构成图。
图9是表示上述现有技术的半导体集成装置的构成图。
图10是表示施给上述现有技术的半导体集成装置的应力模型的模式图。
图中：10-硅基板；12-硅氧化膜；13-硅氮化膜；14-内部结合片；14a-第一金属层；14b-第二金属层；15-布线；16-硅氧化膜；20-玻璃基板；21-环氧树脂；30-玻璃基板；31-环氧树脂；40-凸起；41-外部布线；42-保护膜；100-半导体芯片；110-CCD图像传感器；110c-存储部；110H-水平传送部；110P-摄像部；110S-输出部；120-硅氧化膜；130-硅氮化膜；140-内部结合片；140a-第一金属层；140b-第二金属层；150-内部布线；160-硅氧化膜；200-玻璃基板；210-环氧树脂；300-玻璃基板；310-环氧树脂；400-凸起；410-外部布线；420-保护膜；430-缓冲构件。
具体实施方式
下面参照附图，对将本发明的半导体集成装置及其制造方法应运于形成有CCD图像传感器的半导体集成装置及其制造方法进行说明。
图1为CCD图像传感器的结构示意图。如该图1所示，这种CCD图像传感器110的构成包括：进行光电转换的摄像部110P、将光电转换的电荷暂时存储起来的存储部110C、以及将存储在该存储部110C的电荷输送给输出部110S的水平传送部110H。
在此，摄像部110P对应受到照射的光像进行光电转换。然后，按每个像素经过光电转换的信息电荷，被以帧为单位高速传送到存储部110C(帧移位)。在该存储部110C存储的一帧份的信息电荷接着又以1行为单位传送到水平传送部110H。接着，被传送到水平传送部110H的信息电荷，随后又以1像素为单位传送到输出部110S。被传送到该输出部110S的信息电荷变换成电压值，然后，经输出端子TS作为该CCD图像传感器110的摄像信号被输出到信号处理系统(图中省略)。
这种信息电荷的传送动作，是通过给CCD图像传感器110的栅电极外加电压的方式进行的。具体地说，在摄像部110P及存储部110C中通过经端子TP1～TP3、TC1～TC3，将不同的三相电压(φP1～P3、C1～φC3)外加给规定的栅电极，从而传送电荷。而在水平传送部110H中，则通过经端子TH1及TH2将不同的二相电压(φH1、φH2)外加给规定的栅电极，从而传送电荷。
该CCD图像传感器110，采用了前面的图8所示的芯片尺寸封装而封装的。图2示出了经芯片尺寸封装的CCD图像传感器110的剖面结构。
如图2所示，例如，在由硅构成的半导体芯片100的一个主面上形成有图1所示的CCD图像传感器110(图2中未绘出)。并且，在形成有该CCD图像传感器110的半导体芯片100上，形成有硅氧化膜(SiO2)120。另外，在硅氧化膜120上还形成了邻接内部结合片140的硅氮化膜(Si3N4)130。并且，在硅氮化膜130上形成有将内部结合片故140与在半导体芯片100上形成的集成电路电连通的内部布线150。
所述内部结合片140，由两层金属层构成。即由在硅氧化膜120上形成的第一金属层140a和在该第一金属层140a上形成的第二金属层140b构成。图2(b)示出了内部结合片140附近的平面图。正如该图2(b)所示，内部结合片140的电极宽度W140设定得比内部布线150的线宽W150宽。换句话说，在外部布线410及内部结合片140之间的交界面与半导体芯片100的面所形成的线方向上的内部结合片140的电极宽度W140，被设定得比所述内部结合片140与内部布线150之间的交界附近的该内部布线150的线宽W150宽。而且，所述内部布线150与内部结合片140中的第二金属层140b联接。此外，内部布线150与第二金属层140b是在同一个制造工序中形成的。
如图2(a)所示，硅氧化膜(SiO2)160形成为覆盖这些内部结合片140及内部布线150的覆盖层，在其表面，通过所述环氧树脂210与所述玻璃基板200贴合在一起。
在本实施例中，所述内部结合片140的一端以及内部结合片140与内部布线150之间的联接部分，形成在半导体芯片100的侧面与环氧树脂310之间的交界面的内侧(半导体100侧)。就是说，内部结合片140在半导体芯片100表面法线方向上的投影图，形成为向半导体芯片100突出过来的样子。换言之，正如图2(b)所示，从所述半导体芯片100的垂直上方看，内部结合片140与半导体芯片100的重叠长度Ls设定为大于零的值。
这样，就可以缓和伴随着环氧树脂310的伸缩而引起的内部布线150所产生的应力。由于该环氧树脂310的膨胀系数比半导体芯片100的膨胀系数大，所以伴随环氧树脂310的伸缩而产生的应力，大多集中在半导体芯片100与环氧树脂310的交界面的上部。并且，如果在该交界面的上部形成内部布线150，应力就会集中于此。这在前文已经叙及(参阅图10)。而通过在该交界面的上部形成线宽比内部布线150宽的内部结合片140，将可以将它作为消除应力的缓冲区域。并且，利用这个缓冲区域，就可以分散应力，使应力集中得到缓和。
图3为这时的应力模型简图。在这种情况下内部结合片140也随着环氧树脂310的伸缩而伸缩(为方便起见在图形3中用弹簧SP来表示)。但这时，环氧树脂310与半导体芯片100的交界面上部的应力，由于覆盖其上部的内部结合片140作为缓冲区域(虚线A的区域)发挥作用，因而可使应力缓和。
这种内部结合片140起到缓冲区域的作用，从图5所示的模拟结果也可以明白。在此，对施加给与外部布线410连接的内部结合片140的应力，使用图4所示的有限元素模型进行了模拟。这里，如图4所示。与外部布线410(将其模型表示为140m)连接的内部结合片140，被视为具有12个接点(图中用白圆圈表示)的模型140m。这时，如果使硅基板与环氧树脂的交界面L朝箭头S所示的方向移动，致使内部结合片的模型140m与硅基板的重叠长度LS发生变化时，施加给与内部结合片的模型140m的布线相连的一侧的端部A、B的X轴向应力的模拟结果便如图5所示。
在图5中，当重叠长度LS为负值时，意味着内部结合片的模型140m比硅基板的端部更靠近环氧树脂侧(参阅图4)。由图5可知；内部结合片的模型140m与硅基板的重叠长度LS越大，施加给内部的结合片模型140m的布线连接的端部A、B的X方向的应力就越低。
在本实施例中，正如前文图2(a)所示，由两层金属层构成的内部结合片140的第一金属层140a及第二金属层140b互相重叠的区域的一端，形成在半导体芯片100的侧面与环氧树脂310的交界面的内侧(半导体芯片100侧)。换言之，如同图2(b)所示，从所述半导体芯片100的垂直方向的上方看，第一金属层140a及第二金属层140b的互相重叠的区域的一端与半导体芯片100的重叠长度Lx被设立成大于零的值。这样，从内部布线150侧到外部布线410侧，内部结合片140的截面面积就呈阶梯式扩大的两个阶梯的形状。在这种内部结合片140中，其截面积扩大的区域，就向前突出至半导体芯片100的上方。
这样，通过使其横截面积被增大的区域，向半导体芯片100的上方突出，可以分散环氧树脂310的收缩造成的应力。
下面，使用图6及图7对涉及本实施例的被制作成芯片尺寸封装的CCD图像传感器做一说明。
首先，如图6(a)所示，在形成有多个CCD图像传感器110的晶圆状的基板100’中的形成有该CCD图像传感器110的面(受光面)的一侧，形成作为所述内部结合片140的第一金属层140a的例如由铝(Al)构成的金属层140’。图6(b)为形成有这种金属层140’的基板100’的俯视图。如该图6(b)所示，金属层140’在被形成为跨越各CCD图像传感器的边界的同时，还对应于前面图1所示的端子TP1～TP3，TC1～TC3、TH1至TH2、TS等单独形成。
然后，在形成前面图2所示的硅氮化膜130以及第2金属层140b、内部布线150、硅氧化膜160等后，如图6(c)所示，再将基板100’的受光面和作为所述玻璃基板200的玻璃基板200’用环氧树脂210贴合在一起。接着，如图6(d)所示，研磨基板100’中与所述受光面相对的面。并且，如该图6(d)所示，从基板100’的背面腐蚀基板100’中邻接的CCD图像传感器110的交界附近，使所述金属层140’露出一部分。这时，如图6(d)所示，使半导体芯片100的侧面成为在玻璃基板200’一侧扩展的倾斜面。并且，如图7(a)所示，使用环氧树脂将前面图2(a)所示的作为玻璃基板300的玻璃基板300’与半导体芯片100中进行过所述研磨的面贴合到一起。就是说，叠加作为树脂层的环氧树脂层使之覆盖半导体芯片100中的所述面以及进行过腐蚀的面(腐蚀面)后，再将玻璃基板300’安装于其上。于是，半导体芯片100的被切削过的面也充填了所述环氧树脂。
接着如图7(b)所示，在玻璃基板300’上配置作为所述外部端子的凸起的位置形成缓冲构件440。并且，如图7(b)所示，使用金刚石切割器等，从玻璃基板300’处切割所述金属层140’，直至能切断的深度，将玻璃基板300’等切割成倒V字形。
然后如图7(c)所示，采用溅射法等方法使金属(例如铝Al)堆积，以覆盖所述缓冲构件440及所述被切削过的面，并且通过对其进行图形化形成所述外部布线410。这样，外部布线410就从环氧树脂的面中与半导体芯片100的侧面的接触面的对向的面上通过，将所述内部结合片140与外部端子连接起来。
接着再如图7(d)所示，除了形成所述凸起的区域外，在玻璃基板300及半导体芯片100等的被切削的倾斜面上，层迭形成保护膜420。在缓冲构件440上形成凸起400。最后，再切割图7(d)中用点划线表示的边界区域，对作为被封装的各CCD图像传感器的芯片进行切断。
在这一系列的工序中，内部结合片140被设定成由将玻璃基板300与基板100’贴合起来时使用的环氧树脂310与半导体芯片100的侧面的交界面向内侧突出的状态。在进行这种设定时，最好在各CCD图像传感器区域的内侧方向留下余量，以便在形成图6(a)及图6(b)所示的内部结合片(金属层140’)之后，能在进行图6(d)所示的腐蚀工序时，使内部结合片充分残留在半导体芯片100的上方。这是因为与图6(d)所示的切割基板100’的工序，以及直到露出内部结合片(金属层140’)为止的切削工序相比，形成图6(a)及图6(b)所示的内部结合片(金属层140’)的工序更容易确保较高的精度。
根据上述实施例，可以得到如下的效果。
(1)、所述内部结合片140位于半导体芯片100的侧面与环氧树脂310的交界面的内侧(半导体芯片100侧)。这就可以将该内部结合片140作为消除应力的缓冲区域，利用该缓冲区域分散应力，缓和应力集中。
(2)、由两层构成的内部结合片140的第一层金属层140a及第二层金属层140b的重叠部分形成为向半导体芯片100的上方突出来的状态。这样一来，从内部布线150到外部布线410，内部结合片140的截面积便呈阶梯性扩大，成为具有两个阶梯的形状。在这种内部结合片140中其截面面积扩大的区域，就形成为半导体芯片100的上方突出来的状态。所以可以分散环氧树脂310的伸缩引起的应力。
(3)内部结合片140由多层(在本文中是两层)构成。这样就可以扩大内部结合片140与外部布线410连接处的连接面积，降低二者之间的电阻。
(4)内部布线150的线宽小于内部结合片140的宽度。这样，在电连接外部布线410与CCD图像传感器110时，就易于内部布线150的走线。
此外，所述各实施例也可做如下变更。
·在所述实施例中，将内部结合片140(第一金属层140a)的一端以及内部布线150与第二金属层140b的连接部分均置于半导体芯片的侧面与环氧树脂310的交界面的内侧。但并不是非得如此。例如，也可将第一金属层140a的一端置于半导体芯片100与环氧树脂310的交界面的外侧。这时，与本实施例相比，缓和应力的能力虽然略有下降，但却能缓和内部布线150与第二金属层140的交接部位所承受的应力。
·在所述实施例中，将线宽大于布线的内部结合片由两层构成。但并不是非得如此，用单层构造也行。这时，在环氧树脂310上，没有形成第一金属层140a，只形成内部布线150和第二金属层140b，内部布线150和第二金属层140b的连接部位只要置于半导体芯片100与环氧树脂310的交界面的内侧就行。
此外在形成多层内部结合片时，与布线连接的层未必非得是最上层，例如，形成两层内部结合片时，也可以与下层(第一金属层140a)连接。这时上层(第二金属层140b)即使不向半导体基板的上方突出过来也可以利用线宽比布线粗的下层缓和应力。
同样，象所述实施例那样，将上层与布线连接时，即使只将上层向半导体基板的上方突出过来，也可以通过线宽比布线粗的上层缓和应力。
·内部结合片不由多层形成，而由一层形成也行。这时，将内部结合片与线宽小于该内部结合片的电极宽度的内部布线相连，并使内部结合片向半导体基板的上方突出过来后仍旧有效。
·半导体基板中，作为与形成CCD图像传感器的面贴合在一起的透明基板，并不限于玻璃基板。而且，半导体基板中与形成CCD图像传感器的面相对的面贴合在一起的绝缘基板，也不限于玻璃基板。
·作为将半导体基板与透明基板以及绝缘基板贴合在一起的粘接剂，不限于环氧树脂。这时作为粘接剂，如果是膨胀系数比半导体基板大伸缩性很大的物质，在将内部结合片与线宽比该内部结合片的电极宽度小的内部布线连接，并将该内部结合片向半导体基板的上方突出过来，就非常有效。
·前文图2所示的结构，也可在将内部结合片与线宽比该内部结合片的电极宽度小的内部布线连接，并将该内部结合片向半导体基板的上方突出过来的范围进行适当变更。
·作为在半导体基板上形成的集成电路，并不仅限于帧传输型的CCD图像传感器，也可以是其它形式，例如隔行扫描型CCD图像传感器。
按照本发明，由于使内部结合片突出形成在半导体基板的上方，所以可以将该内部结合片作为消除伴随着粘接剂的伸缩而产生的应力的缓冲区域，并可利用该缓冲区域分散应力，缓和应力的集中。

Claims (6)

1.一种半导体集成装置，其特征在于：包括：
在一个主面上形成有多个外部端子的绝缘基板；
在一个主面上形成多个半导体元件的半导体芯片；
覆盖所述半导体芯片的侧面并充填于所述绝缘基板的另一主面与所述半导体芯片的另一主面之间的树脂；
与所述绝缘基板的多个外部端子连接、并围绕在所述树脂的与所述半导体芯片侧面的接触面所对向的面的外部布线；以及
形成在所述树脂的与所述半导体芯片的一个主面相同一面侧，且与所述外部布线连接的内部端子，
所述内部端子与线宽小于该内部端子的宽度的内部布线相连，并且覆盖所述半导体芯片的侧面与所述树脂的交界面。
2.如权利要求1所述的半导体集成装置，其特征在于；所述内部端子由多层组成，并且在这些多层中至少与所述树脂相接的层，形成为覆盖所述半导体芯片的侧面与所述树脂的交界面。
3.如权利要求1所述的半导体集成装置，其特征在于：所述内部端子由多层组成，并且这些多层中的某一层与所述内部布线相连，所述多层的重叠的区域形成为覆盖着所述半导体芯片的侧面与所述树脂的交界面。
4.一种半导体集成装置的制造方法，其特征在于：包括：
在形成有多个半导体芯片的半导体基板的一个主面上，形成跨过相邻的所述半导体芯片的边界的内部端子的工序；
从另一个主面侧沿着所述多个半导体芯片的边界腐蚀所述半导体基板，使所述内部端子的一部分露出的工序；
叠加树脂层，使其覆盖所述半导体基板的另一个主面以及腐蚀面的工序；
通过所述树脂层将绝缘基板安装到所述半导体基板的另一个主面侧，并在该绝缘基板上形成多个外部端子的工序；
从所述半导体基板的另一个主面侧沿所述多个半导体芯片的边界切削所述绝缘基板及所述树脂层、使所述内部端子的一部分再露出的工序；
形成外部布线，使其与所述内部端子的露出部分连接，并与所述多个外部端子连接的工序；以及
相应所述多个半导体芯片的排列分割安装有所述绝缘基板的所述半导体基板的工序，
将所述内部端子形成为覆盖所述半导体芯片的侧面与所述树脂的交界面。
5.如权利要求4所述的半导体集成装置的制造方法，其特征在于：在所述半导体基板的一个主面上形成内部端子的工序，包括用多个层形成所述内部端子的工序，
所述内部端子的多个层中至少与所述树脂相接的层，形成为覆盖所述半导体芯片的侧面与所述树脂的交界面。
6.如权利要求4所述的半导体集成装置的制造方法，其特征在于：在所述半导体基板的一个主面上形成所述内部端子的工序，包括用多个层形成所述内部端子的工序，
所述内部端子的多个层的重叠的区域形成为覆盖所述半导体芯片的侧面与所述树脂的交界面。
CN03109540.2A 2002-05-22 2003-04-09 半导体集成装置及其制造方法 Expired - Fee Related CN1219326C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002148049 2002-05-22
JP2002148049A JP2003347476A (ja) 2002-05-22 2002-05-22 半導体集積装置及びその製造方法

Publications (2)

Publication Number Publication Date
CN1459872A CN1459872A (zh) 2003-12-03
CN1219326C true CN1219326C (zh) 2005-09-14

Family

ID=29545214

Family Applications (1)

Application Number Title Priority Date Filing Date
CN03109540.2A Expired - Fee Related CN1219326C (zh) 2002-05-22 2003-04-09 半导体集成装置及其制造方法

Country Status (4)

Country Link
US (1) US6812581B2 (zh)
JP (1) JP2003347476A (zh)
CN (1) CN1219326C (zh)
TW (1) TWI231580B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4401066B2 (ja) 2002-11-19 2010-01-20 三洋電機株式会社 半導体集積装置及びその製造方法
JP4753170B2 (ja) * 2004-03-05 2011-08-24 三洋電機株式会社 半導体装置及びその製造方法
JP5467538B2 (ja) * 2005-05-10 2014-04-09 日本電気硝子株式会社 半導体素子用ガラス基板およびそれを用いたチップスケールパッケージ
JP4224717B2 (ja) * 2005-07-11 2009-02-18 セイコーエプソン株式会社 半導体装置
JP5010244B2 (ja) * 2005-12-15 2012-08-29 オンセミコンダクター・トレーディング・リミテッド 半導体装置
JP5301108B2 (ja) 2007-04-20 2013-09-25 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置
JP4994206B2 (ja) * 2007-12-10 2012-08-08 パナソニック株式会社 半導体装置
JP2010199625A (ja) * 2010-06-02 2010-09-09 Sanyo Electric Co Ltd 半導体装置及びその製造方法
DE102012205268A1 (de) * 2012-03-30 2013-10-02 Robert Bosch Gmbh Verfahren zum Herstellen von zumindest einer Kontaktierungsfläche eines Bauelementes und Sensor zum Aufnehmen einer Richtungskomponente einer gerichteten Messgröße

Also Published As

Publication number Publication date
US20040012095A1 (en) 2004-01-22
CN1459872A (zh) 2003-12-03
TW200307355A (en) 2003-12-01
TWI231580B (en) 2005-04-21
US6812581B2 (en) 2004-11-02
JP2003347476A (ja) 2003-12-05

Similar Documents

Publication Publication Date Title
KR0182006B1 (ko) 반도체 패키지 장치 및 몰딩물질에 의해 발생하는 기생용량의 산출방법
US7298032B2 (en) Semiconductor multi-chip package and fabrication method
CN1452245A (zh) 半导体器件及其制造方法
CN1836319A (zh) 半导体封装中芯片衬垫布线的引线框
CN1551351A (zh) 半导体多芯片封装和制备方法
CN101034689A (zh) 双密封半导体封装及其制造方法
CN1841718A (zh) 半导体装置及其制造方法
CN1167339A (zh) 半导体器件、其制造方法以及组合型半导体器件
CN1160290A (zh) 半导体晶片、半导体器件和半导体器件的制造方法
CN1219326C (zh) 半导体集成装置及其制造方法
CN1319890A (zh) 半导体器件和使用该半导体器件的半导体组件
CN1512580A (zh) 半导体装置及其制造方法
CN1574338A (zh) 半导体器件
CN1890789A (zh) 封装元件的工艺和封装的元件
CN100336217C (zh) 树脂密封型半导体器件及其制造方法
CN1945818A (zh) 双层引线封装结构及其制造方法
US10068837B1 (en) Universal preformed lead frame device
CN1324668C (zh) 半导体装置及其制造方法
CN1367533A (zh) 与安装基片有可靠连接的半导体器件
CN1210789C (zh) 具有散热结构的半导体封装元件
KR20240025354A (ko) 반도체 패키지
CN1272854C (zh) 影像感测器及其封装方法
CN1253939C (zh) 半导体基底上的接合垫结构
CN1819188A (zh) 半导体器件
CN1256515A (zh) 具有栅格焊球阵列结构的半导体器件及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20050914

Termination date: 20210409

CF01 Termination of patent right due to non-payment of annual fee