CN118043947A - 外延片及其制造方法 - Google Patents

外延片及其制造方法 Download PDF

Info

Publication number
CN118043947A
CN118043947A CN202280064800.2A CN202280064800A CN118043947A CN 118043947 A CN118043947 A CN 118043947A CN 202280064800 A CN202280064800 A CN 202280064800A CN 118043947 A CN118043947 A CN 118043947A
Authority
CN
China
Prior art keywords
gettering
epitaxial film
epitaxial
film
atoms
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202280064800.2A
Other languages
English (en)
Inventor
铃木温
水泽康
松原寿树
阿部达夫
大槻刚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shin Etsu Handotai Co Ltd
Original Assignee
Shin Etsu Handotai Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shin Etsu Handotai Co Ltd filed Critical Shin Etsu Handotai Co Ltd
Publication of CN118043947A publication Critical patent/CN118043947A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/02447—Silicon carbide

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

本发明为一种外延片的制造方法，其中，使用减压CVD装置，在减压下将含有硅与碳的吸杂外延膜形成在硅基板上，并在该吸杂外延膜上形成硅外延膜。由此，提供一种低成本且低污染的含有碳的外延片及用以制造该外延片的方法。

Description

外延片及其制造方法
技术领域
本发明涉及一种外延片及其制造方法。
背景技术
已知金属污染会使半导体器件的电特性恶化。为了降低金属污染的影响，已广泛地采用准备金属吸杂位点(gettering site)来捕捉金属由此防止对器件区域的金属污染这一方法。作为代表性的实例，可列举出利用了BMD(块体微缺陷(Bulk Micro Defect))的在器件区域下的基板块体的金属吸杂。
然而，在背面照射型的固态摄像元件中，呈在表面进行布线并将背面侧薄膜化而使活性层(受光层)露出的结构，因此会有块体的吸杂效果减少这样的疑虑。
在以往的背面照射型的固态摄像元件中，提出了一种预先将碳在硅基板表面进行离子注入并在其上进行外延生长，由此主要利用已离子注入的碳来提高吸杂效果的方案(专利文献1)。虽然这是一种优异的方法，但是由于使用离子注入装置，因此存在交叉污染和高成本这样的问题。
现有技术文献
专利文献
专利文献1：日本特开2015-216327号公报
发明内容
本发明要解决的技术问题
本发明是鉴于上述情况而完成的，其目的在于提供一种低成本且低污染的含有碳的外延片及用以制造该外延片的制造方法。
解决技术问题的技术手段
为了实现上述目的，本发明提供一种外延片的制造方法，其特征在于，使用减压CVD装置，在减压下将含有硅与碳的吸杂外延膜形成在硅基板上，并在该吸杂外延膜上形成硅外延膜。
若为这样的本发明的外延片的制造方法，则其碳掺杂方式为使用了减压CVD装置的方法(减压下的气体掺杂)而非以往那样的使用了离子注入装置的方法，因此能够制造低成本且低污染的含有碳的外延片。
此外，能够获得在整个吸杂外延膜中(膜的厚度方向及径向面内)已均匀地掺杂有碳的外延片，能够使吸杂能力呈面内均匀。
使用了离子注入装置的以往的方法只能将碳注入某一固定的深度，为了改变注入深度，需要改变离子注入条件，而且在晶圆面内也容易变得不均匀。但是，若为本发明，则能够在吸杂外延膜的生长过程中进行气体掺杂，因此能够比以往更简易地以遍及膜的厚度方向和径向整体的方式均匀地进行碳掺杂。
如此，能够简易地获得质量与以往相同或比以往高并且充分地具有吸杂能力的外延片。
并且，当形成所述吸杂外延膜时，能够在133Pa～10666Pa(1Torr～80Torr)的压力下形成所述吸杂外延膜。
若如此操作，则能够简易地使吸杂外延层的膜厚和碳的掺杂均匀。
进一步，当形成所述吸杂外延膜时，能够在667Pa～2666Pa(5Torr～20Torr)的压力下形成所述吸杂外延膜。
若如此操作，则能够更确实地使膜厚和碳掺杂均匀。
此外，当形成所述吸杂外延膜时，能够将膜厚设为0.025μm～1μm。
若如此操作，则可充分地获得吸杂能力，并且吸杂外延膜也不会形成为所需以上的厚度，能够更确实地以低成本获得外延片。
进一步，当形成所述吸杂外延膜时，能够将膜厚设为0.025μm～0.3μm。
若如此操作，则能够以更低的成本获得具有充分的吸杂能力的外延片。
此外，当形成所述吸杂外延膜时，能够将碳原子浓度设为1.0×1017原子/cm3以上且5.0×1021原子/cm3以下。
若如此操作，则除了能够获得充分的吸杂能力，还能够使吸杂外延膜上的硅外延膜的结晶性良好。
此外，当形成所述吸杂外延膜时，能够将碳原子浓度设为1.0×1019原子/cm3以上且1.0×1021原子/cm3以下，进一步能够设为1.0×1019原子/cm3以上且5.0×1020原子/cm3以下。
若如此操作，则能够获得充分地具备吸杂能力并且硅外延膜的结晶性更优异的外延片。
此外，当形成所述吸杂外延膜时，能够在含有硅与碳的混合气体气氛下且在550℃～1150℃下形成所述吸杂外延膜。
若如此操作，则能够效率良好地进行吸杂外延膜的形成及碳的掺杂。
进一步，当形成所述吸杂外延膜时，能够在含有硅与碳的混合气体气氛下且在550℃～800℃下形成所述吸杂外延膜。
若如此操作，则能够更加效率良好地进行吸杂外延膜的形成及碳的掺杂。
此外，作为所述含有硅与碳的混合气体气氛的硅源，能够使用SiH4、SiH2Cl2、SiHCl3中的至少一种。
此外，作为所述含有硅与碳的混合气体气氛的碳源，能够使用SiH3(CH3)、SiH2(CH3)2、SiH(CH3)3、CH4、C2H6、C3H8中的至少一种。
这样的气体适于获得含有硅与碳的吸杂外延膜。
此外，本发明提供一种外延片，其特征在于，其具有硅基板、该硅基板上的吸杂外延膜及该吸杂外延膜上的硅外延膜，该吸杂外延膜均匀地气体掺杂有碳且由硅构成。
若为这样的本发明的外延片，则为低成本且低污染地掺杂有碳的外延片。此外，由于在整个吸杂外延膜中均匀地气体掺杂有碳，因此吸杂能力呈面内均匀，能够使质量与以往相同或比以往高。
并且，所述吸杂外延膜的膜厚能够设为0.025μm～1μm。
若如此，则吸杂能力充分，并且吸杂外延膜也不会形成为所需以上的厚度，会更确实地实现低成本。
进一步，所述吸杂外延膜的膜厚能够设为0.025μm～0.3μm。
若如此，则会以更低的成本具有充分的吸杂能力。
此外，所述吸杂外延膜的碳原子浓度能够设为1.0×1017原子/cm3以上且5.0×1021原子/cm3以下。
若如此，则具有充分的吸杂能力，并且吸杂外延膜上的硅外延膜的结晶性也会变得良好。
此外，所述吸杂外延膜的碳原子浓度能够设为1.0×1019原子/cm3以上且1.0×1021原子/cm3以下，进一步能够设为1.0×1019原子/cm3以上且5.0×1020原子/cm3以下。
若如此，则充分地具备吸杂能力并且硅外延膜的结晶性变得更加优异。
此外，本发明提供一种外延片，其特征在于，其具有硅基板与该硅基板上的吸杂外延膜，该吸杂外延膜均匀地气体掺杂有碳且由硅构成，
该吸杂外延膜具有绝缘性与高频特性。
若为这样的本发明的外延片，则为低成本且低污染地掺杂有碳的外延片。此外，由于在整个吸杂外延膜中均匀地气体掺杂有碳，因此吸杂能力呈面内均匀，能够使质量与以往相同或比以往高。进一步，具有绝缘性与高频特性，能够使之适于制造高频器件。
此外，能够制成在所述吸杂外延膜上进一步具有硅外延膜的外延片。
若如此，则具有充分的吸杂能力，并且具有绝缘性与高频特性，能够制成适于制造高频器件的具有硅外延膜的外延片。
此外，所述吸杂外延膜的碳原子浓度能够设为1.0×1020原子/cm3以上且5.0×1021原子/cm3以下，进一步能够设为3.0×1020原子/cm3以上且1.0×1021原子/cm3以下。
若如此，则能够获得具有充分的吸杂能力，并且更确实地具有绝缘性与高频特性的外延片。
此外，所述吸杂外延膜的膜厚能够设为0.025μm～3μm，进一步能够设为0.025μm～1μm。
若如此，则能够获得具有充分的吸杂能力，并且更确实地具有绝缘性与高频特性的外延片。
此外，所述吸杂外延膜能够设为在硅取代位置掺杂有所述碳。
若如此，则能够制成具有更加充分的吸杂能力并且适于制造高频器件的外延片。
发明效果
若为本发明的外延片及其制造方法，则能够低成本且低污染地获得一种外延片，其在硅外延膜之下具有碳掺杂的吸杂外延膜。并且，能够以遍及整个吸杂外延膜的方式(不仅在径向面内也在厚度方向上)均匀地掺杂有碳，能够谋求吸杂能力的面内均匀性。在质量方面也可获得充分优异的外延片。进一步可获得一种具有绝缘性与高频特性并且适于制造高频器件的外延片。
附图说明
图1是示出本发明的外延片的一个实例的示意图。
图2是示出本发明的外延片的制造方法的一个实例的流程图。
图3是示出实施例1～4中的碳掺杂浓度与热处理后的吸杂外延膜中的Ni、Cu浓度的关系的图表。
图4是示出实施例1与比较例中的距外延片表面的深度与Ni、Cu、C、O浓度的关系的图表。
图5是示出本发明的外延片的另一方案的一个实例的示意图。
图6是示出另一方案中的各C浓度下的介电击穿电压的关系的图表。
图7是示出另一方案中的各C浓度下的高频特性(2HD)的关系的图表。
具体实施方式
以下，参照说明书附图更详细地说明本发明，但本发明并不限定于此。
图1是示出本发明的外延片的一个实例的示意图。该本发明的外延片1在硅基板2上依次层叠有含有硅与碳的吸杂外延膜(以下，也称为GEP膜)3与硅外延膜4。
硅基板2并无特别限定，例如能够设为对通过丘克拉斯基法和浮区法等制造的晶锭进行切片而得到的硅基板，直径例如能够设为200mm、进一步设为300mm以上。
此外，硅外延膜4并无特别限定，能够设为例如通过与以往相同的方法形成的硅外延膜。根据需要，能够包含掺杂剂等。
此外，GEP膜3为气体掺杂有碳且由硅构成的外延膜。因为进行气体掺杂，所以会以遍及整个GEP膜3的方式(也就是在膜的厚度方向及径向面内)均匀地掺杂有碳。因此，通过含有碳而带来的吸杂能力也呈面内均匀，能够防止在面内造成偏差。
另一方面，在以往的制品中，碳掺杂通过离子注入进行，因此仅在预先设定的距表面为特定深度的位置掺杂有碳。故而，尤其无法在膜的厚度方向上在一定宽度范围内进行均匀掺杂。为了在一定程度的宽度范围内使之均匀，需耗费工序及成本。即便在晶圆面内，也会有离子注入容易变得不均匀这样的问题。
进一步，若是通过离子注入进行碳掺杂(即，使用了离子注入装置的碳掺杂)，则在成本及交叉污染方面会容易产生问题，但是本发明能够实现低成本和低污染。
如此，本发明的制品能够称之为在吸杂能力方面与以往的制品相同或为其以上，此外在成本和污染方面比以往制品更为优异。因此，是一种具有优异质量的外延片。
另外，GEP膜3的膜厚并无特别限定，例如能够设为0.025μm～1μm，进一步优选设为0.025μm～0.3μm。若为这样的膜厚，则以更低的成本具有充分的吸杂能力。
此外，其碳原子浓度并无特别限定，例如能够设为1.0×1017原子/cm3以上且5.0×1021原子/cm3以下的范围，进一步优选设为1.0×1019原子/cm3以上且1.0×1021原子/cm3以下的范围，进一步优选设为1.0×1019原子/cm3以上且5.0×1020原子/cm3以下的范围。若为这样的碳原子浓度，则吸杂能力和硅外延膜4的结晶性变得更优异，质量变得更高。
这样的本发明的外延片1例如适于制造背面照射型的固态摄像元件，但是其用途并无特别限定。
图2是示出本发明的外延片的制造方法一个实例的流程图，其能够制造本发明的外延片1。
＜工序1：在减压下的吸杂外延膜(含有硅与碳)的形成＞
首先，准备如上所述的硅基板2，使用减压CVD装置(也称为RP-CVD装置)，在减压下通过外延生长来形成GEP膜3。另外，作为减压CVD装置，例如能够使用与一直以来所使用的减压CVD装置相同的减压CVD装置。
如此，在本发明中，GEP膜3的碳掺杂是使用减压CVD装置且在进行减压下的外延生长时进行气体掺杂的方法，而非如以往那样使用离子注入装置将碳进行离子注入的方法，因此能够以比以往更低的成本进行。此外，能够防止发生由于使用已用于其他工艺的离子注入装置而产生的交叉污染的问题。进一步，能够比以往方法更均匀地对整个GEP膜3掺杂碳，也能够以与以往方法相同的程度或比以往方法更高的水平简单地赋予GEP膜3所带来的吸杂能力，并且能够获得高质量的GEP膜3及外延片1。
作为用于形成GEP膜3的混合气体气氛的硅的源气体(source gas)，能够使用SiH4、SiH2Cl2、SiHCl3中的至少一种。此外，作为进行掺杂的碳的源气体，能够使用SiH3(CH3)、SiH2(CH3)2、SiH(CH3)3、CH4、C2H6、C3H8中的至少一种。能够形成硅外延膜并能够将碳进行气体掺杂的原料气体若为掺杂气体，则并无特别限定，若为上述的源气体，则常用并且容易购入，故而合适。
此时的减压CVD装置的腔室内的压力若为减压状态，则并无特别限定，例如能够设为133Pa～10666Pa(1Torr～80Torr)，进一步优选设为667Pa～2666Pa(5Torr～20Torr)。通过这样的减压下的外延生长，能够更加简单且确实地实现GEP层3的膜厚的均匀化及碳掺杂。
此外，腔室内的保持温度例如能够设为550℃～1150℃，能够有效地进行膜形成及碳掺杂。若设为550℃～800℃，则能够进一步效率良好地进行。
若如此操作，则能够得到具有如上所述的膜厚和碳原子浓度的质量优异的GEP膜3。膜厚和碳原子浓度的调整例如能够通过处理时间的长度和源气体的导入量的调整来进行。
＜工序2：硅外延膜的形成＞
接着，进行硅外延膜4的形成。该硅外延膜4的形成方法并无特别限定，能够利用与以往相同的方法来形成。例如，能够将上述的硅的源气体导入至腔室内，并且在1000℃左右的保持温度下形成。通过控制处理时间和用于调整电阻率的掺杂气体，能够在GEP膜3上形成具有所需的膜厚、导电型及电阻率的硅外延膜4。
通过以上方式，能够得到本发明的外延片1。
此外，对本发明的另一方案进行说明。
图5中示出另一方案的本发明的外延片的一个实例。该本发明的外延片1’在硅基板2上依次层叠有含有硅和碳的吸杂外延膜(GEP膜)3’与硅外延膜4。
硅基板2、硅外延膜4能够设为与图1的方案的情况相同。
此外，GEP膜3’是气体掺杂有碳且由硅构成的外延膜，其均匀地掺杂有碳，并且能够使通过含有碳所带来的吸杂能力呈面内均匀。并且还具有绝缘性与高频特性。
这样的本发明的外延片1’例如适于制造高频装置，但其用途并无特别限定。
此外，此处列举了具有硅外延膜4的实例，但也可以是仅由硅基板2、GEP膜3’构成的结构。
另外，GEP膜3’的碳原子浓度并无特别限定，例如能够设为1.0×1020原子/cm3以上且5.0×1021原子/cm3以下的范围，进一步优选设为3.0×1020原子/cm3以上且1.0×1021原子/cm3以下的范围。若为这样的碳原子浓度的GEP膜3’，则吸杂能力和硅外延膜4的结晶性会变得更加优异，质量变得更高，并且会更确实地具有绝缘性及高频特性。
此外，GEP膜3’的膜厚并无特别限定，例如能够设为0.025μm～3μm，进一步优选设为0.025μm～1μm。若为这样的膜厚，则能够以更加低的成本具有充分的吸杂能力，并且会更确实地具有绝缘性及高频特性。
进一步，GEP膜3’能够设为在硅取代位置掺杂有碳。此时，吸杂能力和高频装置的制造适性会变得更加优异。
另外，通过对上述图1的外延片1的制造方法例如进行处理时间的长度和源气体的导入量的调整等、并进行膜厚和碳原子浓度的调整，能够得到如图5所示的本发明的外延片1’。关于碳的掺杂位置，若进行上述的气体掺杂，则通常为硅取代位置，但也可以气体掺杂于晶格间位置。
此处，对本发明的外延片1’的绝缘性进行研究。
此处，设为仅由硅基板2与GEP膜3’构成的结构。将GEP膜3’的膜厚设为1μm。实际上使GEP膜3’中的碳原子浓度变化来研究直到怎样的电压才会发生击穿。将其结果(介电击穿电压)示于图6。横轴为碳原子浓度、纵轴为介电击穿电压值(VBD)。
另外，(碳原子浓度:VBD)的组合如下。(2.0×1019原子/cm3:5V)、(6.0×1019原子/cm3:80V)、(1.0×1020原子/cm3:205V)、(2.0×1020原子/cm3:375V)、(3.0×1020原子/cm3:450V)、(4.0×1020原子/cm3:515V)、(6.0×1020原子/cm3:510V)、(8.0×1020原子/cm3:495V)、(1.0×1021原子/cm3:500V)。
例如，若为1.0×1020原子/cm3以上，则能够表现出205V以上的介电击穿特性，获得更加优异的绝缘性。另外，在为4.0×1020原子/cm3～1.0×1021原子/cm3时，介电击穿电压为相同程度，因此可以认为若为略多的5.0×1021原子/cm3就已充分。
此外，研究本发明的外延片1’的高频特性。
此处，将硅基板2的电阻率设为10Ω·cm，并设为在该硅基板2上仅有GEP膜3’的结构。将GEP膜3’的膜厚设为1μm。实际上使GEP膜3’中的碳原子浓度变化，并且形成共面波导(Coplanar Waveguide，CPW)，由此评价二次谐波(2HD)特性。将其结果(2HD特性)示于图7。横轴为碳原子浓度、纵轴为2HD。
另外，若以(碳原子浓度:2HD)的组合表示，则如下。(2.0×1019原子/cm3:-5dBm)、(6.0×1019原子/cm3:-18dBm)、(1.0×1020原子/cm3:-20dBm)、(3.0×1020原子/cm3:-28dBm)、(7.0×1020原子/cm3:-28dBm)、(4.0×1021原子/cm3:-28dBm)。
即便为2.0×1019原子/cm3左右仍会表现出-5dBm的2HD特性，进一步，例如若为1.0×1020原子/cm3以上，即能够表现出-20dBm以下的2HD特性，获得更加优异的高频特性。另外，在为3.0×1020原子/cm3～4.0×1021原子/cm3时，2HD特性为相同程度，因此可以认为使其为略多的5.0×1021原子/cm3就已充分。
实施例
以下，示出本发明的实施例及比较例来更具体地说明本发明，但本发明并不限定于此。
(实施例1)
在800℃、667Pa(5Torr)的减压下、在含有SiH4与SiH3(CH3)的混合气体气氛中，使用RP-CVD装置在直径为300mm的硅基板上形成0.3μm的含有硅与碳的吸杂外延膜(碳原子浓度：2×1019原子/cm3，利用SIMS测定)，并在该吸杂外延膜上形成硅外延膜(膜厚：9μm)，由此制造本发明的外延片。
为了对该外延片的吸杂外延膜的吸杂能力进行评价，故意以Ni、Cu对所得到的外延片进行污染。具体而言，准备Cu为1000ppb的硝酸水溶液与Ni为1000ppb的硝酸水溶液，并仅将10ml的所述水溶液分别滴加在晶圆上，利用旋涂机进行涂布以使其扩散至整个面。然后进行自然干燥，利用热处理炉在氮气气氛中实施1000℃、30分钟的热处理。热处理后的吸杂外延膜中的Ni、Cu浓度分别为7.0×1016原子/cm3、6.0×1016原子/cm3。
图3中，以图表的形式示出实施例1及后述的实施例2～4中的碳掺杂浓度与热处理后的吸杂外延膜中的Ni、Cu浓度的关系。
(实施例2)
作为进行评价的外延片，除了吸杂外延膜的碳原子浓度为5×1018原子/cm3以外，以与实施例1相同的条件来制造外延片，并实施故意污染、热处理。另外，通过改变SiH4与SiH3(CH3)的导入量来调整碳原子浓度。
热处理后的吸杂外延膜中的Ni、Cu浓度分别为1.7×1015原子/cm3、1.1×1015原子/cm3。
(实施例3)
作为进行评价的外延片，除了吸杂外延膜的碳原子浓度为1×1018原子/cm3以外，以与实施例1相同的条件来制造外延片，并实施故意污染、热处理。另外，通过改变SiH4与SiH3(CH3)的导入量来调整碳原子浓度。
热处理后的吸杂外延膜中的Ni、Cu浓度分别为1.1×1015原子/cm3、7.9×1014原子/cm3。
(实施例4)
作为进行评价的外延片，除了吸杂外延膜的碳原子浓度为3×1017原子/cm3以外，以与实施例1相同的条件来制造外延片，并实施故意污染、热处理。另外，通过改变SiH4与SiH3(CH3)的导入量来调整碳原子浓度。
热处理后的吸杂外延膜中的Ni、Cu浓度分别为9.2×1014原子/cm3、8.1×1014原子/cm3。
(比较例)
准备具有含碳层(碳原子浓度：3×1019原子/cm3)的硅外延片，该含碳层通过使用离子注入装置以加速电压为32keV、添加(dose)量为1×1015原子/cm3的条件将碳进行离子注入而制成。以与实施例1相同的条件来实施故意污染、热处理。
另外，将碳进行离子注入的硅外延片在与实施例1相同的硅基板上形成有硅外延膜(膜厚：9μm)。此外，离子注入深度(含碳层的位置)在距硅外延膜表面9μm深的位置，含碳层的厚度为0.1μm。
热处理后的含碳层(吸杂外延膜)中的Ni、Cu浓度分别为1.0×1017原子/cm3、4.0×1016原子/cm3。
此外，图4中以图表的形式示出实施例1与比较例中的距外延片表面的深度与Ni、Cu、C、O浓度的关系。在实施例1、比较例1中，特别是在深度2μm附近观察到了C浓度的峰。另外，在利用SIMS测定浓度前，对表层进行7μm的抛光，因此图4的横轴的深度(μm)为从抛光前的实际深度中减去7μm而得到的值。即，图4所示的2μm的深度位置是指抛光前的9μm的深度位置。
峰浓度的值虽然不同，但在实施例1中观察到了宽度为0.3μm左右的宽峰，碳均匀地掺杂于整个吸杂外延膜，与此不同，比较例中仅获得了0.1μm的窄峰。另外，关于实施例1的C浓度，当吸杂外延膜的厚度为0.3μm时，以该深度位置为中心向较浅方向与较深方向相对平缓地扩散。另一方面，比较例的C浓度则在峰附近变得陡峭。
并且，Ni、Cu浓度的峰位于与C浓度峰附近大致相同的深度。另外，上述实施例1的吸杂外延膜中的Ni、Cu浓度(7.0×1016原子/cm3、6.0×1016原子/cm3)、比较例的含碳层(吸杂外延膜)中的Ni、Cu浓度(1.0×1017原子/cm3、4.0×1016原子/cm3)是深度2μm～2.5μm处的平均浓度。
如图4所示，可知相较于比较例1，实施例1能够在深度方向的较广范围内捕获Ni和Cu。这被认为是虽然实施例1中C浓度的峰值较比较例低(此外，Ni、Cu浓度的峰值也低)，却能够以相同程度的平均浓度水平捕获Ni和Cu的理由。
另外，在图4中，C浓度峰的深度位置稍微偏离Ni、Cu浓度的峰的深度位置，认为其理由在于，由热膨胀系数的差异导致的应力应变或伴随其产生的缺陷在硅基板与含有碳的吸杂外延膜的界面处产生了影响。
如此，由实施例1与比较例可知，通过本发明的外延片的制造方法，能够制造具备与以往制品相同或高于以往制品的吸杂能力的外延片。并且本发明能够以低成本进行制造，也能够防止在使用离子注入装置时可能产生的交叉污染。
此外，由实施例1～4可知，能够根据所需对吸杂外延膜内的碳原子浓度进行各种调整，并且能够适当地进行吸杂能力的调整。
另外，本发明并不限定于上述实施方案。上述实施方案为例示，任何具有与本发明的权利要求书所记载的技术构思实质相同的构成、发挥相同的作用效果的技术方案均包含在本发明的技术范围内。

Claims (25)

1.一种外延片的制造方法，其特征在于，使用减压CVD装置，在减压下将含有硅与碳的吸杂外延膜形成在硅基板上，并在所述吸杂外延膜上形成硅外延膜。
2.根据权利要求1所述的外延片的制造方法，其特征在于，当形成所述吸杂外延膜时，在133Pa～10666Pa的压力下形成所述吸杂外延膜。
3.根据权利要求1或2所述的外延片的制造方法，其特征在于，当形成所述吸杂外延膜时，在667Pa～2666Pa的压力下形成所述吸杂外延膜。
4.根据权利要求1～3中任一项所述的外延片的制造方法，其特征在于，当形成所述吸杂外延膜时，将膜厚设为0.025μm～1μm。
5.根据权利要求1～4中任一项所述的外延片的制造方法，其特征在于，当形成所述吸杂外延膜时，将膜厚设为0.025μm～0.3μm。
6.根据权利要求1～5中任一项所述的外延片的制造方法，其特征在于，当形成所述吸杂外延膜时，将碳原子浓度设为1.0×1017原子/cm3以上且5.0×1021原子/cm3以下。
7.根据权利要求1～6中任一项所述的外延片的制造方法，其特征在于，当形成所述吸杂外延膜时，将碳原子浓度设为1.0×1019原子/cm3以上且1.0×1021原子/cm3以下。
8.根据权利要求1～7中任一项所述的外延片的制造方法，其特征在于，当形成所述吸杂外延膜时，将碳原子浓度设为1.0×1019原子/cm3以上且5.0×1020原子/cm3以下。
9.根据权利要求1～8中任一项所述的外延片的制造方法，其特征在于，当形成所述吸杂外延膜时，在含有硅与碳的混合气体气氛下且在550℃～1150℃下形成所述吸杂外延膜。
10.根据权利要求1～9中任一项所述的外延片的制造方法，其特征在于，当形成所述吸杂外延膜时，在含有硅与碳的混合气体气氛下且在550℃～800℃下形成所述吸杂外延膜。
11.根据权利要求9或10所述的外延片的制造方法，其特征在于，作为所述含有硅与碳的混合气体气氛的硅源，使用SiH4、SiH2Cl2、SiHCl3中的至少一种。
12.根据权利要求9～11中任一项所述的外延片的制造方法，其特征在于，作为所述含有硅与碳的混合气体气氛的碳源，使用SiH3(CH3)、SiH2(CH3)2、SiH(CH3)3、CH4、C2H6、C3H8中的至少一种。
13.一种外延片，其特征在于，其具有硅基板、所述硅基板上的吸杂外延膜及所述吸杂外延膜上的硅外延膜，所述吸杂外延膜均匀地气体掺杂有碳且由硅构成。
14.根据权利要求13所述的外延片，其特征在于，所述吸杂外延膜的膜厚为0.025μm～1μm。
15.根据权利要求13或14所述的外延片，其特征在于，所述吸杂外延膜的膜厚为0.025μm～0.3μm。
16.根据权利要求13～15中任一项所述的外延片，其特征在于，所述吸杂外延膜的碳原子浓度为1.0×1017原子/cm3以上且5.0×1021原子/cm3以下。
17.根据权利要求13～16中任一项所述的外延片，其特征在于，所述吸杂外延膜的碳原子浓度为1.0×1019原子/cm3以上且1.0×1021原子/cm3以下。
18.根据权利要求13～17中任一项所述的外延片，其特征在于，所述吸杂外延膜的碳原子浓度为1.0×1019原子/cm3以上且5.0×1020原子/cm3以下。
19.一种外延片，其特征在于，其具有硅基板与所述硅基板上的吸杂外延膜，所述吸杂外延膜均匀地气体掺杂有碳且由硅构成，
所述吸杂外延膜具有绝缘性与高频特性。
20.根据权利要求19所述的外延片，其特征在于，在所述吸杂外延膜上进一步具有硅外延膜。
21.根据权利要求19或20所述的外延片，其特征在于，所述吸杂外延膜的碳原子浓度为1.0×1020原子/cm3以上且5.0×1021原子/cm3以下。
22.根据权利要求19～21中任一项所述的外延片，其特征在于，所述吸杂外延膜的碳原子浓度为3.0×1020原子/cm3以上且1.0×1021原子/cm3以下。
23.根据权利要求19～22中任一项所述的外延片，其特征在于，所述吸杂外延膜的膜厚为0.025μm～3μm。
24.根据权利要求19～23中任一项所述的外延片，其特征在于，所述吸杂外延膜的膜厚为0.025μm～1μm。
25.根据权利要求19～24中任一项所述的外延片，其特征在于，所述吸杂外延膜中，所述碳被掺杂于硅取代位置。
CN202280064800.2A 2021-09-30 2022-09-27 外延片及其制造方法 Pending CN118043947A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2021161813 2021-09-30
JP2021-161813 2021-09-30
PCT/JP2022/035882 WO2023054334A1 (ja) 2021-09-30 2022-09-27 エピタキシャルウェーハ及びその製造方法

Publications (1)

Publication Number Publication Date
CN118043947A true CN118043947A (zh) 2024-05-14

Family

ID=85782733

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202280064800.2A Pending CN118043947A (zh) 2021-09-30 2022-09-27 外延片及其制造方法

Country Status (5)

Country Link
EP (1) EP4411791A1 (zh)
JP (1) JP7487407B2 (zh)
CN (1) CN118043947A (zh)
TW (1) TW202338934A (zh)
WO (1) WO2023054334A1 (zh)

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4158607B2 (ja) * 2003-06-09 2008-10-01 株式会社Ｓｕｍｃｏ 半導体基板の製造方法
JP2006216934A (ja) * 2005-02-07 2006-08-17 Samsung Electronics Co Ltd エピタキシャル半導体基板の製造方法及び半導体装置の製造方法
US9064960B2 (en) * 2007-01-31 2015-06-23 Applied Materials, Inc. Selective epitaxy process control
JP5439801B2 (ja) * 2007-12-13 2014-03-12 株式会社Ｓｕｍｃｏ エピタキシャルウェーハ及びその製造方法
JP2009200231A (ja) * 2008-02-21 2009-09-03 Sumco Corp エピタキシャルウェーハ及びその製造方法
JP2010010615A (ja) * 2008-06-30 2010-01-14 Sumco Corp 固体撮像素子用シリコン基板およびその製造方法
JP2010034330A (ja) * 2008-07-29 2010-02-12 Sumco Corp エピタキシャルウェーハおよびその製造方法
JP2012199323A (ja) * 2011-03-18 2012-10-18 Panasonic Corp トランジスタ及びその製造方法
JP5772491B2 (ja) * 2011-10-20 2015-09-02 信越半導体株式会社 エピタキシャルウエーハ及びその製造方法
JP6278592B2 (ja) * 2012-11-13 2018-02-14 株式会社Sumco 半導体エピタキシャルウェーハの製造方法、半導体エピタキシャルウェーハ、および固体撮像素子の製造方法
JP6427946B2 (ja) * 2014-05-13 2018-11-28 株式会社Sumco エピタキシャルシリコンウェーハの製造方法、エピタキシャルシリコンウェーハ、および固体撮像素子の製造方法
US10727047B2 (en) * 2015-02-18 2020-07-28 Showa Denko K.K. Epitaxial silicon carbide single crystal wafer and process for producing the same

Also Published As

Publication number Publication date
JPWO2023054334A1 (zh) 2023-04-06
EP4411791A1 (en) 2024-08-07
TW202338934A (zh) 2023-10-01
WO2023054334A1 (ja) 2023-04-06
JP7487407B2 (ja) 2024-05-20

Similar Documents

Publication Publication Date Title
US6165872A (en) Semiconductor device and its manufacturing method
USRE49657E1 (en) Epitaxial wafer manufacturing method and epitaxial wafer
US9252025B2 (en) Method for manufacturing silicon single crystal wafer and electronic device
WO2015034075A1 (ja) シリコンウェーハおよびその製造方法
TWI648769B (zh) 半導體磊晶晶圓的製造方法以及固體攝像元件的製造方法
US20060156970A1 (en) Methods for in-situ cleaning of semiconductor substrates and methods of semiconductor device fabrication employing the same
KR20000057350A (ko) 반도체 실리콘 에피택셜 웨이퍼 및 반도체 디바이스의 제조 방법
JPH09199416A (ja) 半導体基板とその製造方法
TW201635386A (zh) 半導體磊晶晶圓的製造方法及固體攝像元件的製造方法
JP7416171B1 (ja) エピタキシャルウェーハの製造方法
CN118043947A (zh) 外延片及其制造方法
CN108885998B (zh) 外延晶圆的制造方法及外延晶圆
CN112514036B (zh) 外延硅晶片的制造方法及外延硅晶片
WO2014057741A1 (ja) シリコンエピタキシャルウェーハ及びそれを用いた固体撮像素子の製造方法
KR100827038B1 (ko) 헤이즈가 없는 실리콘 에피택셜 웨이퍼의 제조 방법
CN110010445B (zh) 键合晶片用支撑基板的制造方法和键合晶片的制造方法
KR20220029585A (ko) 탄소도프 실리콘 단결정 웨이퍼 및 그의 제조방법
US20020098664A1 (en) Method of producing SOI materials
US20230073641A1 (en) Manufacturing method for semiconductor silicon wafer
JP2011228330A (ja) シリコンエピタキシャルウエーハの製造方法
CN108666259A (zh) 贴合晶圆的制造方法以及贴合晶圆
CN116072514A (zh) 硅晶片和外延硅晶片
CN116072515A (zh) 硅晶片和外延硅晶片
JP2001077119A (ja) エピタキシャルシリコンウエハおよびその製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination