CN115548110A - 半导体器件及其制造方法 - Google Patents
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Abstract
本申请公开了一种半导体器件及其制造方法，其中，该半导体器件包括基底、金属层和钝化层，金属层设置于基底上，金属层包括间隔设置的第一子金属层和第二子金属层；钝化层覆盖于基底和金属层上，钝化层上具有暴露第一子金属层的第一通孔和暴露第二子金属层的第二通孔，第一通孔和第二通孔的边角处均具有边角切除区域，钝化层包括第一子钝化层和第二子钝化层，第二子钝化层设置于边角切除区域，除第二子钝化层以外的钝化层为第一子钝化层。本方案可以提高半导体器件的可靠性。
Description
技术领域
本申请涉及半导体技术领域，具体涉及一种半导体器件及其制造方法。
背景技术
绝缘栅双极型晶体管（Insulated Gate Bipolar Transistor，IGBT）是一种MOS场效应晶体管和双极型晶体管复合的新型电力电子器件。它既有MOSFET易于驱动，控制简单的优点，又有功率晶体管导通压降低，通态电流大，损耗小的优点，已成为现代电力电子电路中的核心电子元器件之一，广泛地应用在诸如通信、能源、交通、工业、医学、家用电器及航空航天等国民经济的各个领域。绝缘栅双极型晶体管的应用对电力电子系统性能的提升起到了极为重要的作用。
在绝缘栅双极型晶体管的制造过程中，需要在钝化层上形成通孔，以得到发射极压焊区和栅极压焊区。然而，由于在钝化层上形成通孔后，钝化层与发射极压焊区之间及钝化层与栅极压焊区之间均具有高度差，在后续的工艺过程中，通孔的边角处会受到极大的应力，容易导致通孔的边角处的钝化层发生断裂，影响绝缘栅双极型晶体管的可靠性。
发明内容
本申请提供了一种半导体器件及其制造方法，可以提高半导体器件的可靠性。
第一方面，本申请提供了一种半导体器件，包括：
基底；
金属层，所述金属层设置于所述基底上，所述金属层包括间隔设置的第一子金属层和第二子金属层；
钝化层，所述钝化层覆盖于所述基底和所述金属层上，所述钝化层上具有暴露所述第一子金属层的第一通孔和暴露所述第二子金属层的第二通孔，所述第一通孔和所述第二通孔的边角处均具有边角切除区域，所述钝化层包括第一子钝化层和第二子钝化层，所述第二子钝化层设置于所述边角切除区域，除所述第二子钝化层以外的所述钝化层为所述第一子钝化层。
在本申请提供的半导体器件中，所述第二子钝化层由所述边角切除区域延伸至所述第一子钝化层上，及延伸至暴露的所述第一子金属层和/或暴露的所述第二子金属层上。
在本申请提供的半导体器件中，所述第一子钝化层包括自下而上依次层叠设置的第一氮化硅层和富硅氮化硅层，所述第二子钝化层为第二氮化硅层。
在本申请提供的半导体器件中，所述第一子钝化层的厚度大于所述第二子钝化层的厚度。
在本申请提供的半导体器件中，所述第一子钝化层的厚度为0.55μm~2.5μm，所述第二子钝化层的厚度为0.05μm~0.2μm。
在本申请提供的半导体器件中，所述第一氮化硅层的厚度为0.05μm~0.5μm，所述富硅氮化硅层的厚度为0.5μm~2μm。
在本申请提供的半导体器件中，所述第二子钝化层的厚度为所述第一子钝化层的厚度的四分之一。
在本申请提供的半导体器件中，暴露的所述第一子金属层为发射极压焊区，暴露的所述第二子金属层为栅极压焊区。
在本申请提供的半导体器件中，所述发射极压焊区和所述栅极压焊区均为矩形，所述发射极压焊区的长度和宽度为3000μm~6000μm，所述栅极压焊区的长度和宽度为300μm~1500μm。
第二方面，本申请还提供了一种半导体器件的制造方法，上述的半导体器件均采用所述半导体器件的制造方法制成，所述半导体器件的制造方法包括：
提供一基底；
在所述基底上形成金属层，所述金属层包括间隔设置的第一子金属层和第二子金属层；
形成覆盖所述基底和所述金属层的第一子钝化层，并在所述第一子钝化层上形成暴露所述第一子金属层的第一通孔和暴露所述第二子金属层的第二通孔；
去除所述第一通孔和所述第二通孔的边角，形成边角切除区域；
在所述边角切除区域上形成第二子钝化层，以得到钝化层。
综上，本申请提供的半导体器件包括基底、金属层和钝化层。其中，所述金属层设置于所述基底上，所述金属层包括间隔设置的第一子金属层和第二子金属层；所述钝化层覆盖于所述基底和所述金属层上，所述钝化层上具有暴露所述第一子金属层的第一通孔和暴露所述第二子金属层的第二通孔，所述第一通孔和所述第二通孔的边角处均具有边角切除区域，所述钝化层包括第一子钝化层和第二子钝化层，所述第二子钝化层设置于所述边角切除区域，除所述第二子钝化层以外的所述钝化层为所述第一子钝化层。本方案通过在第一通孔和第二通孔的边角处设置边角切除区域，并在该边角切除区域形成第二子钝化层，使得第一通孔和第二通孔边角的受力情况得到改善，从而降低第一通孔和第二通孔边角处的钝化层发生断裂的风险，进而提高该半导体器件的可靠性。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是相关技术提供的半导体器件的结构示意图。
图2是本申请实施例提供的半导体器件的结构示意图。
图3是图2中沿A-A线的剖视结构示意图。
图4是图2中沿B-B线的剖视结构示意图。
图5是本申请实施例提供的半导体器件的另一结构示意图。
图6是本申请实施例提供的半导体器件的制造方法的流程示意图。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。
需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素，此外，本申请不同实施例中具有同样命名的部件、特征、要素可能具有相同含义，也可能具有不同含义，其具体含义需以其在该具体实施例中的解释或者进一步结合该具体实施例中上下文进行确定。
应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
在后续的描述中，使用用于表示元件的诸如“模块”、“部件”或者“单元”的后缀仅为了有利于本申请的说明，其本身没有特定的意义。因此，“模块”、“部件”或者“单元”可以混合地使用。
在本申请的描述中，需要说明的是，术语“上”、“下”、“左”、“右”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
以下将通过具体实施例对本申请所示的技术方案进行详细说明。需要说明的是，以下实施例的描述顺序不作为对实施例优先顺序的限定。
如图1所示，相关技术提供了半导体器件的结构示意图。该半导体器件包括基底100、金属层110和钝化层120。其中，金属层110包括间隔设置的第一子金属层111和第二子金属层112。钝化层120覆盖于基底100和金属层110上，钝化层120上具有暴露第一子金属层111的第一通孔121和暴露第二子金属层112的第二通孔122。通过第一通孔121暴露的第一子金属层111为栅极压焊区，通过第二通孔122暴露的第二子金属层112为发射极压焊区。
在该半导体器件的制造过程中，需要在钝化层120上形成第一通孔121和第二通孔122，以得到发射极压焊区和栅极压焊区。然而，由于在钝化层120上形成第一通孔121和第二通孔122后，钝化层120与发射极压焊区之间及钝化层120与栅极压焊区之间均具有高度差，在后续的工艺过程中，第一通孔121和第二通孔122的边角处会受到极大的应力，容易导致第一通孔121和第二通孔122的边角处的钝化层120发生断裂，影响半导体器件的可靠性。
基于此，本申请实施例提供了一种半导体器件，请参阅图2-图4，图2是本申请实施例提供的半导体器件的结构示意图，图3是图2中沿A-A线的剖视结构示意图，图4是图2中沿B-B线的剖视结构示意图。该半导体器件可以包括基底10、金属层20和钝化层30。
在一些实施例中，该基底10可以包括半导体衬底、埋层和外延层。其中，埋层和外延层依次层叠设置于半导体衬底上。其中，该半导体衬底的材料可以采用单晶硅、碳化硅、砷化镓、磷化铟或锗硅等材料，半导体衬底还可以是锗硅衬底、Ⅲ-Ⅴ族元素化合物衬底、碳化硅衬底或其叠层结构，或绝缘体上硅结构，也可以是金刚石衬底或本领域技术人员公知的其他半导体材料衬底。
在具体实施过程中，埋层可以通过对半导体衬底的上表层进行第一导电类型的离子注入而形成。比如，可以对半导体衬底的上表层进行Sb离子注入以得到埋层。外延层的形成方法有多种，比如，物理气相沉积、化学气相沉积或者其他适合的方法。其中，埋层可以为第一导电类型埋层，外延层可以为第二导电类型外延层。
在一些实施例中，该基底10内可以设置有两个第二导电类型的基区和两个第一导电类型的源区。需要说明的是，两个第二导电类型的基区由基底10的表面向基底10的内部延伸，并且间隔设置。两个第一导电类型的源区与两个基区一一对应，并且由基区的表面向基区的内部延伸。可以理解的是，两个第二导电类型的基区和两个第一导电类型的源区均设置于外延层内。
在一些实施例中，当对基底10的背面减薄后可以通过多次离子注入，形成第一导电类型的缓冲区和第二导电类型的集电区，最后在基底10背向金属层20的一面沉积金属材料，形成集电极压焊区。
需要说明的是，本申请实施例提供的基底10包括但不限于上述的结构。比如，该基底10还可以包括比如栅极结构、场板、介质层等器件结构，在此不再一一赘述。需要说明的是，第一导电类型为P型，第二导电类型为N型；或第一导电类型为N型，第二导电类型为P型。
其中，金属层20设置于基底10上，金属层20包括间隔设置的第一子金属层21和第二子金属层22。
可以理解的是，第一子金属层21和第二子金属层22主要是用于与基底10上的源区和栅极连接，形成发射极和栅电极。在具体制作过程中，第一子金属层21和第二子金属层22可以在同一工序中制作完成，从而减少该半导体器件的制作工序，节约时间成本。
其中，钝化层30覆盖于基底10和金属层20上，钝化层30上具有暴露第一子金属层21的第一通孔301和暴露第二子金属层22的第二通孔302。
本申请实施例中，暴露的第一子金属层21为发射极压焊区，暴露的第二子金属层22为栅极压焊区。
在一些实施例中，发射极压焊区和栅极压焊区均可以为矩形，发射极压焊区的长度和宽度为3000μm~6000μm，栅极压焊区的长度和宽度为300μm~1500μm。可以理解的是，发射极压焊区和栅极压焊区的形状包括但不限于矩形。比如，发射极压焊区和栅极压焊区的形状还可以是三角形、多边形或梯形等具有角度的形状。
目前，由于原钝化层与第一子金属层301之间及原钝化层与第二子金属层302之间均具有高度差，在后续的工艺过程中，应力会集中在第一通孔301和第二通孔302的边角处，而原钝化层的厚度越大，第一通孔301和第二通孔302的边角处所受的应力越大，导致第一通孔301和第二通孔302的边角处的原钝化层开裂。
为了减小后续的工艺过程中第一通孔301和第二通孔302的边角处所受的应力，在本申请实施例中，可以通过蚀刻工艺去除第一通孔301和第二通孔302的边角处的原钝化层，形成边角切除区域303，之后再在该边角切除区域303形成厚度小于原钝化层的新钝化层，从而减小第一通孔301和第二通孔302的边角处所受的应力。
也即，在本实施例中，第一通孔301和第二通孔302的边角处均具有边角切除区域303，钝化层30包括第一子钝化层31和第二子钝化层32，第二子钝化层32设置于边角切除区域303，除第二子钝化层32以外的钝化层30为第一子钝化层31。
其中，第一子钝化层31的厚度大于第二子钝化层32的厚度。在一些实施例中，第二子钝化层32的厚度为第一子钝化层31的厚度的四分之一。
需要说明的是，在本实施例中，第一子钝化层31的厚度为0.55μm~2.5μm，第二子钝化层32的厚度为0.05μm~0.2μm。在一些实施例中，为了增加第二子钝化层32的附着力，可以将该第二子钝化层32由边角切除区域303延伸至第一子钝化层31上，及延伸至暴露的第一子金属层21和/或暴露的第二子金属层22上。
在本实施例中，第一子钝化层31包括自下而上依次层叠设置的第一氮化硅层和富硅氮化硅层。其中，第一氮化硅层的厚度为0.05μm~0.5μm，富硅氮化硅层的厚度为0.5μm~2μm。
可以理解的是，富硅氮化硅层中硅元素含量更高，膜层较氮化硅更致密，对器件中的杂质离子具有更好的吸附性。但是由于硅含量更高，硬度也越高，所受的应力也越大，更易发生断裂。
在一些实施例中，为了进一步减小第一通孔301和第二通孔302的边角处的钝化层30发生断裂的几率，第二子钝化层32为第二氮化硅层。
需要说明的是，富硅氮化硅层的材料为富硅氮化硅（SRN），而第一氮化硅层和第二氮化硅层的材料为普通的氮化硅（SiN）。
在另一实施例中，为了减少第一通孔301和第二通孔302的边角处所受的应力，可以在形成第一通孔301和第二通孔302时，直接将第一通孔301和第二通孔302蚀刻成圆柱状。此时，如图5所示，第一通孔301和第二通孔302在金属层20上的正投影为圆形，也即发射极压焊区和栅极压焊区的形状为圆形。可以理解的是，此时第一通孔301和第二通孔302没有边角，从而避免后续工艺过程中应力会集中在第一通孔301和第二通孔302边角处的情况。需要说明的是，此时发射极压焊区的直径为3000μm~6000μm，栅极压焊区的直径为300μm~1500μm。
可以理解的是，由于此时第一通孔301和第二通孔302没有边角，续工艺过程中应力会集中于钝化层30的边角处。在一些实施例中，为了减小钝化层30边角处的应力，可以对钝化层30的边角进行蚀刻，使得钝化层30的边角处变成弧形，进而减少钝化层30边角处的应力。
综上，本申请实施例提供的半导体器件包括基底10、金属层20和钝化层30。其中，金属层20设置于基底10上，金属层20包括间隔设置的第一子金属层21和第二子金属层22；钝化层30覆盖于基底10和金属层20上，钝化层30上具有暴露第一子金属层21的第一通孔301和暴露第二子金属层22的第二通孔302，第一通孔301和第二通孔302的边角处均具有边角切除区域303，钝化层30包括第一子钝化层31和第二子钝化层32，第二子钝化层32设置于边角切除区域303，除第二子钝化层32以外的钝化层30为第一子钝化层31。本方案通过在第一通孔301和第二通孔302的边角处设置边角切除区域303，并在该边角切除区域303形成第二子钝化层32，使得第一通孔301和第二通孔302边角的受力情况得到改善，从而降低第一通孔301和第二通孔302边角处的钝化层30发生断裂的风险，进而提高该半导体器件的可靠性。
本申请实施例还提供了一种半导体器件的制造方法，请参阅图5，图5是本申请提供的半导体器件的制造方法的流程示意图。该半导体器件的制造方法的具体流程可以如下：
101、提供一基底；
102、在基底上形成金属层，金属层包括间隔设置的第一子金属层和第二子金属层；
在一些实施例中，在步骤102之后还可以包括形成覆盖基底和金属层的钝化层，并在该钝化层上形成暴露第一子金属层的第一通孔和暴露第二子金属层的第二通孔；
此时，第一通孔301和第二通孔302蚀刻成圆柱状。如图5所示，第一通孔301和第二通孔302在金属层20上的正投影为圆形，也即发射极压焊区和栅极压焊区的形状为圆形。可以理解的是，此时第一通孔301和第二通孔302没有边角，从而避免后续工艺过程中应力会集中在第一通孔301和第二通孔302边角处的情况，降低钝化层30发生断裂的风险，进而提高该半导体器件的可靠性。
可以理解的是，由于此时第一通孔301和第二通孔302没有边角，续工艺过程中应力会集中于钝化层30的边角处。在一些实施例中，为了减小钝化层30边角处的应力，可以对钝化层30的边角进行蚀刻，使得钝化层30的边角处变成弧形，进而减少钝化层30边角处的应力。
在另一实施例中，在步骤102之后还可以包括步骤103、104和105，具体如下：
103、形成覆盖基底和金属层的第一子钝化层，并在第一子钝化层上形成暴露第一子金属层的第一通孔和暴露第二子金属层的第二通孔；
104、去除第一通孔和第二通孔的边角，形成边角切除区域；
105、在边角切除区域上形成第二子钝化层，以得到钝化层。
其中，第一子钝化层31的厚度大于第二子钝化层32的厚度。
可以理解的是，由于第二子钝化层32的厚度小于第一子钝化层31的厚度，因此第二子钝化层32所受应力小于第一子钝化层31所受应力。也即，本方案可以减小第一通孔301和第二通孔302边角所受应力，从而降低第一通孔301和第二通孔302边角处的钝化层30发生断裂的风险，进而提高该半导体器件的可靠性。
需要说明的是，本实施例中的名词含义与上述半导体器件实施例中的名词含义相同，具体实现细节可以参考上述半导体器件实施例中的说明。
以上对本申请所提供的半导体器件及其制造方法进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的核心思想；同时，对于本领域的技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。
Claims (10)
1.一种半导体器件，其特征在于，包括：
基底；
金属层，所述金属层设置于所述基底上，所述金属层包括间隔设置的第一子金属层和第二子金属层；
钝化层，所述钝化层覆盖于所述基底和所述金属层上，所述钝化层上具有暴露所述第一子金属层的第一通孔和暴露所述第二子金属层的第二通孔，所述第一通孔和所述第二通孔的边角处均具有边角切除区域，所述钝化层包括第一子钝化层和第二子钝化层，所述第二子钝化层设置于所述边角切除区域，除所述第二子钝化层以外的所述钝化层为所述第一子钝化层。
2.如权利要求1所述的半导体器件，其特征在于，所述第二子钝化层由所述边角切除区域延伸至所述第一子钝化层上，及延伸至暴露的所述第一子金属层和/或暴露的所述第二子金属层上。
3.如权利要求1所述的半导体器件，其特征在于，所述第一子钝化层包括自下而上依次层叠设置的第一氮化硅层和富硅氮化硅层，所述第二子钝化层为第二氮化硅层。
4.如权利要求3所述的半导体器件，其特征在于，所述第一子钝化层的厚度大于所述第二子钝化层的厚度。
5.如权利要求4所述的半导体器件，其特征在于，所述第一子钝化层的厚度为0.55μm~2.5μm，所述第二子钝化层的厚度为0.05μm~0.2μm。
6.如权利要求5所述的半导体器件，其特征在于，所述第一氮化硅层的厚度为0.05μm~0.5μm，所述富硅氮化硅层的厚度为0.5μm~2μm。
7.如权利要求4所述的半导体器件，其特征在于，所述第二子钝化层的厚度为所述第一子钝化层的厚度的四分之一。
8.如权利要求1所述的半导体器件，其特征在于，暴露的所述第一子金属层为发射极压焊区，暴露的所述第二子金属层为栅极压焊区。
9.如权利要求8所述的半导体器件，其特征在于，所述发射极压焊区和所述栅极压焊区均为矩形，所述发射极压焊区的长度和宽度为3000μm~6000μm，所述栅极压焊区的长度和宽度为300μm~1500μm。
10.一种半导体器件的制造方法，其特征在于，如权利要求1至9中任一项所述的半导体器件均采用所述半导体器件的制造方法制成，所述半导体器件的制造方法包括：
提供一基底；
在所述基底上形成金属层，所述金属层包括间隔设置的第一子金属层和第二子金属层；
形成覆盖所述基底和所述金属层的第一子钝化层，并在所述第一子钝化层上形成暴露所述第一子金属层的第一通孔和暴露所述第二子金属层的第二通孔；
去除所述第一通孔和所述第二通孔的边角，形成边角切除区域；
在所述边角切除区域上形成第二子钝化层，以得到钝化层。
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