KR20010017333A - 층간절연막의 크랙 방지구조 - Google Patents

층간절연막의 크랙 방지구조 Download PDF

Info

Publication number
KR20010017333A
KR20010017333A KR1019990032786A KR19990032786A KR20010017333A KR 20010017333 A KR20010017333 A KR 20010017333A KR 1019990032786 A KR1019990032786 A KR 1019990032786A KR 19990032786 A KR19990032786 A KR 19990032786A KR 20010017333 A KR20010017333 A KR 20010017333A
Authority
KR
South Korea
Prior art keywords
crack
hole pattern
poly plug
dielectric layer
interlayer dielectric
Prior art date
Application number
KR1019990032786A
Other languages
English (en)
Other versions
KR100302615B1 (ko
Inventor
문일영
Original Assignee
김영환
현대반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체 주식회사 filed Critical 김영환
Priority to KR1019990032786A priority Critical patent/KR100302615B1/ko
Publication of KR20010017333A publication Critical patent/KR20010017333A/ko
Application granted granted Critical
Publication of KR100302615B1 publication Critical patent/KR100302615B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02129—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being boron or phosphorus doped silicon oxides, e.g. BPSG, BSG or PSG

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 층간절연막의 크랙 방지구조에 관한 것으로, 종래에는 반도체 메모리가 고집적화 될수록 스트레스 증가의 요인이 되는 홀 패턴의 종횡비 및 인접 패턴의 갯수가 증가함에 따라 비피에스지막의 유동성으로 인한 라인 형태의 폴리 플러그 외벽의 모서리영역에서 크랙이 발생되는 것을 피할 수 없게 되고, 일단 크랙이 발생된 웨이퍼는 폐기하여야 하므로, 반도체 메모리의 제조에 따른 시간 및 비용이 낭비되어 전체적인 생산성 및 수율을 감소시키는 문제점이 있었다. 따라서, 본 발명은 주변영역 상에 형성되는 넓은 면적의 홀 패턴을 포함하여 비피에스지막이 형성된 구조물에서 상기 홀 패턴을 따라서 규칙적으로 이격되는 바 형태의 폴리 플러그 외벽을 비피에스지막 내에 서로 이격되도록 다수개 삽입하여 형성하는 층간절연막의 크랙 방지구조를 제공하여 홀 패턴에 인가되는 스트레스를 순차적으로 분산시킴으로써, 크랙발생을 효과적으로 억제하여 반도체 메모리의 제조에 따른 시간 및 비용의 낭비를 최소화할 수 있게 되므로, 전체적인 생산성 및 수율을 향상시킬 수 있는 효과가 있다.

Description

층간절연막의 크랙 방지구조{STRUCTURE FOR PREVENTING RESTRAINING CRACK OF INTER LAYER DIELECTRIC FILM}
본 발명은 층간절연막의 크랙 방지구조에 관한 것으로, 특히 열처리를 통한 비피에스지(BPSG)막의 리플로잉(reflowing)시에 발생하는 크랙을 효과적으로 억제하기에 적당하도록 한 층간절연막의 크랙 방지구조에 관한 것이다.
일반적으로, 반도체 제조공정의 층간절연막에 적용되는 비피에스지막은 열처리에 의해 유동성을 갖게 되므로, 리플로잉되어 고집적 메모리의 셀영역 상에 형성되는 미세한 틈새를 채우는데 있어서는 유리하지만, 주변영역 상에 형성되는 포토 정렬키(photo align key), 식각 텍(etch TEG) 및 테스트 패턴(test pattern) 등과 같은 넓은 면적의 홀 패턴에 있어서는 그 유동성으로 인해 스트레스(stress)를 받게 되어 크랙이 발생함에 따라 공정불량을 유발한다.
상기한 바와같은 크랙발생을 억제하기 위하여 종래의 기술에서는 도1의 레이아웃도 및 그 단면도에 도시한 바와같이 주변영역 상에 형성되는 넓은 면적의 홀 패턴(1)을 포함하여 비피에스지막(2)이 형성된 구조물에서 홀 패턴(1) 주위의 비피에스지막(2)을 식각하고, 라인(line) 형태의 폴리 플러그(poly plug) 외벽(3)을 형성하는 방식을 사용하였다.
그러나, 상기한 바와같은 종래의 기술에 있어서는 비피에스지막(2)의 리플로잉 시에 홀 패턴(1)의 변에 비해 모서리 영역에 스트레스가 집중됨에 따라 폴리 플러그의 외벽(3) 모서리가 직각으로 꺽여 있으므로, 외벽(3)의 모서리로부터 외부로 크랙이 발생하는 것을 피할 수 없다.
따라서, 도2에 도시한 바와같이 라인 형태의 폴리 플러그 외벽(3)을 라운딩(rounding) 처리하여 스트레스의 집중을 분산함으로써, 외벽(3)의 모서리에서 발생하는 크랙을 억제하였다.
그러나, 상기한 바와같은 종래 층간절연막의 크랙방지 구조는 반도체 메모리가 고집적화 될수록 스트레스 증가의 요인이 되는 홀 패턴의 종횡비(aspect ratio) 및 인접 패턴의 갯수가 증가함에 따라 비피에스지막의 유동성으로 인한 라인 형태의 폴리 플러그 외벽의 모서리영역에서 크랙이 발생되는 것을 피할 수 없게 되고, 일단 크랙이 발생된 웨이퍼는 폐기하여야 하므로, 반도체 메모리의 제조에 따른 시간 및 비용이 낭비되어 전체적인 생산성 및 수율을 감소시키는 문제점이 있었다.
본 발명은 상기한 바와같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 고집적화 되어가는 반도체 메모리의 주변영역에 형성되는 넓은 면적을 갖는 홀 패턴에 인가되는 스트레스를 순차적으로 분산시켜 크랙발생 방지효과가 우수한 층간절연막의 크랙 방지구조를 제공하는데 있다.
도1은 종래 층간절연막의 크랙 방지구조의 일 실시예를 보인 레이아웃도 및 그 단면도.
도2는 종래 층간절연막의 크랙 방지구조의 다른 실시예를 보인 레이아웃도.
도3은 본 발명의 일 실시예를 보인 레이아웃도.
***도면의 주요부분에 대한 부호의 설명***
11:홀 패턴 12:비피에스지막
13A∼13D:폴리 플러그 외벽
상기한 바와같은 본 발명의 목적을 달성하기 위한 층간절연막의 크랙 방지구조는 주변영역 상에 형성되는 넓은 면적의 홀 패턴을 포함하여 비피에스지막이 형성된 구조물에서 상기 홀 패턴을 따라서 규칙적으로 이격되는 바(bar) 형태의 폴리 플러그 외벽을 비피에스지막 내에 서로 이격되도록 다수개 삽입하여 형성하는 것을 특징으로 한다.
상기한 바와같은 본 발명에 의한 층간절연막의 크랙 방지구조를 첨부한 도면을 일 실시예로 하여 상세히 설명하면 다음과 같다.
도3은 본 발명의 일 실시예를 보인 레이아웃도로서, 이에 도시한 바와같이 주변영역 상에 형성되는 넓은 면적의 홀 패턴(11)을 포함하여 비피에스지막(12)이 형성된 구조물에서 상기 홀 패턴(11)을 따라서 규칙적으로 이격되는 바 형태의 폴리 플러그 외벽(13A∼13D)을 서로 이격되도록 비피에스지막(12) 내에 삽입하여 형성한다.
이때, 상기 폴리 플러그 외벽(13A∼13D)은 각각의 규칙적으로 이격되는 바 형태를 인접하는 폴리 플러그 외벽(13A∼13D)의 바 형태가 이격된 영역 상에 형성되도록 하여야 하며, 각각의 폴리 플러그 외벽(13A∼13D)의 모서리영역에서 꺽이는 바 형태를 라운딩 처리 하여야 한다.
상기한 바와같은 본 발명의 일 실시예에 따른 층간절연막의 크랙 방지구조는 비피에스지막(12)의 유동성으로 인한 스트레스가 인가되면, 규칙적으로 이격되는 바 형태의 폴리 플러그 외벽(13A∼13D)을 통해 순차적으로 스트레스를 분산시키며, 특히 스트레스가 집중되는 모서리영역에서도 순차적으로 스트레스를 분산시킴으로써, 크랙발생의 억제효과가 탁월해진다.
상기한 바와같은 본 발명에 의한 층간절연막의 크랙 방지구조는 고집적화 되어가는 반도체 메모리의 주변영역에 형성되는 넓은 면적을 갖는 홀 패턴에 인가되는 스트레스를 순차적으로 분산시킴으로써, 크랙발생을 효과적으로 억제하여 반도체 메모리의 제조에 따른 시간 및 비용의 낭비를 최소화할 수 있게 되므로, 전체적인 생산성 및 수율을 향상시킬 수 있는 효과가 있다.

Claims (3)

  1. 주변영역 상에 형성되는 넓은 면적의 홀 패턴을 포함하여 비피에스지막이 형성된 구조물에서 상기 홀 패턴을 따라서 규칙적으로 이격되는 바(bar) 형태의 폴리 플러그 외벽을 비피에스지막 내에 서로 이격되도록 다수개 삽입하여 형성하는 것을 특징으로 하는 층간절연막의 크랙 방지구조.
  2. 제 1 항에 있어서, 상기 다수의 폴리 플러그 외벽은 각각의 규칙적으로 이격되는 바 형태를 인접하는 폴리 플러그 외벽의 바 형태가 규칙적으로 이격된 영역 상에 형성한 것을 특징으로 하는 층간절연막의 크랙 방지구조.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 다수의 폴리 플러그 외벽은 그 모서리영역에서 꺽이는 바 형태를 라운딩 처리한 것을 특징으로 하는 층간절연막의 크랙 방지구조.
KR1019990032786A 1999-08-10 1999-08-10 층간절연막의 크랙 방지구조 KR100302615B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990032786A KR100302615B1 (ko) 1999-08-10 1999-08-10 층간절연막의 크랙 방지구조

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990032786A KR100302615B1 (ko) 1999-08-10 1999-08-10 층간절연막의 크랙 방지구조

Publications (2)

Publication Number Publication Date
KR20010017333A true KR20010017333A (ko) 2001-03-05
KR100302615B1 KR100302615B1 (ko) 2001-11-01

Family

ID=19606729

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990032786A KR100302615B1 (ko) 1999-08-10 1999-08-10 층간절연막의 크랙 방지구조

Country Status (1)

Country Link
KR (1) KR100302615B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1454339A1 (en) * 2001-11-21 2004-09-08 GENERAL SEMICONDUCTOR, Inc. An integrated circuit resistant to the formation of cracks in a passivation layer
CN115548110A (zh) * 2022-11-28 2022-12-30 深圳市威兆半导体股份有限公司 半导体器件及其制造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102147911B1 (ko) 2013-07-02 2020-10-14 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
CN116913868A (zh) * 2023-09-11 2023-10-20 深圳市威兆半导体股份有限公司 半导体器件及其制造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1454339A1 (en) * 2001-11-21 2004-09-08 GENERAL SEMICONDUCTOR, Inc. An integrated circuit resistant to the formation of cracks in a passivation layer
EP1454339A4 (en) * 2001-11-21 2009-04-01 Gen Semiconductor Inc OPPOSITE THE FORMATION OF CRASH IN A PASSIVATION LAYER RESISTANT INTEGRATED CIRCUIT
CN115548110A (zh) * 2022-11-28 2022-12-30 深圳市威兆半导体股份有限公司 半导体器件及其制造方法

Also Published As

Publication number Publication date
KR100302615B1 (ko) 2001-11-01

Similar Documents

Publication Publication Date Title
US20060273459A1 (en) Semiconductor processing methods of forming contact openings, methods of forming electrical connections and interconnections, and integrated circuitry
US6335279B2 (en) Method of forming contact holes of semiconductor device
KR100587635B1 (ko) 반도체소자의 제조 방법
US8440536B2 (en) Mask layout and method for forming vertical channel transistor in semiconductor device using the same
US20230178595A1 (en) Semiconductor device including isolation regions
US6835970B2 (en) Semiconductor device having self-aligned contact pads and method for manufacturing the same
KR100500934B1 (ko) 웨이퍼 가장자리의 과도 연마를 방지할 수 있는 반도체소자 제조 방법
KR100670662B1 (ko) 반도체소자 제조 방법
KR20130117410A (ko) 반도체 장치 및 이의 제조 방법
KR100302615B1 (ko) 층간절연막의 크랙 방지구조
US6747304B2 (en) Method for forming a bit line for a semiconductor device
KR100582370B1 (ko) 다마신공정을 이용한 게이트전극의 제조 방법
KR20050002074A (ko) 반도체소자 제조 방법
KR101059809B1 (ko) Ｍｅｅｌ 소자의 제조방법
KR100762233B1 (ko) 반도체 소자의 층간절연막 형성방법
KR100341881B1 (ko) 반도체소자의콘택홀형성방법
KR20060038587A (ko) 콘택 영역을 증가시킬 수 있는 반도체 소자 제조 방법
KR20100098793A (ko) 새들핀형 채널을 갖는 반도체 장치 제조방법
KR20010001327A (ko) 전하 결합 소자
KR20020034308A (ko) 반도체소자의 제조 방법
KR20010056491A (ko) 층간 격리막 및 그 형성방법
KR20000041415A (ko) 반도체 소자 제조 방법
KR20010038739A (ko) 반도체 장치의 제조 방법
KR20000055224A (ko) 반도체장치의 콘택 특성 개선방법
KR20110012801A (ko) 반도체 장치 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100624

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee