KR100762233B1 - 반도체 소자의 층간절연막 형성방법 - Google Patents
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- 239000011229 interlayer Substances 0.000 title claims abstract description 42
- 238000000034 method Methods 0.000 title claims abstract description 27
- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 230000002093 peripheral effect Effects 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 238000005468 ion implantation Methods 0.000 claims abstract description 6
- 239000010410 layer Substances 0.000 claims description 21
- 239000005380 borophosphosilicate glass Substances 0.000 claims 1
- 239000012535 impurity Substances 0.000 abstract description 7
- 238000002347 injection Methods 0.000 abstract description 2
- 239000007924 injection Substances 0.000 abstract description 2
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- WRECIMRULFAWHA-UHFFFAOYSA-N trimethyl borate Chemical compound COB(OC)OC WRECIMRULFAWHA-UHFFFAOYSA-N 0.000 description 4
- WVLBCYQITXONBZ-UHFFFAOYSA-N trimethyl phosphate Chemical compound COP(=O)(OC)OC WVLBCYQITXONBZ-UHFFFAOYSA-N 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- 101001047746 Homo sapiens Lamina-associated polypeptide 2, isoform alpha Proteins 0.000 description 1
- 101001047731 Homo sapiens Lamina-associated polypeptide 2, isoforms beta/gamma Proteins 0.000 description 1
- 102100023981 Lamina-associated polypeptide 2, isoform alpha Human genes 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 229910001423 beryllium ion Inorganic materials 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
- H01L21/76825—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by exposing the layer to particle radiation, e.g. ion implantation, irradiation with UV light or electrons etc.
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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- Manufacturing & Machinery (AREA)
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Abstract
본 발명의 반도체 소자의 층간절연막 형성방법은, 셀 영역 및 주변회로영역을 포함하는 반도체 기판에 있어서, 반도체 기판 상에 복수의 게이트 스택을 형성하되, 주변회로영역에는 하나의 게이트 스택과 이로부터 소정거리만큼 이격된 다른 게이트 스택이 서로 대칭되는 링 게이트 형상을 갖도록 형성하는 단계; 게이트 스택 전면에 층간절연막을 형성하는 단계; 층간절연막상에 이온주입을 실시하는 단계; 및 층간절연막을 리플로우하는 단계를 포함한다.
층간절연막, 불순물주입영역
Description
도 1은 종래 기술에 따른 반도체 소자의 층간절연막 형성방법을 설명하기 위해 나타내보인 도면들이다.
도 2는 종래 기술에 따른 주변회로영역의 레이아웃도를 나타내보인 도면이다.
도 3 내지 도 6은 본 발명에 따른 반도체 소자의 층간절연막 형성방법을 설명하기 위하여 나타내 보인 도면들이다.
<도면의 주요 부분에 대한 부호의 설명>
300 : 반도체 기판 400 : 게이트 스택
500, 510 : 링 게이트
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는 반도체 소자의 층간절연막 형성방법에 관한 것이다.
최근 반도체 소자가 고집적화되면서 디자인 룰(Design rule)이 점점 작아짐 에 따라, 도전막 패턴들 사이의 간격도 점점 좁아지고 있다. 이에 따라 도전막 패턴들을 덮는 층간절연막(ILD; Inter Layer Dielectric)이 도전막 패턴들 사이에 완전히 채워지도록 하는 갭필(gap-fill)의 중요성이 증대되고 있다.
도 1은 종래 기술에 따른 반도체 소자의 층간절연막 형성방법을 설명하기 위해 나타내보인 도면들이다.
먼저 도 1을 참조하면, 반도체 기판(100)에 소자분리막(110)을 형성하여 활성영역을 한정한다. 다음에 반도체 기판(100) 전면에 게이트절연막패턴(120), 게이트도전막패턴(130), 금속막패턴(140) 및 하드마스크막패턴(150)이 순차적으로 적층되어 이루어지는 게이트스택(160)을 형성한다. 그리고 게이트스택(160) 상에 스페이서막(170)을 형성한다. 다음에 비트라인과 스토리지노드를 트랜지스터와 연결하기 위한 랜딩플러그 형성시, 상기 랜딩플러그 간의 절연을 위해 반도체 기판(100) 전면에 층간절연막(180)을 형성한다. 이때, 층간절연막(180)은 낮은 온도에서도 리플로우(reflow) 특성이 좋은 BPSG(Boron Phosphorus Silicate Glass)물질이 많이 사용되고 있다. 다음에 층간절연막(180) 상에 보론(Boron) 및 포스포러스(Phosphorus)를 불순물로 하여 이온주입공정을 실시한다. 그러면, 층간절연막(180)의 막질에 변화가 생기면서 이온주입공정이 실시된 지역이 무른 상태(porous)가 된다. 이렇게 무른 상태가 된 영역에 세정(cleaning)공정 또는 어닐(anneal)공정을 진행하게 되면 BPSG 물질을 포함하는 층간절연막이 리플로우하게 되면서 층간절연막(180)이 리세스되는 영역(190)이 발생한다. 이와 같이 층간절연막(180)이 리세스될 경우, 상기 층간절연막(180)의 표면이 울퉁불퉁하게 되는 토폴로지(Topology)가 발생할 수 있다. 이렇게 토폴로지가 심하게 발생하게 되면, 후속 비트라인 형성을 위해 포토리소그래피 공정을 진행할 경우 빛이 울퉁불퉁한 표면에 의해 산란되는 현상에 의해 비트라인 패턴이 불균일하게 형성이 되고 브릿지(bridge)가 발생할 수 있다. 따라서 이를 방지하기 위해 불순물, 예를 들어 보론 및 포스포러스의 농도를 조절하는 방법이 제안되어 있다.
도 2는 종래 기술에 따른 주변회로영역의 레이아웃도를 나타내보인 도면이다.
도 2를 참조하면, 상술한 바와 같이 토폴로지에 의해 비트라인 패턴이 불균일하게 형성되는 것을 방지하기 위해 불순물, 예를 들어 보론 및 포스포러스의 농도를 조절하는 방법을 이용하고 있다. 그러나 이온주입공정에 노출된 부위의 레이아웃 상에서 이온주입되는 영역의 거리(200)가 너무 짧고, 게이트가 한 쪽(210)은 링 게이트 형태로 배치되어 있는 반면, 다른 한쪽(220)은 바 타입으로 비대칭으로 형성되어 있어 후속 공정에서 리플로우 발생시 더 큰 토폴로지를 형성하게 되어 비트라인 패턴이 불균일하게 형성되어 브릿지가 발생하는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는, 층간절연막 형성시 이온주입되는 영역의 레이아웃을 적절히 조절하여 비트라인 패턴 형성시 불량이 발생하는 것을 최소화할 수 있고, 층간절연막 리세스시의 토폴로지 수준을 완화시킬 수 있는 반도체 소자의 층간절연막 형성방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 층간절연막 형성방법은, 셀 영역 및 주변회로영역을 포함하는 반도체 기판에 있어서, 상기 반도체 기판 상에 복수의 게이트 스택을 형성하되, 주변회로영역에는 하나의 게이트 스택과 이로부터 소정거리만큼 이격된 다른 게이트 스택이 서로 대칭되는 링 게이트 형상을 갖도록 형성하는 단계; 상기 게이트 스택 전면에 층간절연막을 형성하는 단계; 상기 층간절연막상에 이온주입을 실시하는 단계; 및 상기 층간절연막을 리플로우하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 게이트 스택간의 거리는 1.4㎛ 이상이 되는 것이 바람직하다.
상기 층간절연막은 BPSG막으로 형성하는 것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
도 3 내지 도 6은 본 발명에 따른 반도체 소자의 층간절연막 형성방법을 설명하기 위하여 나타내 보인 도면들이다. 특히 도 5는 본 발명에 따른 주변회로영역의 게이트 스택을 나타내보인 도면이다.
먼저 도 3을 참조하면, 셀 영역 및 주변회로영역을 포함하는 반도체 기판 (300)에 소자분리막(310)을 형성하여 활성영역을 한정한다. 다음에 반도체 기판(300) 전면에 게이트절연막(320), 게이트도전막(330), 금속실리사이드막(340) 및 하드마스크막(350)을 순차적으로 형성한다. 여기서 게이트절연막(320)은 산화막으로 형성할 수 있고, 게이트도전막(330)은 폴리실리콘막으로 형성할 수 있다. 또한, 금속실리사이드막(340)은 텅스텐실리사이드막으로 형성할 수 있고 하드마스크막(350)은 질화막으로 형성할 수 있다. 그러나 반드시 이에 한정되는 것은 아니며, 이와 유사한 다른 막으로 이루어질 수도 있다.
다음에 도 4를 참조하면, 소정의 패터닝공정을 수행하여 게이트절연막패턴(360), 게이트도전막패턴(370), 금속실리사이드막패턴(380) 및 하드마스크막패턴(390)이 순차적으로 배치되는 게이트스택(400)을 형성한다. 구체적으로 상기 게이트스택(400)을 형성하기 위하여, 먼저 하드마스크막(350) 위에 감광막패턴(도시하지 않음)을 형성한다. 이 감광막패턴은 하드마스크막(350)의 일부표면을 노출시키는 개구부를 갖는다. 다음에 상기 감광막패턴을 마스크로 한 식각 공정을 진행하여 하드마스크막(350), 금속실리사이드막(340), 게이트도전막(330) 및 게이트절연막(320)의 노출부분을 순차적으로 제거한다. 그리고 감광막패턴을 통상의 방법, 예컨대 애싱(ashing)공정을 통해 제거한다. 상기 게이트스택(400)을 형성한 후, 반도체 기판(300)의 노출면 및 게이트스택(400) 위에 스페이서막(410)을 형성한다. 여기서 스페이서막(410)은 절연막, 예를 들어 질화막 또는 산화막 가운데 하나를 이용하여 형성할 수 있다.
이때, 주변회로영역에는 도 5에 도시한 바와 같이, 하나의 게이트 스택(500) 과 이로부터 소정거리만큼 이격된 다른 게이트 스택(510)이 서로 대칭되는 링 게이트 형상을 갖도록 형성하는 것이 바람직하다. 이렇게 서로 대칭되는 링 게이트 형상의 구조를 가질 경우, 종래 기술에서는 비대칭한 구조의 게이트 형상으로 인해 후속공정에서 층간절연막을 리플로우 시킬 때, 한쪽은 링 게이트 구조가 아니므로 리플로우 될 수 있는 틈이 상대적으로 커지게 되고(도 2참조) 이에 따라 큰 토폴로지를 형성하게 되어 비트라인 패턴이 불균일하게 형성되어 브릿지가 발생하는 문제가 있었다. 따라서 본 발명에서는 주변회로영역에 하나의 게이트 스택(500)과 이로부터 소정거리만큼 이격된 다른 게이트 스택(510)이 서로 대칭되는 링 게이트 형상을 갖도록 형성함으로써 후속 층간절연막을 리플로우(reflow)시킬 때, 상기 서로 대칭되는 링 게이트 구조로 인해 리플로우 될 수 있는 틈을 감소시킴으로써 단차가 발생하는 것을 방지할 수 있다.
다음에 도 6을 참조하면, 게이트스택(400)을 포함하는 반도체 기판(300) 전면에 층간절연막(420)으로서 BPSG(Boron Phosphorus Silicate Glass) 산화막을 형성한다. 여기서 층간절연막(420)은 화학적기상증착(CVD; Chemical vapor deposition)방법을 이용하여 형성할 수 있다. 이를 위해 도 5의 구조체를 증착장비에 로딩한 후, 트리메틸보레이트(TEB; Tri-Methyl-Borate) 및 트리메틸포스페이트(TMPO; Tri-Methyl-Phosphate)를 포함하는 소스가스를 공급한다. 또한, 소스가스의 불순물, 예를 들어 트리메틸보레이트(TMB)내의 보론(B)은 15-20 mol%의 농도로 주입하고, 트리메틸포스페이트 내의 포스포러스(P)는 6-8 mol%의 농도로 주입하는 것이 바람직하다. 이때 도 5에 도시한 바와 같이, 상기 주변회로영역의 서로 대칭되 는 게이트 스택(500, 510)간의 거리(520)는 1.4㎛ 이상의 거리만큼 이격시키는 것이 바람직하다. 다음에 세정공정 및 어닐공정을 실시하여 BPSG막을 리플로우(reflow)시킨다. 주변회로영역의 서로 대칭되는 게이트 스택(500, 510)간의 거리(520)는 1.4㎛ 이상의 거리만큼 이격될 경우, 층간절연막의 불순물이 주입되는 영역이 종래보다 길어지게 되면서 불순물주입마진이 증가하게 되고, 리플로우하는 동안 층간절연막 표면을 균일하게 형성할 수 있어 토폴로지가 발생하는 것을 최소화시킬 수 있다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체소자의 층간절연막 형성방법에 의하면, 주변회로영역에 하나의 게이트 스택과 이로부터 소정거리만큼 이격된 다른 게이트 스택이 서로 대칭되는 링 게이트 형상을 갖도록 형성함으로써 층간절연막을 리플로우할 때, 층간절연막 표면을 균일하게 형성할 수 있어 층간절연막 표면에 토폴로지가 발생하는 것을 최소화시킬 수 있다. 이에 따라 후속 비트라인 패턴 형성시 불균일한 패턴이 형성되는 것을 방지할 수 있다.
Claims (3)
- 셀 영역 및 주변회로영역을 포함하는 반도체 기판에 있어서,상기 반도체 기판 상에 복수의 게이트 스택을 형성하되, 주변회로영역에는 하나의 게이트 스택과 이로부터 소정거리만큼 이격된 다른 게이트 스택이 서로 대칭되는 링 게이트 형상을 갖도록 형성하는 단계;상기 게이트 스택 전면에 층간절연막을 형성하는 단계;상기 층간절연막상에 이온주입을 실시하는 단계; 및상기 층간절연막을 리플로우하는 단계를 포함하는 반도체 소자의 층간절연막 형성방법.
- 제1항에 있어서,상기 게이트 스택간의 거리는 1.4㎛ 이상이 되는 것을 특징으로 하는 반도체 소자의 층간절연막 형성방법.
- 제1항에 있어서,상기 층간절연막은 BPSG막으로 형성하는 것을 특징으로 하는 반도체 소자의 층간절연막 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050113729A KR100762233B1 (ko) | 2005-11-25 | 2005-11-25 | 반도체 소자의 층간절연막 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050113729A KR100762233B1 (ko) | 2005-11-25 | 2005-11-25 | 반도체 소자의 층간절연막 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20070055241A KR20070055241A (ko) | 2007-05-30 |
| KR100762233B1 true KR100762233B1 (ko) | 2007-10-01 |
Family
ID=38276811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050113729A KR100762233B1 (ko) | 2005-11-25 | 2005-11-25 | 반도체 소자의 층간절연막 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100762233B1 (ko) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR20030097406A (ko) * | 2002-06-21 | 2003-12-31 | 주식회사 하이닉스반도체 | 층간절연막의 리플로우 억제 방법 |
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- 2005-11-25 KR KR1020050113729A patent/KR100762233B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20070055241A (ko) | 2007-05-30 |
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